KR20060058644A

KR20060058644A - 출력 스테이지, 증폭기 제어 루프 및 출력 스테이지의 용도

Info

Publication number: KR20060058644A
Application number: KR1020050112781A
Authority: KR
Inventors: 에르빈 크루크; 호르스트 클라인
Original assignee: 인피니언 테크놀로지스 아게
Priority date: 2004-11-25
Filing date: 2005-11-24
Publication date: 2006-05-30
Also published as: US8063668B2; US20060125522A1; KR100781139B1; DE102005054216B4; US20120105109A1; DE102005054216A1

Abstract

본 발명은 출력 스테이지, 증폭기 제어 루프 및 출력 스테이지의 사용에 관한 것이다. 출력 스테이지는 제1 전도성 유형을 갖는 제1 트랜지스터쌍 및 제2 전도성 유형을 갖는 제2 트랜지스터쌍을 포함한다. 제1 트랜지스터쌍((P11, P12)의 제1 및 제2 트랜지스터 및 제2 트랜지스터쌍(N11, N12)의 제1 및 제2 트랜지스터의 소스 연결부는 각각 제1 또는 제2 회로 노트(7, 8)에 연결된다. 출력 스테이지는 제1 전도성 유형을 갖는 제1 전류 반사기(4) 및 제2 전도성 유형을 갖는 제2 전류 반사기(5)를 포함한다. 전류 반사기 트랜지스터(P22, N22)는 신호 출력부(3)와 결합된다. 신호 입력부(1)는 제1 및 제2 트랜지스터쌍의 제1 트랜지스터(P11, N11)의 제어 연결부와 결합된다. 제1 트랜지스터쌍의 제2 트랜지스터(P12)의 제2 연결부는 제2 전류 반사기(5)에 연결되며, 제2 트랜지스터쌍의 제2 트랜지스터(N121)의 제2 연결부는 제1 전류 반사기(4)와 결합된다.

출력 스테이지, 증폭기 제어 루프, 트랜지스터쌍, 소스 연결부, 전류 반사기

Description

출력 스테이지, 증폭기 제어 루프 및 출력 스테이지의 용도{OUTPUT STAGE, AMPLIFIER CONTROL LOOP AND APPLICATION OF THE OUTPUT STAGE}

도1a는 출력 스테이지의 실시예에 대한 도면.

도1b는 양극 트랜지스터를 갖는 출력 스테이지의 실시예의 도면.

도2는 입력 전압에 따른 출력 전류의 특성 곡선.

도3은 증폭기 제어 루프의 실시예의 도면.

도4는 제어 루프의 회로도 및 입력 전압에 따른 출력 전압의 특성 곡선.

도5는 공지된 푸시풀(push-pull) AB 출력 스테이지의 도면.

도6은 공지된 출력 스테이지의 입력 전류에 다른 출력 전류의 특성 곡선.

<도면의 주요 부분에 대한 부호의 설명>

1: 신호 입력부

2: 공급 연결부

3: 신호 출력부

4, 5: 전류 반사기

6: 조절 입력부

7, 8: 노트

9: 공급 연결부, 기준 포텐셜 연결부

P11, P12: 제1 트랜지스터쌍

N11, N12: 제2 트랜지스터쌍

P22, N22: 전류 반사기 트랜지스터

51, 52, 53: 연결부

111, 112: 소스 연결부

114, 115: 소스 연결부

WP1, WP2: 채널폭

WN1, WN2: 채널폭

LP1, LP2: 채널길이

LN1, LN2: 채널길이

71, 80: 전류 반사기

82, 83: 전류 소스

70, 81: 캐스코드(cascode) 회로

20: 신호 입력부

VDD: 공급 포텐셜

VSS: 기준 포텐셜

본 발명은 출력 스테이지 및 출력 스테이지를 포함하는 증폭기 제어 루프에 관한 것이다. 또한, 본 발명은 출력 스테이지의 사용에 관한 것이다.

출력 스테이지는 증폭기 회로의 부품이며 아날로그 회로 기술의 가장 중요한 기본 회로의 하나이다.

출력 스테이지는 다양한 특성에 의해, 예를 들면 자체의 저레벨 신호 증폭 특성에 의해 더욱 차별화될 수 있다. 소위 푸시풀(push-pull) AB 출력 스테이지의 실시예가 도2에 도시되어 있다. 도시된 출력 스테이지는 상이한 전도성 유형으로 된 2개의 직렬 연결된 전기장 효과 트랜지스터를 포함한다. 상세하게는 p-채널 전기장 효과 트랜지스터(900)가 연결부에 의해 공급 포텐셜(VDD)에 연결되고 다른 연결부에 의해 출력부(905)에 연결된다. 또한 n-채널 전기장 효과 트랜지스터(901)가 직렬 연결되어 있다. 2개의 전기장 효과 트랜지스터(900, 901)는 신호 연결부(902, 903)의 푸시풀 신호(VIN1, VIN2)를 통해 다른 위상으로 제어된다.

작동점의 조절을 위해 추가적으로 전압 소스(904)가 구비되며, 상기 전압 소스(904)는 푸시풀 AB 출력 스테이지의 작동점의 조절을 위한 2개의 트랜지스터의 제어 연결부와 결합된다. 여기서, 작동점은 공통의 입력- 및 출력 전압 범위에 걸쳐 2개의 전기장 효과 트랜지스터 중 각 하나에서 증폭이 이루어지도록 선택된다.

도6은 입력 전압(VIN)에 따라 트랜지스터를 통해 흐르는 2개의 전류(I1, I2)의 관계를 도시한다. 작동점(V0)에 있어서 저레벨 신호 작동의 편의(bias)를 방지하기 위해, 다이오드를 통해 출력 정동작 전류(quiescent current)(IQ)는 항상 0보다 크도록 설정된다. 출력 전류가 공급 전압 및 외부의 영향을 받지 않는 변수에 크게 의존하는 것이 문제가 된다. 예를 들면 온도가 이에 속한다. 공급 전압(VDD) 이 변동하여 일정하지 않다면, 공급 전압은 도5에 따른 회로의 특성에 직접 영향을 준다. 또한, 작동점의 조절을 위한 전압이 공급 전압으로부터 유도될 때도 문제가 발생한다. 도5에 도시된 등급 AB 출력 스테이지의 경우 출력 전류(IOUT)에 대한 제한이 존재하지 않는다.

본 발명의 목적은 출력 정동작 전류가 작고 동시에 한정된 최대의 출력 전류를 갖는 증폭기 및 특히 출력 스테이지를 제공하는 것이다. 또한, 본 발명의 목적은 상기 출력 스테이지에 대한 사용을 제공하는 것이다.

상기 목적은 청구범위 독립항 제1항, 제11항 및 제12항의 특징에 의해 달성된다. 본 발명의 양호한 실시예가 종속항에 개시되어 있다.

제안되는 원리에 따르면, 출력 스테이지는 신호 입력부, 조절 입력부 및 신호 출력부 외에, 제1 전도성 유형을 갖는 제1 트랜지스터쌍 및 제2 전도성 유형을 갖는 제2 트랜지스터쌍을 포함한다. 제1 트랜지스터쌍의 제1 및 제2 트랜지스터는 각각 제1 연결부에 의해 제1 회로 노트(knot)에 연결된다. 제2 트랜지스터쌍의 제1 및 제2 트랜지스터는 각각 제1 연결부에 의해 제2 회로 노트에 연결된다. 또한, 제1 전도성 유형의 트랜지스터를 갖는 제1 전류 반사기 및 제2 전도성 유형의 트랜지스터를 갖는 제2 전류 반사기가 구비된다. 제1 및 제2 전류 반사기의 전류 반사기 트랜지스터는 신호 출력부와 결합된다. 출력 스테이지의 신호 입력부는 제1 트랜지스터쌍의 제1 트랜지스터의 제어 연결부와 결합되고, 제2 트랜지스터쌍의 제1 트랜지스터의 제어 연결부와 결합된다. 동시에, 조절 입력부는 제1 및 제2 트랜지스터 쌍의 각 제2 트랜지스터의 제어 연결부와 결합된다. 제1 트랜지스터쌍의 제2 트랜지스터의 제2 연결부는 제2 전류 반사기와 연결되며, 제2 트랜지스터쌍의 제2 트랜지스터의 제2 연결부는 제1 전류 반사기와 결합된다.

본 발명에 따르면, 제1 및 제2 트랜지스터쌍은 전류 락커(rocker)로도 언급되는 각각 서로에 대해 상보형으로(complementary) 배치된 차동 증폭기를 형성한다. 마찬가지로 상보형 전류 반사기를 포함하는 구조 및 차동 증폭기의 출력 연결부와 전류 반사기의 특히 교차형 회로는, 실질적으로 공급 전압에 의존하지 않는 상태에서, 출력 정동작 전류 및 최대 출력 전류의 정확한 조절을 가능케 한다. 또한 출력부는 전류 반사기에 의해 구현되므로, 출력 잔류 전압은 감소된다. 또한 출력 스테이지는 공급 전압에 근접한 전압에서 구동될 수 있다.

본 발명의 다른 실시예에서, 신호 입력부는 전하 저장기를 통해 신호 출력부와 결합된다. 전하 저장기를 통해 유리하게는 적합한 위상 각도 회전이 발생되고 전체 구조의 안정성이 향상된다.

일 실시예에서, 제1 트랜지스터쌍은 p-채널 전기장 효과 트랜지스터에 의해 형성되고 제2 트랜지스터쌍은 n-채널 전기장 효과 트랜지스터에 의해 형성된다. 본 발명의 다른 실시예에서, 제1 트랜지스터쌍의 제2 트랜지스터에는 채널폭 및 채널길이로 이루어진 기하학적 변수가 할당되어 있다. 제2 트랜지스터는 공지되고 미리 결정된 채널폭 및 채널길이로 형성되며, 채널폭 및 채널길이는 기하학적 변수를 형성한다. 양호하게는 상기 기하학적 변수는 제1 트랜지스터쌍의 제1 트랜지스터의 기하학적 변수에 대해 제1 인자만큼 상이하다.

일 실시예에서, 트랜지스터쌍 중 적어도 하나는 양극 트랜지스터에 의해 형성된다. 이는 pnp 또는 npn 양극 트랜지스터일 수 있다. 일 실시예에서, 2개의 트랜지스터쌍의 각 제1 트랜지스터는 각 제2 트랜지스터와 관련하여 상이한 방사체 표면(emitter surface)을 포함한다. 상기 방사체 표면은 트랜지스터쌍의 트랜지스터의 기하학적 변수이다.

일 실시예에서, 제2 트랜지스터의 기하학적 변수는 제1 트랜지스터쌍의 제1 트랜지스터의 기하학적 변수보다 제1 인자만큼 더 작다. 상이한 기하학적 변수를 통해 출력 정동작 전류는 감소될 수 있다.

본 발명의 다른 실시예에서, 제2 트랜지스터쌍의 제1 및 제2 트랜지스터도 미리 결정된 채널폭 및 채널길이로 형성된다. 따라서, 트랜지스터에는 채널폭 및 채널길이로 이루어진 기하학적 변수가 할당되어 있다. 또한, 상기 기하학적 변수는 인자에 의해 구별된다. 인자는 양호하게는 1보다 크고, 예를 들면 1 내지 100의 범위에 존재하며, 유리한 실시예에서는 값 “24”를 갖는다.

본 발명의 실시예에서, 제1 및 제2 전류 반사기는 각각 트랜지스터 및 전류 반사기 트랜지스터를 포함한다. 트랜지스터 및 전류 반사기 트랜지스터에는 트랜지스터 및 전류 반사기 트랜지스터의 기하학적 치수로부터 유도된 기하학적 변수가 각각 할당되어 있다. 제1 및 제2 전류 반사기의 반사기 트랜지스터의 기하학적 변수는 트랜지스터의 기하학적 변수보다 공지된 인자만큼 더 크다. 이를 통해, 본 발명에 따른 출력 스테이지의 2개의 트랜지스터쌍으로 된 차동 증폭기를 통해 작은 전류에 의해 큰 출력 전류를 생성하는 것이 가능하게 된다.

일 실시예에서, 트랜지스터 및 전류 반사기 트랜지스터는 각각 양극 트랜지스터로 이루어진다. 이들은 기하학적 변수로서 상이한 방사체 표면을 가질 수 있다.

최대 출력 전류는 차동 증폭기를 통해 흐르는 전류를 통해 제한되며, 트랜지스터 및 전류 반사기 트랜지스터의 2개의 기하학적 변수의 비율로부터 형성되는 인자에 의해 곱해진다. 인자를 통해 정해지는 제1 및 제2 전류 반사기의 전달비에 의해, 입력 전류 소비가 작은 경우, 높은 출력 전류가 생성될 수 있다.

양호하게는 출력 스테이지는 증폭기 제어 루프에 사용될 수 있으며, 증폭기 제어 루프에서 제1 전도성 유형을 갖는 제3 트랜지스터쌍 및 제2 전도성 유형을 갖는 제4 트랜지스터쌍이 구비된다. 제2 신호 입력부는 제3 및 제4 트랜지스터쌍의 제1 트랜지스터의 제어 연결부와 결합된다. 출력 스테이지의 신호 출력부는 재생 경로를 형성한 상태에서 제3 및 제4 트랜지스터쌍의 제2 트랜지스터의 제어 연결부에 연결된다. 또한, 제3 및 제4 트랜지스터쌍의 제1 트랜지스터의 연결부는 출력 스테이지의 신호 입력부와 결합된다.

본 발명에 따르면, 상보형 락커 회로 및 상보형 전류 반사기를 통해 한정되는 최대 출력 전류에서 매우 작은 출력 정동작 전류를 갖는 증폭기 제어 루프가 형성된다.

이하에서 본 발명은 실시예에 의해 도면을 참조하여 상세하게 설명된다.

도1은 CMOS-기술로 구현된 본 발명에 따른 출력 스테이지를 도시한다. 출력 스테이지는 전원 직렬(single-ended) 전압 신호(VIN)를 공급하기 위한 신호 입력부(1)를 포함한다. 신호 입력부는 제1 트랜지스터쌍의 p-채널 전기장 효과 트랜지스터(P11)의 제어 연결부 및 제2 트랜지스터쌍의 제1 n-채널 전기장 효과 트랜지스터(N11)의 제어 연결부에 연결된다. 제1 트랜지스터쌍 및 제2 트랜지스터쌍은 각각 차동 증폭기이다. 제1 및 제2 트랜지스터쌍의 제2 트랜지스터(P12, N12)는 자체의 제어 연결부에 의해 조절 입력부(6)에 연결된다. 여기에는 본 발명에 따른 출력 스테이지의 작동점을 조절하는 바이어스 포텐셜(Vb)이 인가된다.

제1 트랜지스터쌍의 2개의 p-채널 전기장 효과 트랜지스터(P12, P11)는 자체의 소스 연결부(114, 115)에 의해 노트(7)에서 상호 연결된다. 노트(7)는 전류 소스(Ib)를 통해 공급 포텐셜(VDD)을 공급하는 공급 연결부(2)에 연결된다. 트랜지스터(P11)의 드레인부(drain)는 기준 전압(VSS)을 위한 연결부(9)로 안내된다.

동일한 방식으로 제1 및 제2 트랜지스터(N11, N12)의 소스 연결부(111, 112)는 공통 노트(8)와 연결된다. 노트(8)는 전류 소스(Ib)를 통해 기준 전압(VSS)을 위한 연결부(9)에 연결된다. 제1 트랜지스터(N11)의 제2 연결부는 공급 포텐셜 연결부(2) 및 이에 따라 공급 포텐셜(VDD)에 연결된다.

p-채널 전기장 효과 트랜지스터(P11, P12)는 결정된 채널폭(WP1) 및 결정된 채널길이(LP1)로 이루어진다. 상응하게 n-채널 전기장 효과 트랜지스터도 결정된 채널길이(LN1) 및 결정된 채널폭(WN1)으로 이루어진다. 채널의 길이에 대한 폭의 비율(W/L)은 특성 기하학적 변수를 이루며 상호 컨덕턴스 계수로 표시된다. 이는 전기장 효과 트랜지스터의 전달 곡선의 기울기에 대한 척도이다. 또한, 기하학적 변수는 미리 설정된 전압에서 전기장 효과 트랜지스터를 통해 흐르는 전류에도 영향을 준다.

트랜지스터(P11, N11)의 기하학적 변수는 트랜지스터(P12, N12)와 인자(x, y)에 있어서 차이가 있다. 추가적 인자(x, y)는 본 실시예에서 1보다 명확히 큰 값을 갖는다. 인자는 예를 들면 24이지만, 다른 값을 가질 수도 있는데, 예를 들면 1 내지 100 범위의 값을 가질 수 있다. 채널길이에 대한 채널폭의 비율은 도1에서 트랜지스터 옆에 표시되어 있다.

트랜지스터(P11, P12, N11, N12)간의 상이한 기하학적 변수에 의해 각 차동 증폭기의 2개의 트랜지스터를 통한 상이한 전류 흐름이 발생된다. 따라서, 입력 전압(VIN) 및 제어 전압(Vb)이 동일한 경우 상이한 기하학적 변수에 의해, 트랜지스터쌍을 통해 흐르는 전류(Ib)가 비대칭적으로 분배되게 된다. 이를 통해 전체 출력 스테이지의 출력 정동작 전류(IQ)는 매우 작아지게 된다. 상세하게는 트랜지스터(P12, N12) 보다 제1 쌍의 트랜지스터(P11) 또는 제2 쌍의 트랜지스터(N11)를 통해 인자(x, y)만큼 더 큰 전류가 흐른다.

트랜지스터(P12)는 자체의 드레인부에 의해 전류 반사기(5)에 연결된다. 전류 반사기(5)는 2개의 n-채널 전기장 효과 트랜지스터(N21, N22)를 포함한다. 이들은 자체의 소스 연결부에 의해 연결부(9)에 연결된다. 전류 반사기를 통해, 트랜지스터(P12)로부터 유출되는 전류는 트랜지스터(N22)로 반사된다. 전류 반사기 트랜지스터(N22)는 자체의 제2 연결부에 의해 신호 출력부(3)로 안내된다. 연결부(52)는 2개의 트랜지스터(N21, N22)의 제어 연결부에 연결된다.

마찬가지로, 트랜지스터(N12)의 드레인부는 전류 반사기(4)로 안내되며, 전류 반사기(4)는 2개의 p-채널 전기장 효과 트랜지스터(P21, P22)에 의해 형성된다. 연결부(53)는 2개의 p-채널 전기장 효과 트랜지스터(P21, P22)의 제어 연결부를 트랜지스터(N12)의 제2 연결부와 연결시킨다. 전류 반사기 트랜지스터(P22)는 소스 연결부에 의해 트랜지스터(P21)와 함께, 공급 포텐셜(VDD)을 공급하는 공급 연결부(2)에 연결된다. 전류 반사기 트랜지스터(P22)의 제2 연결부는 신호 출력부(3)와 연결된다. 실시예에서 신호 출력부(3)에는 완전 부하(ZL)가 접지 연결되어 있다.

또한, 전류 반사기의 트랜지스터는 채널길이(LP2)에 대한 채널폭(WP2) 또는 채널길이(LN2)에 대한 채널폭(WN2)의 비율로 된 비대칭 기하학적 변수를 포함한다. 상세하게는 전류 반사기 트랜지스터(P22, N22)는 인자(n, m)만큼 더 큰 기하학적 변수를 포함한다. 상이한 기하학적 변수는 전류 반사도에 영향을 준다. 기하학적 변수가 동일한 경우 동일한 전류도 전류 반사기 트랜지스터(P22, N22)로 반사된다. 인자(m, n)만큼 더 큰 비율에 의해, 상기 인자만큼 더 큰 전류가 전류 반사기 트랜지스터(P22, N22)를 통해 흐르게 된다.

입력측이 보다 신속한 차동 증폭기로 작동하는 트랜지스터쌍의 출력부와 결합되는 2개의 전류 반사기(4, 5)에 의해 구성됨으로써, 출력 전류 제한이 가능하게 된다. 최대 출력 전류(IOUT.max)는 상보형 락커 회로 중 하나의 전류(Ib) 및 전류 반사기 비율(n, m)을 통해 조절된다. 입력 전압에 따른 전류 반사기(4, 5)의 2개의 전류 반사기 경로에서의 출력 전류(I1, I2)가 도2에 따른 도면에 도시된다.

보다 더 높은 입력 신호의 범위에서 이에 따른 출력 전류의 포화가 이루어진 다. 동시에 도6에 따른 종래의 등급 AB 증폭기와 비교하여 출력 정동작 전류(IQ) 및 최대 출력 전류의 한정된 조절을 알 수 있다. 출력 정동작 전류(IQ)는 한정된 전류(Ib)가 전류 반사기 비율(n, m)로 곱해지고 전류 반사기 비율(x, y)로 나누어진 비율로부터 형성된다. 이는 동일한 비율(m, n 및 x, y)에서 다음과 같다.

IQ = Ib * n/x

따라서, 전류 반사기 비율(n, m)은 양호하게는 크기가 동일하고 전달비가 1 내지 200 범위에 존재한다. 그런, 다른 값도 설정될 수 있다.

도1a는 양극 트랜지스터로 구현된 본 발명에 따른 출력 스테이지의 실시예를 도시한다. 작용 또는 기능면에서 동일한 부품은 동일한 도면 부호를 갖는다. 이 실시예에서 제1 트랜지스터쌍(P11a, P12a)은 각각 pnp-양극 트랜지스터로 이루어진다. 이러한 경우 제1 트랜지스터(P11A)는 복수의 병렬 연결된 양극 트랜지스터와 동일한 방사체 표면을 포함한다. 이러한 경우 병렬 연결된 각 양극 트랜지스터의 방사체 표면은 양극 트랜지스터(P12a)의 방사체 표면과 크기가 동일하다. 전체 Y개의 병렬 배치된 pnp-양극 트랜지스터의 경우 이에 따라 트랜지스터(P11a)의 전체 방사체 표면은 양극 트랜지스터(P12a)의 방사체 표면의 y-배에 상응한다. 양극 트랜지스터(P11a)의 제어 연결부는 다이오드(D2)를 통해 신호 입력부(1)에 연결된다. 동일한 방식으로 양극 트랜지스터(P11B)의 제어 연결부는 다이오드(D1)를 통해 BIOS-포텐셜(VBIOS)을 공급하는 조절 입력부(6)에 연결된다. 2개의 다이오드(D1, D2)는 여기에 도시된 pnp-양극 트랜지스터에 의한 실시예에 대해 3V 범위의 전압 공급에 대한 작동점 적응을 위해 필요하다. 작동점 조절을 위해 다른 공급 전압 또는 전압을 사용하는 다른 실시예에서는 다이오드(D1, D2)가 생략될 수 있다.

트랜지스터(N11a, N12a)를 포함하는 제2 트랜지스터쌍은 npn-양극 트랜지스터로 이루어진다. 이러한 경우 트랜지스터(N11a)는 복수의 병렬 배치된 각 npn-양극 트랜지스터를 포함한다. 트랜지스터(N11a)의 각 npn-양극 트랜지스터의 방사체 표면은 npn-양극 트랜지스터(N12a)의 방사체 표면에 상응한다. 전체 X개의 병렬 배치된 양극 트랜지스터의 경우 트랜지스터(N11a)의 전체 방사체 표면은 양극 트랜지스터(N12a)의 방사체 표면보다 인자(X)만큼 더 크다. 따라서, 복수의 병렬 배치된 양극 트랜지스터를 구현함으로써 전체 기하학적 변수, 상기의 경우 방사체 표면은 이에 상응하게 변화될 수 있다. 트랜지스터(N11a, N12a 또는 P11a, P12a)간의 상이한 방사체 표면을 통해 각 차동 증폭기의 트랜지스터를 통해 상이한 전류가 흐르게 된다. 따라서, 동일한 입력 전압(VIN) 및 제어 전압(VBIAS)은 트랜지스터를 통해 흐르는 전류의 비대칭적 분배에 이르게 된다. 또한, 이에 따라, 본 발명에 따른 출력 스테이지의 출력 정동작 전류(IQ)는 작아지게 된다.

동일한 방식으로, 전류 반사기(4A, 5A)의 전류 반사기 트랜지스터도 구현된다. 전류 반사기(5A)는 npn-양극 트랜지스터를 포함한다. 이러한 경우, 전류 반사기 트랜지스터(N22a)는 복수의 병렬 배치된 npn-양극 트랜지스터에 의해 이루어지며, 이를 통해 트랜지스터(N21a)에 대한 n-배의 방사체 표면이 형성된다. 동일한 방식으로, 전류 반사기(4A)의 전류 반사기 트랜지스터(P22a)는 전체 n개의 병렬 배치된 pnp-양극 트랜지스터를 포함하며, 이들은 전체적으로 전류 반사기 트랜지스터 이다. 전류 반사기 트랜지스터의 방사체 표면은 이에 따라 트랜지스터(P21a)의 방사체 표면의 n-배이다. 또한 상이한 기하학적 변수는 전류 반사도에 영향을 준다. 상응하게 더 큰 비율에 의해, 상기 인자만큼 더 큰 전류가 흐르게 된다.

제한하도록 의도되지 않는 본 발명에 대해 도시된 실시예에서, 인자(x, y 또는 n, m)의 비율은 동일하게 설정된다. 물론, 각 기하학적 변수(x, y 및 m, n)에 대해 상이한 값이 선택될 수도 있으므로, 전체적으로 큰 융통성이 보장된다. 출력 연결부(3)와 입력 연결부(1) 사이의 추가적인 응축기(CRK)에 의해 출력 신호의 추가적인 선형화가 가능하게 된다.

재생 전력 증폭기 형태의 본 발명의 사용이 도3에 도시되어 있다.

기능 또는 작용면에서 동일한 부품은 동일한 도면 부호를 갖는다. 입력측에서 2개의 성분(In, Ip)을 갖는 푸시풀 전류 신호가 출력 스테이지에 공급된다. 응축기(CRK)는 위상 각도 회전을 발생시키고, 본 발명에 따른 출력 스테이지를 안정화시키도록 사용된다. 작동점의 조절을 위해 전기장 효과 트랜지스터(P12, N12)의 제어 연결부는 전류 소스(Id)와 연결되고, 흐름 방향으로 연결된 2개의 다이오드를 통해 기준 포텐셜 연결부와 연결된다. 흐름 방향으로 연결된 2개의 다이오드는 연결부(9)의 기준 포텐셜(VSS)로부터 바이어스-포텐셜(Vb)을 유도한다. 따라서 공급 포텐셜(VDD)에 대한 장애는 출력 신호에 영향을 주지 않는다.

증폭기 제어 루프는 입력 신호(VIN)를 공급하는 신호 입력부(20)를 포함하며, 이 신호 입력부(20)는 전기장 효과 트랜지스터(P01, N01)의 제어 연결부와 결합된다. 이들은 트랜지스터쌍(P01, P02, N01, N02)으로 된 상보형 차동 증폭기쌍의 일부이다. 2개의 전기장 효과 트랜지스터(N01, N02)의 드레인부는 전류 소스(I)를 통해 기준 포텐셜(9)에 연결된다. 각 제2 연결부는 캐스코드(cascode) 회로(81)와 전류 소스(82, 83) 사이의 노트로 안내된다. 전류 소스는 마찬가지로 공급 연결부(2)에 결합된다.

소스측에서 캐스코드 회로는 전류 반사기(80)와 결합되며, 전류 반사기(80)는 1:1의 전류 전달비를 갖고 연결부(9)와 결합된다.

2개의 전기장 효과 트랜지스터(P01, P02)의 소스 연결부는 공통으로 전류 소스(I 84)를 통해 공급 포텐셜(VDD)에 연결된다. 드레인부는 캐스코드 회로(70)로 안내되고, 캐스코드 회로(70)는 전달비(1:1)를 갖는 전류 반사기를 통해 공급 포텐셜(VDD)과 결합된다. 캐스코드 회로(70, 81)는 입력 트랜지스터의 작동점 조절을 위해 필요하다. 캐스코드 회로(81, 70)와 전류 반사기(71, 80) 사이의 연결부는 전류 신호(In, Ip)를 출력 스테이지의 신호 입력부(1)로 안내한다.

도3에 도시된 증폭기 루프는 재생 연산 증폭기를 형성하며, 이 재생 연산 증폭기의 회로도가 도4에 도시되어 있다. 역전 입력부 “-”는 트랜지스터(P02, N02)의 2개의 제어 연결부를 통해 주어진다. 출력 잔류 전압(Vdrop, P, Vdrop, N)은 0 또는 공급 전압(VDD)과 약간만 차이가 있다는 것을 부분도인 도4b의 도면으로부터 명확히 알 수 있다. 연산 증폭기를 형성하는 본 발명에 따른 증폭기 제어 루프는 공급 전압에 근접한 전압까지 작동될 수 있다.

본 발명에 따른 출력 스테이지는 작동점에서 조절 가능한 작은 한정된 정동작 전류로 인해, 조절 가능한 최대 한정된 출력 전류의 제어 시 양호하게는 (저-전 력) 증폭기 회로에서, 특히 도3에 도시된 바와 같이 연산 증폭기에서 사용될 수 있다. 여기에 도시된 실시예는 양극 트랜지스터에 의해 또는 전기장 효과 트랜지스터와 양극 트랜지스터의 조합에 의해서도 형성될 수 있다.

본 발명에 따르면, 출력 정동작 전류가 작고 동시에 한정된 최대의 출력 전류를 갖는 증폭기 및 출력 스테이지 및 상기 출력 스테이지에 대한 사용을 제공하는 효과가 있다.

Claims

출력 스테이지에 있어서,

신호 입력부(1), 조절 입력부(6) 및 신호 출력부(3)와,

제1 전도성 유형을 갖는 제1 트랜지스터쌍(P11, P12)으로서, 제1 트랜지스터쌍(P11, P12)의 제1 트랜지스터(P11) 및 제2 트랜지스터(P12)는 각각 제1 연결부(114, 115)에 의해 제1 회로 노트(7)에 연결되는 제1 트랜지스터쌍(P11, P12)과,

제1 회로 노트에 연결되는 제1 전류 소스와,

제2 전도성 유형을 갖는 제2 트랜지스터쌍(N11, N12)으로서, 제2 트랜지스터쌍(N11, N12)의 제1 트랜지스터(N11) 및 제2 트랜지스터(N12)는 각각 제1 연결부(111, 112)에 의해 제2 회로 노트(8)에 연결되는 제2 트랜지스터쌍(N11, N12)과,

제2 회로 노트에 연결되는 제2 전류 소스와,

신호 출력부(3)와 결합되는 제1 전도성 유형의 전류 반사기 트랜지스터(P22)를 갖는 제1 전류 반사기(4)와,

신호 출력부(3)와 결합되는 제2 전도성 유형의 전류 반사기 트랜지스터(N22)를 갖는 제2 전류 반사기(5)를 포함하여 이루어지고,

신호 입력부(1)는 제1 및 제2 트랜지스터쌍의 제1 트랜지스터(P11, N11)의 제어 연결부와 결합되고,

조절 입력부(6)는 제1 및 제2 트랜지스터쌍의 제2 트랜지스터(P12, N12)의 제어 연결부와 결합되며,

제1 트랜지스터쌍(P11, P12)의 제2 트랜지스터(P12)의 제2 연결부는 제2 전류 반사기(5)와 결합되고,

제2 트랜지스터쌍(N11, N12)의 제2 트랜지스터(N12)의 제2 연결부는 제1 전류 반사기(4)와 결합되는 것을 특징으로 하는 출력 스테이지.
제1항에 있어서,

상기 신호 입력부(1)는 전하 저장기(CRK)를 통해 상기 신호 출력부(3)와 결합되는 것을 특징으로 하는 출력 스테이지.
제1항 또는 제2항에 있어서,

제1 및 제2 전류 반사기(4a, 5a)는 양극 트랜지스터에 의해 형성되는 것을 특징으로 하는 출력 스테이지.
제3항에 있어서,

상기 제1 및 제2 전류 반사기(4, 4a, 5, 5a)의 전류 반사기 트랜지스터(P22, P22a, N22, N22a)의 방사체 표면은, 제1 및 제2 전류 반사기(4, 4a, 5, 5a)의 다른 트랜지스터(P21, P21a, N21, N21a)의 방사체 표면보다 인자(x, y)만큼 더 큰 것을 특징으로 하는 출력 스테이지.
제1항 또는 제2항에 있어서,

상기 제1 트랜지스터쌍(P11, P12)은 p-채널 전기장 효과 트랜지스터에 의해 형성되고 제2 트랜지스터쌍(N11, N12)은 n-채널 전기장 효과 트랜지스터에 의해 형성되는 것을 특징으로 하는 출력 스테이지.
제1항 또는 제2항에 있어서,

상기 제1 트랜지스터쌍의 제1 트랜지스터(P11)는 채널폭 및 채널길이를 포함하며, 상기 제1 트랜지스터쌍의 제1 트랜지스터(P11)의 채널폭 및 채널길이의 비율은 기하학적 변수를 형성하며, 이 기하학적 변수는 제1 트랜지스터쌍의 제2 트랜지스터(P12)의 채널폭(WP1) 및 채널길이(LP1)로 형성된 기하학적 변수에 대해 제1 인자(x)만큼 상이한 것을 특징으로 하는 출력 스테이지.
제1항 또는 제2항에 있어서,

상기 제2 트랜지스터쌍의 제1 트랜지스터(N11)는 채널폭 및 채널길이를 포함하며, 상기 제2 트랜지스터쌍의 제1 트랜지스터(N11)의 채널폭 및 채널길이의 비율은 기하학적 변수를 형성하며, 이 기하학적 변수는 제2 트랜지스터쌍의 제2 트랜지스터(N12)의 채널폭(WN1) 및 채널길이(LN1)로 형성된 기하학적 변수에 대해 제2 인자(y)만큼 상이한 것을 특징으로 하는 출력 스테이지.
제1항 또는 제2항에 있어서,

제1 및 제2 트랜지스터쌍(P11a, P12a, N11a, N12a) 중 적어도 하나는 양극 트랜지스터에 의해 형성되는 것을 특징으로 하는 출력 스테이지.
제8항에 있어서,

제1 트랜지스터쌍(P11a, P12a)은 pnp-양극 트랜지스터에 의해 형성되고 제2 트랜지스터쌍(N11a, N12a)은 npn-양극 트랜지스터에 의해 형성되는 것을 특징으로 하는 출력 스테이지.
제8항 또는 제9항에 있어서,

제1 트랜지스터쌍(P11a, P12a)의 제1 트랜지스터(P11a)의 방사체 표면은 제1 트랜지스터쌍(P11a, P12a)의 제2 트랜지스터(P12a)의 방사체 표면에 대해 인자(x)만큼 상이한 것을 특징으로 하는 출력 스테이지.
제8항 또는 제9항에 있어서,

제2 트랜지스터쌍(N11a, N12a)의 제1 트랜지스터(N11a)의 방사체 표면은 제2 트랜지스터쌍(N11a, N12a)의 제2 트랜지스터(N12a)의 방사체 표면에 대해 인자(y)만큼 상이한 것을 특징으로 하는 출력 스테이지.
제4항에 있어서,

제1 인자(x) 및 제2 인자(y)는 동일한 것을 특징으로 하는 출력 스테이지.
제4항에 있어서,

제1 인자(x) 및/또는 제2 인자(y)는 값 “1”보다 더 큰 것을 특징으로 하는 출력 스테이지.
제1항 또는 제2항에 있어서,

제1 전류 반사기는 제1 전도성 유형을 갖는 트랜지스터(P21)를 포함하며, 상기 트랜지스터(P21)의 제어 연결부는 제1 전류 반사기의 전류 반사기 트랜지스터(P22)의 제어 연결부에 연결되며,

제2 전류 반사기는 제2 전도성 유형을 갖는 트랜지스터(N21)를 포함하며, 상기 트랜지스터(N21)의 제어 연결부는 제2 전류 반사기의 전류 반사기 트랜지스터(N22)의 제어 연결부에 연결되며,

트랜지스터(P21, N21) 및 전류 반사기 트랜지스터(P22, N22)에는 각 트랜지스터 및 전류 반사기 트랜지스터의 기하학적 치수로부터 유도된 기하학적 변수가 각각 할당되며,

제1 및 제2 전류 반사기의 전류 반사기 트랜지스터(P22, N22)의 기하학적 변수는 트랜지스터(P21, N21)의 기하학적 변수보다 인자(n, m)만큼 더 큰 것을 특징으로 하는 출력 스테이지.
제1항 또는 제2에 있어서,

제1 회로 노트(7)는 공급 포텐셜(VDD)을 공급하는 제1 공급 연결부(2)와 결 합되며, 제2 회로 노트(8)는 기준 포텐셜을 공급하는 제2 공급 연결부(9)와 결합되는 것을 특징으로 하는 출력 스테이지.
제1항 또는 제2에 있어서,

제1 트랜지스터쌍의 제1 트랜지스터(P11)의 제2 연결부는 제1 공급 연결부(2)에 연결되며, 제2 트랜지스터쌍의 제1 트랜지스터(N11)의 제2 연결부는 제2 공급 연결부(9)에 연결되는 것을 특징으로 하는 출력 스테이지.
제1항 내지 제16항 중 어느 한 항에 따른 출력 스테이지를 포함하는 증폭기 제어 루프에 있어서,

제1 전도성 유형을 갖는 제3 트랜지스터쌍(P01, P02)이 구비되며,

제2 전도성 유형을 갖는 제4 트랜지스터쌍(N01, N02)이 구비되며,

제2 신호 입력부(20)는 제3 및 제4 트랜지스터쌍의 제1 트랜지스터(P01, N01)의 제어 연결부와 결합되며,

출력 스테이지의 신호 출력부(3)는 재생 경로를 형성한 상태에서 제3 및 제4 트랜지스터쌍의 제2 트랜지스터(P02, N02)의 제어 연결부와 결합되며,

제3 및 제4 트랜지스터쌍의 제1 트랜지스터(P01, N01)의 연결부는 출력 스테이지의 신호 입력부(1)와 결합되는 것을 특징으로 하는 증폭기 제어 루프.
전송 경로에서 무선 신호를 증폭하기 위한 제1항 내지 제16항 중 어느 한 항 에 따른 출력 스테이지의 용도.