KR20060045526A

KR20060045526A - 자유층 로킹 메커니즘을 가진 자기 랜덤 액세스 메모리어레이

Info

Publication number: KR20060045526A
Application number: KR1020050028511A
Authority: KR
Inventors: 이민 구오; 포-캉 왕; 사이젱 시; 타이 민
Original assignee: 헤드웨이 테크놀로지스 인코포레이티드; 어플라이드 스핀트로닉스, 인크.
Priority date: 2004-04-06
Filing date: 2005-04-06
Publication date: 2006-05-17
Also published as: US7211874B2; JP2005303298A; TW200620277A; EP1585138A2; JP5036135B2; KR101145690B1; US20050219895A1; TWI295058B; US7443707B2; EP1585138A3; US20070184561A1

Abstract

자유층(free layer)에 형상 유도 자기 이방성(shape induced magnetic anisotropy)을 구비한 MTJ MRAM 셀 소자는 직교 워드 및 비트 라인들 사이에 형성된다. 비트 라인은 높은 도전성 전류 전달층 및 소프트 인접 자기층(SAL: soft adjacent magnetic layer)을 포함하는 복합 라인이다. 동작 동안, 소프트 자기층은 전류의 자계에 집중하고, 자유층에 근접하기 때문에, 자유층과 자기적으로 결합하여, 더 큰 및 더 작은 안정성의 2개의 자화 상태(magnetization state)들을 생성한다. 스위칭 동안, 상기 층은 워드 라인 전류에 의해 덜 안정한 상태로 먼저 배치됨으로써, 작은 비트 라인 전류가 자화 방향을 스위칭할 수 있다. 스위칭 후에, 상기 상태는 SAL과 정자기 상호 작용의 결과로서 더욱 안정한 형태로 되돌아가서, 그것이 실제로 선택되지 않을 때 우연히 재기록되는 것을 방지하고, 또한 열적 교란(thermal agitation)에 대한 안정성을 제공한다.

자유층 로킹 메커니즘, 터널 접합, 소프트 인접 자기층, 자유층, 비트 라인, 열적 교란

Description

자유층 로킹 메커니즘을 가진 자기 랜덤 액세스 메모리 어레이{Magnetic random access memory array with free layer locking mechanism}

도 1a는 워드 라인과 SAL을 가진 비트 라인 사이에 형성된 MTJ 셀의 수직 단면을 개략적으로 도시한 도면.

도 1b는 평행한 워드 라인들 바로 아래에 형성된 2개의 셀들과 그 바로 아래 형성된 단일 공통 비트 라인의 상면도를 개략적으로 도시한 도면.

도 2는 자유층 및 셀 바로 아래에 있는 SAL의 영역내의 자화(magnetization)들을 보여주는, SAL 및 SAL 상의 MTJ 셀 자유층을 개략적으로 도시한 도면.

도 3은 셀 상의 기록 처리 동안 워드 라인 및 비트 라인 전류들에 대한 전류 대 시간의 그래프들을 개략적으로 도시한 도면.

도 4a 내지 도 4d는 도 3에 도시된 워드 및 비트 라인 전류들의 함수로서 선택된 자유층의 자화를 도시한 도면.

*도면의 주요 부분에 대한 부호의 설명*

20: 수평 워드 라인 22: 상부 도전성층

24: 소프트 자기 재료층 26: 하부 도전성층

30: 수평 비트 라인 32: 반강자성 피닝층

33, 35: 강자성층 34: 비자성 도전성층

36: 절연 터널링 장벽층 38: 자유층

40: 캡핑층 42: 판독 워드 라인

50: MTJ 소자 100: 절연 재료층

본 발명은 자기 터널 접합(MTJ: magnetic tunnel junction) MRAM 어레이의 설계 및 제조에 관한 것이며, 특히 선택되지 않은 어레이 장치들을 로크하고(안정한 자화 상태 생성) 선택된 어레이 장치들을 언로크하는(덜 안정한 자화 상태를 생성) 설계에 관한 것이다.

자기 터널 접합(MTJ)은 기본적으로 두 개의 전극들을 포함하며, 이 전극들은 절연 재료의 박층인 터널 장벽층에 의해 분리된 강자성 재료의 층들로 되어 있다. 터널 장벽층은 전하 캐리어들(통상적으로 전자들)이 양자 기계 터널링에 의해 층을 가로지를 수 있도록 충분히 얇아야 한다. 터널링 가능성은 스핀 의존적이나, 다른 전자 스핀 배향들(electron spin orientations)을 가진 터널링 상태들의 가용성에 의존한다. 따라서, 전체 터널링 전류는 스핀-업 대 스핀-다운 전자들의 수에 의존할 것이며, 또한 강자성층들의 자화 방향에 대한 전자 스핀의 배향에 의존한다. 따라서, 이들 자화 방향들이 주어진 인가 전압에 대해 가변된다면, 터널링 전류는 상대적 방향들(relative directions)의 함수로서 역시 가변할 것이다. MTJ의 거동(behavior) 결과로서, 고정된 전위에 대한 터널링 전류의 변화를 감지는 이를 포함 하는 2개의 강자성층들의 상대적 자화 방향들의 결정을 가능하게 할 수 있다. 마찬가지로, 다른 상대적 자화 방향들이 다른 저항들을 생성할 것이므로, MTJ의 저항이 측정될 수 있다.

정보 저장 장치로서 MTJ의 사용은 강자성층들 중 적어도 하나의 자화가 다른 것에 대해 가변될 수 있고, 또한 상대적 방향들이 터널링 전류 내의 변동들 또는 동일하게, 접합 저항(junction resistance)에 의해 감지될 수 있을 것을 요구한다. 2개의 상태 메모리 저장 장치로서 가장 단순한 형태에서, MTJ는 자화들을 평행(저 저항) 또는 역평행(고저항) 구성들(기록 데이터)로 끼워넣고, 이들 2개의 구성들이 터널링 전류 변동들 또는 저항 변동들(판독 데이터)에 의해 감지될 수 있게 할 필요가 있다. 실제로, 자유 강자성층은 자유롭게 회전되지만 용이축(자기 결정 이방성)을 따르는 방향 중 어느 한쪽으로 효과적으로 정렬되는 자화를 갖도록 모델링될 수 있다. 고정층의 자화는 그것의 용이축 방향으로 영구히 정렬되는 것으로 생각될 수 있다. 자유층이 고정층과 역정렬될 때, 접합은 최대 저항을 가질 것이며, 자유층이 고정층과 정렬될 때, 최소 저항이 존재한다. 통상적인 MRAM 회로에서, MTJ 장치들은 워드 라인들 및 비트 라인들이라 불리는 전류 전달 라인들의 교차점에 위치된다. 두 라인이 활성화될 때, 즉, 자유층의 자화 방향이 변경될 때, 장치는 기록된다. 하나의 라인만이 활성화될 때, 장치의 저항이 감지될 수 있어서, 그 장치는 효과적으로 판독된다. 이러한 MTJ 장치는 Gallagher 등(미국 특허 번호 제 5,650,958 호)에 의해 제공되는데, 그는 피닝된 강자성층의 자화가 층의 평면으로 있지만 자유롭게 회전하지 않는 피닝된 강자성층을 구비하고, 피닝된 층의 자화에 비해 자유롭게 회전하는 자유 자기층을 함께 구비하며, 2개의 층들이 절연 터널 장벽층에 의해 분리되는 MTJ 장치의 형성을 개시하고 있다.

MTJ MRAM 장치가 DRAM의 다른 형태들과 경쟁하도록 하기 위하여, MTJ가 매우 작아질 필요가 있다(통상적으로 초미세 크기). Parkin 등(미국 특허 번호 제 6,166,948 호)은 자유층은 층들간의 교환 결합을 방지하지만 층들간의 직접 쌍극 결합을 허용하기 위하여 이격층(spacer layer)에 의해 분리된 2개의 역평행 자화된 층들로 형성되는 MTJ MRAM 셀의 형성을 개시한다. 그에 의해 자유층은 닫힌 플럭스 루프들을 가지며, 2개의 층들은 스위칭 동작들 동안 그들 자화들을 동시에 스위칭한다. Parkin은 10 Mbit 내지 100 Mbit 용량들의 범위 내에서 DRAM 메모리들과 경쟁하게 할 필요가 있다는 것을 주목한다. Parkin은 또한 이러한 작은 크기들이 중요한 문제들, 특히 수퍼-상자성(super-paramagnetism)과 연관됨을 주지하고 있는데, 수퍼-상자성은 충분한 자기 이방성(magnetic anisotropy)을 가지기에 너무 작은 강자성 재료의 샘플들에서 자화의 자발적인 열적 교란(thermal fluctuation)이다(주어진 자화 방향을 유지하기 위한 샘플의 능력 측정). 매우 작은 단면적들을 가진 MRAM 셀들 내의 바람직하지 않은 자발적인 열적 교란들을 극복하기 위하여, 자기층들을 두껍게 할 필요가 있다. 불행히도, 스위칭 필드의 크기는 층 두께와 함께 증가되어서, 열적으로 안정한 셀을 위해 지불된 가격은 셀의 자유층의 자기 배향을 변경하기 위해 다량의 전류를 확장하는 것이 필수이다.

어느 정도의 이방성은 MTJ 셀이 자화 방향을 유지할 수 있고 그에 의해 기록 전류들이 영일 때에도 데이터를 효과적으로 저장하는 경우에 필요하다. 셀 크기들 이 계속 감소함에 따라, 다양한 형상들(예컨대, 사각들, 다이아몬드들, 타원들 등)의 셀들을 형성함으로써 자기 이방성의 정도를 제공하기 위한 기술이 추구되었고, 고유한 결정 이방성의 부족이 형상 이방성(shape anisotropy)에 대항된다. 이러한 형태의 이방성은 그 자신의 문제들을 가져온다. 특히 MTJ 장치들의 다루기 힘든 형상 관련 문제는 형상 이방성(원이 아닌 샘플들의 성질)에 의해 생성된 비균일하고 제어될 수 없는 에지-필드들을 유발한다. 셀 크기가 감소함에 따라, 이들 에지 필드들은 셀의 몸체의 자화보다 상대적으로 더 중요하게 되었고, 데이터의 저장 및 판독에 대한 악영향을 가진다. 이러한 형상 이방성들이, 충분한 크기일 때에도, 수퍼-상자성의 악영향을 감소시키지만, 이들은 데이터를 저장할 목적으로 MTJ의 자화 방향을 변경하기 위하여 높은 전류를 필요로 하는 부정적 영향을 가진다.

형상 이방성이 높을 때 높은 전류들이 자유층의 자화 방향을 변경하기 위해 필요한 문제들을 처리하기 위한 다른 방법은 낮은 전류값들에 의해 생성된 필드들의 집중화를 위한 메커니즘을 제공하는 것이다. 플럭스 집중기의 형성을 개시한 Durlam 등(미국 특허 번호 제 6,211,090 B1 호)에 의해 이러한 방식이 취해지며, 플럭스 집중기는 구리 다마신 전류 전달 라인(copper damascene current carrying line) 주위에 형성된 소프트 자기(NiFe)층이다. 이 층은 MRAM 셀의 아래 측에 디지트 라인을 형성하는 구리 라인의 3면들 주위에 형성된다.

종래의 MRAM 설계에서, 특정 MRAM 셀의 위치에서 교차되는 워드 및 비트 라인들 모두는 선택된 셀이 스위칭되고 0 또는 1이 그 위에 기록되도록 하기 위하여 전류들을 전달해야 한다. 전류 전달 비트 라인만을 따라 놓이거나 또는 전류 전달 워드 라인만을 따라 놓이지만, 교차점에서가 아니라 단일 라인의 필드에 있는 다수의 다른 셀들은 경험되지 않는다. 이러한 셀들은 반선택된(half-selected) 셀들이라 불린다. MRAM 어레이에서, 반선택된 셀들은 스위칭되어서는 안되고, 선택된 셀만이 스위칭되어야 한다.

어레이 내의 모든 셀은 잠재적으로 2개의 자계들의 중첩의 영향하에 있는 것으로 생각될 수 있다. 이상적으로, 한 라인만이 전류를 전달한다면, 셀 위치에서 로컬 필드는 셀을 스위칭하기에 불충분한 것이어야 하고, 셀은 로컬 자계의 스위칭되지 않은 구역 내에 있는 것이라 할 수 있다. 그러나, 특히 셀들이 매우 작을 때 셀 형성에 있어서의 변동들은 이 로컬 자계의 스위칭되지 않은 구역 내에 있을 때에도 셀이 스위칭되도록 허용하기 때문에 문제가 발생한다.

본 발명의 목적은 각각의 셀에 대한 설계 마진(design margine)을 생성하여, 셀 구조 내의 개개의 변동들이 선택되지 않은 셀을 로컬 자계의 스위칭된 구역 내에 배치하기에 불충분하게 하는 것이다. 이러한 설계 마진은 셀의 자화가 셀 상의 각각의 기록 동작(다른 근처의 셀들상의 기록 작동들 동안 안정한 상태에 있도록 유지함) 후에 매우 안정한 "C" 상태로 로크될 수 있는 경우, 그리고 셀이 실제로 기록되고 있을 때 덜 안정한 "S" 상태로 놓일 수 있는 경우에 달성될 수 있다. 본 발명의 방법에서, C 또는 S 상태들로 놓일 자유층의 용량은 비트 라인 주위에 형성된 소프트 자기층(클래딩층(cladding layer))에 정자기적으로 결합함으로써, 그리고 소량의 자기 이방성으로 자유층에 짜넣음(build)으로써 제공된다. 워드 및 비트 라인의 전류들에 의해 생성된 종래의 자계들과 함께 이 부가의 정자기 상호작용 은 자유층 내의 플럭스 클로저(flux closure)의 두 상태들, 즉 원하는 C 및 S 상태들을 생성한다.

전류 전달 기록 라인들을 둘러싸는 클래딩층들은 다른 것들에 의해 개시되어 있다. Bloomquist 등(미국 특허 번호 제 6,661,688 B2 호)은 클래딩층이 메모리 저장 장치 아래의 기록 라인을 거의 완전히 둘러싸는 기록 라인 구조를 개시하고 있다. 클래딩층은 기록 라인 위에 개구 공간을 가져서, 저장 장치에 바로 인접한 두 개의 폴(pole)들을 효과적으로 형성한다. 이 구조는 기록 라인 내의 주어진 전류에 대해 저장 장치에서 더 큰 필드를 제공하기 위한 것이다.

Bhattacharayya 등은 세그먼트된 기록 라인들에 의해 기록된 자기 메모리 셀들의 어레이를 개시한다. 라인 세그먼트들은 주어진 전류들에 대한 자계들을 증가시키기 위해 고투과성 소프트 자기 재료로 각각 클래딩된다.

Sharma 등(미국 특허 번호 제 6,593,608 B1 호)은 이중 기준층 자기 메모리 셀 내의 소프트 자기 기준층(즉, 피닝된 층)의 형성을 위한 시드층으로서 역할을 하기 위하여 클래딩된 비트 라인을 사용한다.

Jones 등(미국 특허 번호 제 6,555,858 B1 호)은 트랜치 내에 형성된 자체 정렬된 클래드 비트 라인 구조를 개시한다.

Rizzo(미국 특허 번호 제 6,430,085 B1 호)는 자기 재료의 클래딩층이 클래딩하는 도전 라인에 평행한 형상 이방성을 가지고, 또한 형상 이방성과 평행하지 않은 유도 이방성(induced anisotropy)을 가지도록 자기 재료의 클래딩 층을 형성하는 방법을 개시한다. 두 개의 이방성들의 조합은 층의 투과성을 향상시키고, 그 에 의해 주어진 전류에 대한 자계를 증가시킨다.

전술한 모든 종래 기술은 MRAM 셀을 스위칭하기 위해 자계들을 강화하기 위한 목적으로 자기 클래딩층의 사용을 개시하고 있지만, 종래 기술 어느 것도 보다 큰 및 보다 작은 안정성의 상태들을 생성하도록 상기 클래딩층을 자유층에 정자기적으로 결합하는 사용을 개시하고 있지 않다.

본 발명의 제 1 목적은, 열적 교란 및 기록 라인들 근처의 주위 필드들에 의한 의도하지 않은 스위칭에 대해 증가된 안정성을 갖는 자유층 자화의 상태들을 갖는, MTJ MRAM 셀 및 이러한 셀들의 어레이를 제공하는 것이다.

본 발명의 제 2 목적은, 기록되도록 선택되지 않을 때(즉, 의도하지 않은 스위칭) 자유층 자화의 스위칭에 대해 더욱 안정하지만 실제로 기록될 때 덜 안정하게 될 수 있는 MTJ MRAM 셀 및 이러한 셀들의 어레이를 제공하는 것이다.

본 발명의 제 3 목적은, 보다 안정한 및 덜 안정한 자화 상태들을 생성할 수 있고 MRAM 셀 자유층의 자화 상태를 스위칭할 수 있는 워드 및 비트 라인 구성들 및 이들 라인들 내의 전류 스킴(current scheme)을 제공하는 것이다.

이들 목적들은 신규한 MRAM 셀 설계에 의해 달성될 것이며, 신규한 MRAM 셀 설계는 선택 또는 선택되지 않은 기록의 함수로서 자유층 자화 안정성에 있어서의 변동들이 높은 도전성 재료층들에 의해 전류가 전달된 복합 비트 라인의 사용에 의해 달성되고, 상기 층들은 자유층과 정자기의 결합을 제공하는 얇은, 소프트-자기 재료("소프트 인접층" 또는 SAL)로 형성된 인접층에 의해 클래딩된다.

도 1a를 참조하면, 워드 및 비트 라인들 사이에 배치된 MTJ 셀(50)의 단면도(xy 평면에서)가 도시되어 있다. 워드 라인(10)은 y 방향(도면 평면으로부터)으로 이어지고(run), 비트 라인(20)은 x 방향으로 지나가고 셀의 층들은 z 방향으로 적층된다. 비트 라인은 상부 도전성층(22) 및 하부 도전성층(26)으로 형성되며, 이 사이에 소프트 자기 재료(24)의 층(SAL)이 있다. 하부층(26)은 존재하거나 없을 수 있다. 워드 라인(10)은 도전성층(43) 및 소프트 자기 클래딩층(44)의 두 개 부분들로 형성되어 있는 것으로 도시된다. 워드 라인 상의 클래딩층은 워드 라인의 자계를 강화하기 위해 존재할 수 있지만, 그 존재 또는 부재가 본 발명의 일부가 아니다. 하기에 더 논의되는 바와 같이, 셀은 시드층(30), 반강자성 피닝층(32), 피닝된 층(34), 절연 터널링 장벽층(36), 자유층(38), 클래딩층(40) 및 판독 워드 라인(42)을 포함하며, 그 동작은 본 발명의 중요한 부분이 아니다. 피닝된 층은 합성 페리자성층이 될 수 있거나, 단일층이 될 수 있다.

도 1b는 두 개의 평행한 상부 워드 라인들(10, 11) 및 단일 공통 하부 비트 라인(20) 사이에 각각 형성된 두 개의 MTJ 셀(50, 51)의 상면도를 개략적으로 도시한다. 수평 단면도로 도시된 셀의 형상은 상부(9)에서보다 하부(7)에서 더 큰 곡률 반경을 가져서, 어느 정도 삼각형을 나타낸다. 형상의 이 비대칭은 셀의 자유층에서 자기 이방성을 생성하여, 상부의 협소한 부분(9)의 자화는 더 하부의 더 광대한 부분보다 더 쉽게 변화된다(즉, 더 광대한 하부에서의 자체-비자화 필드가 더 협소한 상부에서의 자체-비자화 필드보다 더 높다). 이러한 형상 이방성은 자유층이 SAL의 자화와 정자기적으로 결합할 때 자유층의 두 개 상태들을 생성하도록 돕 는데 있어서 중요하다. 도면에서, 워드 라인(10) 바로 아래의 셀(50)은 로크된 C 상태의 자유층 자화를 가지고, 워드 라인(11) 바로 아래의 셀(51)은 언로크 S 상태의 자유층을 가진다. 셀들(50, 51) 내의 세 개의 화살표들은 자유층의 상부(19), 가장 중요한 중앙부(18) 및 하부(17) 내의 자화 방향들을 표시한다. 비트 라인(21) 내에 도시된 화살표는 SAL 내의 자계를 표현하며, 이는 -y 방향으로의 워드 라인(10)의 전류에 의해 추측 가능하게 유도되었다. 이러한 자계의 방향은 비트 라인 내의 전류가 자유층의 자화 상태를 역으로 할 수 있도록 그 자화 상태를 로크하거나 언로크하기 위해 사용된다(하기에 더 상세히 설명될 것이다). 언로크된 자유층(51) 내의 특정 상부 및 하부 화살표 방향들(19, 17)은 중앙 자화(18)의 자화 방향 스위칭을 훨씬 쉽게 한다.

SAL은 워드 라인의 전류가 y 방향으로 있을 때 -x 방향으로 자화될 것이며, 워드 라인의 전류가 -y 방향으로 있을 때 +x 방향으로 자화될 것이다. SAL이 비트 라인의 x축 방향을 따라 연장하기 때문에, 그 자화는 이 방향을 따라 정렬되는 경향이 있다. 따라서, 자계가 홀로 y 방향으로 생성되는 비트 라인(+x 방향)의 전류가 있을 때, SAL에서의 자계는 x 및 y 성분들 모두를 가진다.

도 2를 참조하면, MTJ 셀 바로 아래에 있는 개략적 영역(60)이 있는 비트 라인(20)이 도시되어 있다. 셀(38)의 자유층은 비트 라인 위에 도시되고 용이-축 방향(+y)을 따라 자화된다(화살표). 3차원적으로, 자유층은 비트 라인(60)의 영역 위에 바로 수직으로 있다(+z 방향). SAL 내에 유도된 임의의 다른 필드들의 부재시, 자유층의 자화(상향 화살표)는 정자기 결합에 의해 SAL 내의 미러 이미지 자화 영역(하향-화살표)을 생성한다. 그러나 SAL의 영역(60)은 워드 라인(+x)에 의해 생성된 필드와 자유층 자화에 SAL의 정자기 결합을 조합하기 때문에, 그 영역 내의 화살표로 도시된 방향으로 자화된다(약간 음의 y 성분).

이러한 설계의 파라미터들 내에서, 자유층 및 피닝된 층 모두는 단일 강자성층 또는 합성 페리자성층이 될 수 있다. 부가의 SAL은 비트 라인 상에 형성되고 이것으로 패터닝된다. SAL의 소프트 자기 재료는 Ni, Fe, Co 및 이들의 합금들이 될 수 있고, 높은 도전성 재료는 Al, Cu, Au, Ru, Ta CuAu 또는 Rh와 같은 높은 도전성 재료들이 될 수 있다. 스위칭 전류는 실질적으로 높은 도전성 재료를 통해 흐르고, SAL은 매우 얇게 만들어질 수 있다.

도 3은, 특정 셀에 재기록 처리가 적용되는 동안 및 그 직후에 시간의 함수로서 워드 라인 전류 I_w와 비트 라인 전류 I_b의 개략적 그래프들을 도시한 것이다. 하기의 양호한 실시예의 설명에서, 이 도면은 도 4(a) 내지 도 4(d)의 자유층 자화 상태들에 의한 다른 증폭으로 더욱 상세히 설명될 것이다. 우리는 워드 라인이 y축을 따라 놓여 있고 그 전류 I_w의 양의 값이 -y(음의 y) 방향으로 있다고 가정할 것이다. 비트 라인 및 그 위에 형성된 SAL은 x 축 방향을 따라 놓여 있다. 우리는 또한, 그 셀이, 이전에 기록되었기 때문에, 이미 안정한 C 상태에 있다고 가정한다.

재기록 처리의 제 1 부분 동안, 시간 t₁ 후에, 워드 라인에 양의 전류가 있지만 비트 라인에는 전류가 없다. 워드 라인의 전류는 +x 방향에 있는 자계를 SAL 내에 유도한다. 이것은 활성 워드 라인 아래에 있는 모든 셀에 해당된다. 유도된 SAL 자화는 자유층의 용이축 자화와 결합하며, 우리는 이 SAL 자화가 +y 방향에 있고, 수직으로 기울어지며, 안정한 C 상태에서 덜 안정한 S 상태로 변경한다고 가정한다. 이 셀은 현재 언로크되고 그 위에 기록될 준비가 되어 있다.

언로크된 셀 상에 기록하기 위하여, 비트 라인은 시간 t₂에서 활성화되고, 선택된 셀의 위치에서 워드 및 비트 라인들 모두에 동시에 전류가 존재한다. 자화가 S 상태에 있기 때문에, 비트 라인 전류에 의해 생성된 작은 직각의 자계는 선택된 셀의 자유층 자화를 스위칭하기에 충분하다. C 상태에 있을 때, 자유층의 자기 안정성은 워드 및 비트 라인들에 의해 통상적으로 전달된 전류들에 의해 스위칭되는 것을 방지함을 주지한다.

스위칭 후에, 워드 라인 전류는 감소되고 방향이 반대가 되며, 비트 라인 전류가 턴 오프된다. t₄ 후에, 워드 라인 전류가 반대가 되지만 비트 라인 전류가 오프가 되는 구간은 자유층 자화가 C 상태로 변경된다. 동시에, 언로크되었지만 재기록되지 않는 워드 라인 바로 아래의 모든 셀들은 C 상태들로 복구된다.

자유층의 형상 유도 자기 이방성으로 인해, 워드 라인 내의 작은 역전류는 상부의 자유층의 자화를 단지 변경하며, 이로 인해, S 상태에서 C 상태로 스위칭된다. 최종적으로, 두 전류들이 오프되고, 자화가 용이축 방향으로 돌아간다. C 상태로부터 S 상태로 그리고 S 상태로부터 C 상태로의 스위칭이 워드 라인만이 활성화될 때 발생함을 주지한다. 자화 방향의 스위칭은 두 워드 라인 및 비트 라인들 이 활성화될 때에만 발생한다. 상술된 처리는 도 4(a) 내지 도 4(d)를 참조하여 양호한 실시예의 설명이내에서 하기에 더욱 상세히 논의될 것이다.

SAL은 본 발명에서 여러 가지 역할을 한다. 첫 번째, 고투과성으로 인해, SAL은 비트 라인에서 전류에 의해 생성된 자계를 집중시키고, 자유층에 대한 SAL의 근접은 SAL과 자유층 간을 정자기 결합의 결과로서 스위칭에 있어서 매우 효과적인 강화된 필드를 만든다. 두 번째, SAL은 정자기 결합 이방성을 생성하고, 비트 라인에 전류가 없을 때에도 모든 셀들의 자유층 자화들에 대한 C 상태 및 S 상태를 유지한다.

도 2에서 이미 도시되고 상술된 바와 같이, 특정 비대칭 MRAM 셀 자유층(38) 바로 아래의 SAL의 자화 영역(60)은 비트 라인 내의 자계가 이어진 화살표(x 방향)의 방향에 있을 때, 비트 라인(20) 방향에 대해 기울어지게 정렬된 자화를 가지는 경향이 있다. 셀 자유층은 거의 삼각 단면으로 인해 짜넣은 형상 이방성과, 셀 바로 아래의 SAL에 결합된 정자기로 인한 유도 상호 작용 이방성 모두를 가진다. 이러한 상호 작용 이방성은 자유층 및 SAL과 이들 사이의 이격의 M_st(자기 모멘트 및 두께의 곱)으로 제어된다. 이러한 상호 작용 이방성은 제조 처리에 의해 정밀하게 제어될 수 있다. 기록 처리 동안 워드 라인 기록 전류는 동일 방향에 있는 자유층 아래의 SAL의 자화를 정렬시키는 비트 라인을 따라 자계를 발생한다. SAL의 자화는 그 방향을 향해 자유층의 자화를 회전시킬 것이다. 그 다음, 작은 비트 라인 전류는 반대 방향들에 있는 SAL 및 자유층의 자화를 회전시킬 것이다. 기록 전류 및 비트 라인 전류를 순차적으로 제거함으로써, 비트 라인 전류의 방향에 의해 제어되는 자유층의 자화와 이들 상호 쌍극 작용에 의해 결합된 SAL층 및 자유층의 자화를 남겨둔다. y 방향으로의 자유층 자화를 유지하도록 하기 위해, 형상 이방성은 도시된 바와 같이 셀을 약간의 삼각형으로 함으로써 제조 동안 셀에 도입되었다. 대안적으로, 피닝된 층 자화를 설정하기 위해 어닐링 동안 셀 자유층에 일부 이방성이 제공될 수 있다.

자유층과 SAL 간을 정자기 결합에 대한 모델로서 쌍극자-쌍극자 상호 작용을 사용하여, 상호 작용 이방성 K_in이 다음에 비례함을 알 수 있다:

여기서, a는 셀의 직경이고, t_SAL은 SAL의 두께이고, r은 자유층과 셀 간의 거리이고, M_s는 자기 모멘트이다. r에 대한 최대 감도(반전 제 3 전력)는 비트 라인이 얇아야 하고 자유층에 근접해야 함을 보여준다. 또한, 스위칭에 책임이 있는 것이 비트 라인 전류이기 때문에, 전류는 매우 도전적인 비트 라인층에 실질적으로 있어야 한다. 상호 작용 이방성을 감소시키기를 바란다면, 침착 처리 유도 이방성 및/또는 형상 유도 이방성은 상호 작용 이방성으로부터 차감되기 때문에 비트 라인 방향(x)을 따라 설정될 수 있다. 최종적으로, 워드 라인 필드 효율을 향상시키기 위한 대안적인 설계는 셀로부터 떨어진 쪽의 워드 라인 상에 자기 클래딩층을 부가하는 것이다.

본 발명의 양호한 실시예는 MTJ MRAM 셀 및 그 사용 방법, 또는 이러한 셀들의 MRAM 어레이를 제공하는 것이며, 여기서 비트 라인의 필요한 스위칭 전류는 감소될 수 있고 셀의 비트 상태는 기록 및 재기록 사이에 열적으로 안정하게 되며, 셀들은 그들이 기록되도록 선택되었는지 여부에 따라 로크 또는 언로크될 수 있으며, 모두 얇은 인접한 소프트 자기층의 부가에 의해 MTJ 셀의 인접한 자유층에 정자기적으로 결합하는 비트 라인 상에 형성된다. 양호한 실시예는 또한, 본 발명의 목적들에 따라 MTJ MRAM 셀들을 재기록하는 워드 및 비트 라인 전류들의 시퀀스를 개시한다.

도 1을 참조하면, 본 발명의 MRAM 셀의 일반적 구성을 개략적인 수직 단면도(xy-평면에서)로 도시되어 있다. 자기 이방성을 제공하기 위하여 수평 단면 형상을 가질 수 있는(그리고 이 실시예에서 약간 굴곡된 삼각 형상이 주어짐) MTJ 소자(50)는, 셀 위에 있고 도면의 평면으로부터 이어지는 수평 워드 라인(20)과, 셀 아래에 있고 워드 라인에 수직인 방향(x 방향)으로 이어지는 수평 비트 라인(30) 사이의 접합에 위치된다. 셀층들은 z 방향으로 수직으로 적층된다. 셀을 액세스 및 스위칭하는 워드와 비트 라인들 및 MTJ 소자의 조합은 MTJ MRAM 셀을 형성한다.

비트 라인은 상부 도전성층(22) 및 하부 도전성층(26)과 이들 사이에 소프트 자기 재료(24; SAL)의 층을 가지는 것으로 형성된 복합층이다. 도전성층들은 실질적으로 모든 비트 라인 전류를 전달한다. 하기에 더 상세히 기술되는 바와 같이, 셀은 시드층(30), 반강자성 피닝층(32), 비자성 도전성층(34)에 의해 결합된 제 2 강자성층(33) 및 제 1 강자성층(35)을 포함하는 합성 강자기 결합층인 피닝된 층, 절연 터널링 장벽층(36), 다층이 될 수 있는 자유층(38), 클래딩층(40) 및 판독 워드 라인(42)을 포함하며, 그 동작은 본 발명의 중요한 부분이 아니다. 피닝된 층은 합성 페리자성층이 될 수 있거나, 또는 단일층이 될 수 있다.

비트 라인은 통상적으로 실리콘 기판상의 유전층 내의 트랜치에 형성되지만, 그 세부 사항들은 도시되지 않았으며 양호한 실시예를 설명하는데 불필요하다. 비트 라인의 도전성층들(22, 26)은 Cu, Au, Al, Ag, CuAg, Ta, Cr, NiCr, NiFeCr, Ru, Rh 및 이들의 다층들 및 합금들과 같은 비자성의 높은 도전성 재료로 이루어진다. 상부층(22)은 셀의 자유층으로부터 SAL을 분리하기 때문에, SAL과 자유층 간을 최적으로 결합하기 위해 가능하다면 1000 옹스트롬보다 작을 만큼 얇아야 한다. 그 외에도, 비트 라인의 폭은 셀의 측면 치수의 50%보다 커야 한다. 하부 도전성층(26)은 0 옹스트롬 내지 1000 옹스트롬의 두께를 가질 수 있고, 0 값은 그것이 생략될 수 있음을 나타낸다. 하부층이 존재한다면, 더 큰 비트 라인 전류가 필요하지만, 그 비트 라인은 낮은 저항 및 우수한 신호대 잡음비를 가진다. SAL은 소프트(저압), 및 Co, Ni 및 Fe의 합금들과 같은 고투과성 자기 재료로 형성되고, 자유층 두께의 5배보다 작은 대략 30 옹스트롬 내지 500 옹스트롬의 두께를 가진다. 시드층(30)은 비트 라인 상에 형성되며, 셀의 후속 형성층들의 고품질 결정 형성을 조성한다. 시드층은 대략 20 옹스트롬 내지 100 옹스트롬의 두께로 형성된 NiCr, NiFeCr 또는 NiFe의 층들이 될 수 있다. 단일 피닝된 층, 또는 이 실시예에서와 같이 합성 페리자성 피닝된 층은 시드층 상에 형성된다. 반강자성층(32)은 제 2 강자성층(33)의 자화를 단일 방향으로 피닝하고, 제 2 강자성층은 제 1 층(35) 방 향의 역평행 방향으로 자화된다. 제 1 및 제 2 강자성층들은 대략 10 옹스트롬 내지 100옹스트롬의 두께들로 형성된 CoFe 또는 CoFeB의 층들이며, 이 구성의 순 자기 모멘트가 실질적으로 영이 되도록 매칭된다. 결합층(34)은 강한 역평행 결합을 유지하기 위하여 적당한 두께의 Rh, Ru, Cr 또는 Cu의 층이다. 반강자성 피닝층(32)은 대략 40 내지 300옹스트롬 두께의 PtMn, NiMn, OsMn, IrMn, NiO 또는 CoNiO의 층이될 수 있다.

터널링 장벽층(36)은 피닝된 층의 제 1 강자성층(35) 상에 형성된다. 이 층은 산화된 Al 또는 산화된 Al-Hf 이중층과 같은 절연 재료의 층이며, 대략 7 옹스트롬 내지 15 옹스트롬 사이의 두께로 형성된다. 강자성 장벽층(38)은 장벽층 상에 형성된다. 이 셀 제조 단계에서, SAL과 자유층 사이의 수직 이격(vertical spacing)은 자유층의 측면 치수의 1/5보다 작아야 함을 주지하는 것이 중요하다. 자유층은 대략 10 옹스트롬 내지 100 옹스트롬의 두께로 형성된 CoFe, CoFeB 또는 NiFe의 층과 같은 강자성 재료의 단일층이 될 수 있거나, 역평행 방향들로 자화되고 Rh, Ru, Cr 또는 Cu와 같은 비자성 도전 재료의 이격층에 의해 분리된, 제 1 및 제 2 강자성층들을 포함하는 다층이 될 수 있으며, 상기 다층은 두 개의 강자성층들 사이의 강력한 역평행 결합을 유지하기에 적당한 두께이다. 캡핑층(40)은 자유층 상에 형성된다. 캡핑층은 대략 10 옹스트롬 내지 100 옹스트롬의 두께로 형성된 Ru, 또는 Ta의 층이 될 수 있다.

캡핑층의 침착 후에, MRAM 셀은, 둥근 정점들을 가진 삼각형이거나 또는 높은 및 낮은 곡률 반경들 간의 큰 차를 가진 왜곡된 원형인 균일한 수평 단면을 생 성하기 위해 패터닝된다. 주지한 바와 같이, 이러한 셀의 형상 이방성은, SAL과 두 개 상태의 정자기 상호 작용을 조성하는 대응하는 자기 이방성을 자유층에 생성한다. 피닝된 층을 반강자성적으로 피닝하는 어닐링 동안 적절한 자기 이방성을 자유층에 제공하는 것이 또한 가능하다.

절연 재료의 층(100)은 셀을 둘러싸고, 워드 라인으로부터 셀의 상부를 분리한다. 워드 라인이 100 nm보다 작은 두께의 도전 재료의 층이고 셀로부터 떨어진 표면상에 형성된 자기 재료의 클래딩층(44)으로 증대될 수 있음을 주지한다.

이미 주지한 바와 같이, 양호한 실시예에 따라 형성된 셀 및 셀 어레이는 워드 라인 및 비트 라인의 전류들의 특정 시퀀스에 의해 본 발명의 목적들(즉, 로킹, 언로킹 및 상태 스위칭)을 달성하기 위해 사용될 수 있다. 도 3을 참조하면, 워드 라인 및 비트 라인 전류들의 양호한 시퀀스가 도시되어 있으며, 이는 본 발명의 MTJ MRAM 셀과 함께 사용될 때 본 발명의 목적들을 달성할 것이다. 도 4(a) 내지 도 4(d)를 참조하면, 도 3의 워드 라인 및 비트 라인의 전류들에 대응하는 자유층의 상태들이 도시된다.

전류 시퀀스의 동작을 이해하기 위하여, 우리는 특정 셀이 이미 기록되었고, 자유층의 특정한 자화 상태에 대응하는 정보의 특정 비트들(논리적 1 또는 0)을 안정한 C 상태에서 즉시 저장한다고 가정한다. 도 1b에 도시된 셀(50)은 이러한 셀의 예이다. 셀의 자유층의 상태는 또한 도 4(a)에 개략적으로 도시되어 있다. +y를 따라 지시된 셀 내의 중앙 화살표(18)는 SAL에 대한 정자기 결합에 의해 생성된 셀의 실제 자화 방향을 표시한다. 셀의 상부(19) 및 하부(17)의 더 작은 화살표는 상부 에지 및 하부 에지에서의 로컬 자화를 표시하고, 중앙 화살표의 원하지 않은 스위칭에 대해 셀을 안정화한다. 따라서, 셀의 현재 C 상태는 현재 기록 처리에 앞서 셀을 직접 어드레싱하지 않고 자계들에 의해 부적당하게 스위칭(즉 자체 선택)할 수 없음을 보장한다.

셀은 재기록, 즉 현재 자화의 상태가 변경될 수 있도록 선택된다. 이 처리에 필요한 전류들의 시퀀스는 셀을 덜 안정한 S 상태로 먼저 두어서, 그 자화 방향이 스위칭될 수 있고, 그 다음 그 자화가 스위칭되며, 최종적으로, 나중에 다시 선택될 때까지 열적으로 안정한 상태로 남아 있도록 다시 한번 자화가 더 안정한 C 상태에 있게 한다.

도 3에 도시된 재기록 처리의 제 1 부분 동안, 시간 t₁에서 제 1 방향으로 시작하는 워드 라인의 전류(양의 전류라 칭함)가 있다. 보기 쉽게 하기 위하여, 우리는 이것을 제 1 방향이라 할 것이며, 이는 양의 전류, -y 방향이다(적절한 방향들을 위해 도 1b를 참조). 비트 라인에는 전류가 없다. 워드 라인의 전류는 +x 방향에 있는 자계를 SAL에 유도한다. 이것은 활성 워드 라인 아래에 있는 모든 셀에 해당된다. 유도된 SAL 자화는 자유층의 자화와 결합하며, 상부 자화(19)를 +x 방향을 향해 수평으로(시계 방향) 회전시키기에 충분하여, 안정한 C 상태에서 덜 안정한 S 상태로 변경한다. 이러한 구성은 도 4(b)에 도시되어 있다. 셀의 형상 이방성은 협소한 상부의 자화만을 +x를 향해 시계 방향으로 이동하기 쉽게 한다는 것을 주지한다. 셀은 이제 언로크되고 기록할 준비가 되어 있다.

현재 언로크된 셀을 재기록하기 위하여, 비트 라인은 +x 방향의 전류에 의해 도 3의 시간 t₂에서 활성화되고, 선택된 셀의 위치에서 워드 라인 및 비트 라인 모두에 동시에 전류가 존재한다. 전류가 S 상태에 있기 때문에, 비트 라인 전류에 의해 생성된 작은 직각의 자계는 선택된 셀의 자유층 자화(18)를 -y 방향으로 스위칭하기에 충분하다. 스위칭된 상태는 도 4(c)에 도시된다. 자계가 원래 C 상태에 있었을 때, 자유층의 자계 안정성은 워드 라인 및 비트 라인에 의해 통상적으로 전달된 전류들에 의해 스위칭되는 것을 방지한다는 것을 주지한다.

스위칭 후, 워드 라인 전류가 감소되어 t₃에서 시작하는 전류는 일정하고 +y 방향과 방향이 반대(그러나, 작은 크기)가 된다. 이러한 전류 반전(current reversal)은 자유층의 상부 자화의 방향을 스위칭하기에 충분하지만, 하부 자화에는 충분하지 않아서, 자유층이 C 상태에 놓인다(도 4(d) 참조). 자유층의 형상 유도 자기 이방성으로 인해, 워드 라인의 작은 역전류는 상부에서 자유층의 자화만을 변경하며, 이는 S 상태에서 C 상태로 스위칭하게 한다. 최종적으로, 비트 라인 전류는 t₄에서 턴오프되고, 워드 라인 전류는 t₅에서 턴오프되어, 자유층을 SAL과의 정자기 상호 작용에 의해 유지되는 C 상태로 그리고 -y 방향으로 자화되게 남겨 둔다. C 상태에서 S 상태로 및 S 상태에서 C 상태로의 스위칭은 워드 라인만이 활성화될 때 발생함을 주지한다. 자화 방향의 스위칭은 워드 라인 및 비트 라인 모두 활성화될 때에만 발생한다.

당업자가 이해하는 바와 같이, 본 발명의 양호한 실시예는 본 발명을 제한하 기 위한 것이 아니라 예시하기 위한 것이다. 첨부된 청구항들에 의해 규정된 바와 같이 본 발명에 따라 형성된 MTJ MRAM 셀 또는 이러한 셀들의 어레이를 제공하면서, 열적으로 안정하게 하고 기록되도록 선택되었는지 여부에 따라 로크 또는 언로크될 수 있도록 셀 자유층과 정자기적으로 결합하는 인접한 소프트 자기층을 가진 복합 비트 라인을 구비한 MTJ MRAM 셀 또는 이러한 셀들의 MRAM 어레이를 형성한 방법들, 처리들, 재료들 구조들 및 치수들에 대한 개정들 및 수정들이 이루어질 수 있다.

Claims

자유층 로킹 메커니즘(free layer locking mechanism)을 가진 열적으로 안정한 MTJ MRAM 셀에 있어서:

제 1 방향으로 연장하는 수평 워드 라인;

상기 워드 라인으로부터 수직으로 분리된 수평의 복합 비트 라인으로서, 상기 비트 라인은 상기 제 1 방향에 직각인 방향으로 연장하고, 상기 비트 라인은 인접한 소프트 자기층(SAL: soft magnetic layer)을 포함하는 상기 수평의 복합 비트 라인; 및

상기 워드 라인과 상기 비트 라인 사이에 형성된 다층의 자기 터널 접합(MTJ) 소자로서, 상기 소자는 상기 SAL에 근접하고 상기 SAL에 결합하는 정자기의 결과로서 보다 큰 및 보다 작은 안정성의 2개의 스위칭 모드들을 갖는 자기적 자유층을 포함하는 상기 다층의 자기 터널 접합 소자를 포함하는, MTJ MRAM 셀.
제 1 항에 있어서,

상기 MTJ 소자의 자유층은 둥근 정점들을 가진 삼각형이거나 또는 서로 다른 높은 및 낮은 곡률 반경들을 가진 왜곡된 원형인 수평 단면 형상을 가지고, 상기 단면 형상은 형상-유도 자기 이방성(shape-induced magnetic anisotropy)을 상기 자유층에 제공하여 상기 자유층이 상기 SAL과 정자기적으로 결합할 때 상기 자유층 내에 2개의 플럭스 경로들을 조성(promote)하고, 그에 의해 보다 큰 및 보다 작은 안정성의 상기 스위칭 상태들을 상기 자유층에 제공하는, MTJ MRAM 셀.
제 1 항에 있어서,

상기 MTJ 소자의 자유층에는 외부 자계에서 어닐링됨으로써 결정 자기 이방성이 제공되고, 상기 이방성은 상기 자유층이 상기 SAL과 정자기적으로 결합할 때 상기 자유층 내에 2개의 플럭스 경로들을 조성하고, 그에 의해 보다 큰 및 보다 작은 안정성의 상기 스위칭 상태들을 상기 자유층에 제공하는, MTJ MRAM 셀.
제 1 항에 있어서, 상기 복합 비트 라인은:

소프트 자기 재료의 층;

상기 소프트 자기 재료의 상부 표면상에 형성된 비자성의 높은 도전성 재료의 제 1 층; 및

상기 소프트 자기 재료의 하부 표면을 접촉하여 형성된 비자성의 높은 도전성 재료의 제 2 층을 포함하고,

상기 제 1 및 제 2 높은 도전성층들은 상기 비트 라인에서 실질적으로 모든 전류를 전달하는, MTJ MRAM 셀.
제 4 항에 있어서,

상기 높은 도전성 재료의 제 1 및 제 2 층들은 Cu, Au, Al, Ag, CuAg, Ta, Cr, NiCr, NiFeCr, Ru 또는 Rh의 층들이고, 상기 층들은 1000 옹스트롬보다 작은 두께로 각각 형성되는, MTJ MRAM 셀.
제 4 항에 있어서,

상기 소프트 자기 재료의 층은 Co, Fe 및 Ni의 합금들의 층이고, 상기 자유층 두께의 5배보다 작은 두께로 형성되는, MTJ MRAM 셀.
제 1 항에 있어서, 상기 MTJ 소자는:

시드층(seed layer);

상기 시드층 상에 형성된 반강자성 피닝층(antiferromagnetic pinning layer);

상기 반강자성층 상에 형성된 합성 페리자성 피닝된 층으로서, 상기 피닝된 층은 제 1 결합층에 의해 분리된, 실질적으로 동일 및 반대의 자기 모멘트들의 제 1 및 제 2 강자성층들을 포함하는 상기 합성 페리자성 피닝된 층;

상기 피닝된 층 상에 형성된 터널링 장벽층(tunneling barrier layer);

상기 터널링 장벽층 상에 형성된 강자성 자유층; 및

상기 상부 반강자성층 상에 형성된 캡핑층(capping layer)을 포함하는, MTJ MRAM 셀.
제 7 항에 있어서,

상기 강자성 자유층은, 제 2 결합층에 의해 분리된, 실질적으로 동일 및 반 대의 자기 모멘트들의 제 3 및 제 4 강자성층들을 포함하는 합성 페리자성층이고, 상기 자기 모멘트들의 크기들 간의 차는 어느 한쪽의 자기 모멘트의 크기보다 작은, MTJ MRAM 셀.
제 7 항 또는 제 8 항에 있어서,

상기 반강자성층은 대략 40 옹스트롬 내지 300 옹스트롬 두께의 PtMn, NiMn, OsMn, IrMn, NiO 또는 CoNiO의 층이고, 상기 강자성층들은 대략 10 옹스트롬 내지 100 옹스트롬 두께로 형성된 CoFe, CoFeB 또는 NiFe의 층들이고, 상기 결합층은 상기 강자성층들의 역평행 결합(antiparallel coupling)을 유지하기에 충분한 두께의 Rh, Ru, Cu 또는 Cr의 층인, MTJ MRAM 셀.
제 7 항 또는 제 8 항에 있어서,

상기 SAL과 상기 강자성 자유층 간의 상기 수직 거리는 상기 자유층의 상기 수평 치수의 1/5보다 작은, MTJ MRAM 셀.
제 1 항에 있어서,

상기 비트 라인의 상기 폭은 상기 MTJ 소자의 상기 수평 치수의 50%보다 큰, MTJ MRAM 셀.
제 1 항에 있어서,

상기 비트 라인의 상기 두께는 100 nm보다 작은, MTJ MRAM 셀.
제 1 항에 있어서,

상기 MTJ 소자의 말단에 있는 상기 워드 라인의 상기 표면상에 소프트 자기 클래딩층(soft magnetic cladding layer)을 더 포함하는, MTJ MRAM 셀.
MTJ 메모리 셀들의 어레이로서, 각각의 상기 셀에서 강자성 자유층의 2개의 자화 방향들 각각은 열적으로 안정하고, 각각의 셀은 각각의 상기 자화 방향에 대해 보다 큰 및 보다 작은 안정성의 2개의 자화 상태들이 있는 결과로서 로크 및 언로크될 수 있으며, 상기 상태들은 상기 어레이 바로 아래의 비트 라인들에 인접한 소프트 자기층에 대한 정자기 결합의 결과로서 형성되는, MTJ 메모리 셀들의 어레이.
제 14 항에 있어서,

상기 자유층의 상기 수평 단면 형상은 둥근 정점들을 가진 삼각형이거나 또는 서로 다른 높은 및 낮은 곡률 반경들을 가진 왜곡된 원형이고, 상기 형상은 보다 큰 및 보다 작은 안정성의 상기 2개의 상태들을 조성하는 자기 이방성을 상기 층에 제공하는, MTJ 메모리 셀들의 어레이.
MTJ MRAM 셀을 선택 및 기록하는 방법으로서, 상기 MTJ MRAM은 2개의 반대 방향들 각각으로 보다 큰 및 보다 작은 안정성의 자유층 자화 상태들을 가지고, 상기 셀은 상기 2개의 방향들 중 한 방향으로 보다 큰 안정성의 초기 자화 상태에 있는, 상기 선택 및 기록 방법에 있어서:

상기 셀 위에 형성된 워드 라인에서 제 1 방향 및 제 1 크기를 갖는 실질적으로 일정한 전류 I₁를 제공하는 단계로서, 상기 전류는 시간 t₁에서 시작하고, 상기 전류는 상기 자화 방향을 변경하지 않으면서 상기 셀을 보다 작은 안정성의 상태에 두는, 상기 전류 I₁ 제공 단계;

상기 셀 아래의 상기 워드 라인에 직각으로 형성된 비트 라인에서, 상기 제 1 방향에 직각인 제 2 방향 및 제 2 크기를 갖는 실질적으로 일정한 전류 I₂를 제공하는 단계로서, 상기 전류는 시간 t₂에서 시작하고, t₂는 t₁보다 크며, 상기 전류는 상기 셀의 상기 자화 방향를 반전시키는, 상기 전류 I₂ 제공 단계;

t₂보다 더 큰 시간 t₃에서의 상기 워드 라인에서, 상기 제 1 방향에 반대인 제 3 방향 및 제 3 크기를 갖는 실질적으로 일정한 전류 I₃을 제공하는 단계로서, 상기 전류는 자화 방향을 변경하지 않으면서 상기 셀의 자유층을 보다 큰 안정성의 상태에 두는, 상기 전류 I₃ 제공 단계;

t₃보다 더 큰 시간 t₄에서 상기 비트 라인의 전류를 영으로 감소시키는 단계; 및

t₄보다 더 큰 시간 t₅에서 상기 워드 라인의 전류를 영으로 감소시키는 단계를 포함하며, 상기 자유층은 상기 초기 자화 상태의 방향과 반대인 자화 방향을 가진 보다 큰 안정성의 상태에 있는, MTJ MRAM 셀 선택 및 기록 방법.
제 15 항에 있어서,

I₁은 대략 1 ㎃ 내지 10 ㎃이고, I₂는 대략 0.5 ㎃ 내지 5 ㎃이고, I₃은 대략 0.2 ㎃ 내지 2 ㎃인, MTJ 메모리 셀들의 어레이.