KR20060043994A - 임베디드 캐패시터와 임베디드 캐패시터의 제작 방법 - Google Patents

Abstract

본 발명에 따른 임베디드 캐패시터는 전기적으로 절연된 복수의 전극 패턴들과 접지 패턴이 형성된 제1 기판과, 상기 제1 기판으로부터 이격된 제2 기판과, 상기 제1 및 제2 기판의 사이에 적층된 복수의 유전체 층들과, 상기 유전체 층들의 사이에 삽입되며 상기 제1 기판의 해당 전극 패턴에 연결된 복수의 금속 층들과, 상기 금속 층들과 교대로 상기 유전체 층들의 사이에 삽입되며 상기 접지 패턴에 연결된 복수의 접지 층들을 포함한다.

인쇄 회로 기판, 임베디드, 캐패시터

Description

임베디드 캐패시터와 임베디드 캐패시터의 제작 방법{FABRICATING METHOD OF THE EMBEDDED CAPACITOR AND EMBEDDED CAPACITOR USING THE SAME}

도 1은 본 발명의 바람직한 실시예에 따른 임베디드 캐패시터를 나타내는 도면,

도 2a 내지 도 2e는 도 1에 도시된 임베디드 캐패시터의 제작 과정의 각 단계를 도시한 도면.

본 발명은 캐패시터에 관한 것으로서, 특히 인쇄 회로 기판에 실장되는 임베디드 캐패시터에 관한 것이다.

인쇄 회로 기판(Printed circuit board)은 IC, 저항(resistors), 캐패시터(capacitor), 인덕터(Inductor) 등의 전자 부품 등이 집적되는 기판으로서, 근래에는 납땜에 의한 전자 부품이 아닌 인쇄 회로 기판 상에 적층 가능한 형태의 임베디드 소자(embedded components)들을 실장할 수 있는 임베디드 인쇄 회로 기판이 널 리 사용되고 있다.

상기 임베디드 인쇄 회로 기판에 적층된 상기 임베디드 소자들 사이는 도전성 물질들로 충진된다. 상기 임베디드 인쇄 회로 기판은 일반 인쇄 회로 기판에 비해서, 작은 부피에 보다 많은 부품들을 실장할 수 있는 이점이 있다.

따라서, 점차 고기능의 휴대가 간편한 다양한 전자 제품들에 적용되고 있으며, 상기 임베디드 인쇄 회로 기판에 실장 가능한 임베디드 소자로는 상술한 저항, 캐패시터, 인덕터 등과 같은 수동 소자들이 일반적이다. 그 중에서 상기 캐패시터는 서프레션(suppression), 터닝(turning), 디커플링(decoupling), 바이패싱(bypassing), 동조(frequency determination) 등과 같이 인쇄 회로 기판 내에서 다양한 역할을 수행하고 있다.

상술한 임베디드 소자 중에서 임베디드 캐패시터는 상호 대면하는 동박들과, 상기 동박들 사이에 위치된 유전체 층으로 구성되며, 상기 유전체 층의 유전율과, 상기 동박들의 면적 등에 따라서 그 정전 용량이 결정된다.

상술한 임베디드 소자 및 임베디드 인쇄 회로 기판의 사용이 증가하면서, 상기 임베디드 캐패시터에 요구되는 정전 용량도 점차 증가되고 있다.

상기 임베디드 캐패시터의 정전 용량을 증가시키기 위한 수단들로는 높은 유전율을 갖는 유전체 매질을 사용하거나, 상기 동박의 면적을 늘려야 한다. 실제, 동박의 면적을 늘릴 경우는 정전 용량이 증가하는 반면에, 임베디드 캐패시터의 크기가 증가하게 됨으로, 최초 임베디드 인쇄 회로 기판을 이용한 전자 회로의 목적에 부합되지 않게되는 문제가 있다. 상술한 정전 용량을 증가시키기 위한 또 다른 방법으로는 높은 유전률을 갖는 유전체 매질을 사용함으로써 해결할 수 있다.

그러나, 인쇄 회로 기판은 유기 재질 상에 금속성의 전극 패턴이 형성된 구조로서, 임베디드 캐패시터 제작시 가해지는 250도 이상의 고온에서 열화에 의해 유기 재질이 손상되는 문제가 있다. 즉, 높은 유전률을 유전체 매질을 포함하는 임베디드 캐패시터는 고온에서 동박들의 사이에 압착되는 과정을 거쳐서 제작되야 하는 반면에, 임베디드 캐패시터를 실장하는 임베디드 인쇄 회로 기판은 고온 공정을 견뎌내지 못하는 문제가 있다.

본 발명은 동일 면적에서 정전 용량이 높은 임베디드 캐패시터를 제공하는 데 그 목적이 있으며, 본 발명의 또 다른 목적으로는 정전 용량을 선택적으로 사용할 수 있는 임베디드 캐패시터를 제공하는 데 있다.

본 발명에 따른 임베디드 캐패시터는,

전기적으로 절연된 복수의 전극 패턴들과 접지 패턴이 형성된 제1 기판과;

상기 제1 기판으로부터 이격된 제2 기판과;

상기 제1 및 제2 기판의 사이에 적층된 복수의 유전체 층들과;

상기 유전체 층들의 사이에 삽입되며 상기 제1 기판의 해당 전극 패턴에 연결된 복수의 금속 층들과;

상기 금속 층들과 교대로 상기 유전체 층들의 사이에 삽입되며 상기 접지 패턴에 연결된 복수의 접지 층들을 포함한다.

이하에서는 첨부도면들을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 본 발명을 설명함에 있어서, 관련된 공지기능, 혹은 구성에 대한 구체적인 설명은 본 발명의 요지를 모호하지 않게 하기 위하여 생략한다.

도 1은 본 발명의 바람직한 실시예에 따른 임베디드 캐패시터(Embedded capacitor)를 나타내는 도면이다. 도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 임베디드 캐패시터(100)는 전기적으로 절연된 복수의 전극 패턴들(112)과 접지 패턴(111)이 형성된 제1 기판(110)과, 상기 제1 기판(110)으로부터 이격된 제2 기판(160)과, 상기 제1 및 제2 기판(110, 160)의 사이에 적층된 복수의 유전체 층들(130)과, 상기 유전체 층들(130)의 사이에 삽입되며 상기 제1 기판(110)의 해당 전극 패턴(112)에 연결된 복수의 금속 층들(140a, 140b)과, 상기 금속 층들(140a, 140b)과 교대로 상기 유전체 층들(130)의 사이에 삽입되며 상기 접지 패턴(111)에 연결된 복수의 접지 층들(120a, 120b)을 포함한다.

제1 기판 및 제2 기판(110, 160)으로는 동판(Copper foil) 등이 사용 가능하며, 상기 제1 기판(110)에는 식각(Etching) 등에 전기적으로 절연된 복수의 전극 패턴들(112)과, 접지 패턴(111)이 형성된다.

도 2a 내지 도 2e는 도 1에 도시된 임베디드 캐패시터(100) 제작 과정의 각 단계를 도시한 도면이다. 도 2a 내지 도 2e를 참조하면, 상기 임베디드 캐패시터(100)는 상기 제1 기판(110)에 순차적으로 적층된 유전체 층(130)과, 도전성의 금속 및 접지 층(120, 140)을 다수에 걸쳐 반복적으로 적층하는 과정 등을 통해서 완 성된다.

도 2a는 상기 제1 기판(110) 상에 유전체 층(130)을 적층하는 과정을 도시한 도면으로서, 상기 제1 기판(110) 상에 적층된 유전체 층(130a)은 10 ~ 15㎛의 두께가 적절하며, 프린트 스크린(Print screen) 공정에 의해 형성되는 과정을 나타낸다.

도 2b는 상기 제1 기판(110)에 적층된 상기 유전체 층(130a) 상에 도전성의 접지 층(120a)을 적층하는 과정을 도시한 도면으로서, 상기 접지 층(120a) 역시 프린트 스크린 등의 공정에 의해 형성된다. 상기 접지 층(120a)은 도전 가능한 금속성 물질을 사용할 수 있다.

도 2c는 상기 접지 층(120a) 상에 유전체 층(120b)을 적층하는 과정을 도시한 도면으로서, 상기 유전체 층들(120a, 120b)은 상기 접지 층(120a)을 사이에 두고 대향되게 형성된다. 도 2d는 해당 유전체 층(120a, 120b)을 사이에 두고 상기 접지 층들(120a, 120b)에 대향되는 금속 층들(140a, 140b)을 형성하는 과정을 도시한 도면이다.

도 2e를 참조하면, 상기 유전체 층들(130a, 130b, 130c, 130d)과, 상기 금속 층들(140a, 140b)과, 상기 각 접지 층들(120a, 120b)은 프린트 스크린(Print screen) 공정에 의해서 형성되며 상기 금속 층들(140a, 140b)과, 상기 접지 층들(120a, 120b)은 금속과 같은 도전성 재질을 사용한다. 상기 각 접지 층(120a, 120b)은 상기 유전체층들(130a, 130b, 130c, 130d)을 사이에 두고 상기 각 금속 층(140a, 140b)과 대향되도록 위치된다.

상기 접지 층들(120a, 120b)은 상기 접지 패턴(111)에 전기적으로 연결되며, 상기 제1 기판(110)에 형성된 상기 전극 패턴들(112) 각각은 해당 금속 층(140a, 140b)과 전기적으로 연결된다. 즉, 상기 금속 층들(114a, 114b)은 상호간 전기적으로 절연된 반면에, 상기 접지 층들(120a, 120b)은 상기 접지 패턴(111)에 전기적으로 연결된다.

상기 유전체 층들(130a, 130b, 130c, 130d)과 상기 금속 층들(140a, 140b)과 상기 접지 층들(120a, 120b)이 적층된 상기 제1 기판(110)의 일면은 상기 제2 기판(160)과의 사이에 침투된 수지(150)에 의해 결합된다. 상기 제1 기판(110)과 상기 제2 기판(160)은 800℃ 이상의 고온에서 가압하며, 접착제 등을 주입해서 접합하는 프리프레그(prepreg) 등의 공정에 의해서 상기 임베디드 캐패시터(100)가 완성된다.

본 발명에 따른 임베디드 캐패시터(100)는 상기 접지 패턴(111)에 음의 전류를 인가하고, 상기 전극 패턴(112)에 양의 전류를 인가함으로써 기 설정된 크기의 정전 용량을 축적할 수 있게 된다. 상기 임베디드 캐패시터(100)는 상기 전극 패턴들(112)을 선택적으로 연결함으로써 정전 용량을 조절할 수 있다.

본 발명에 따른 임베디드 캐패시터(100)는 임베디드 인쇄 회로 기판 상에 다른 임베디드 형태의 전자 소자들과 함께 적층될 수 있으며, 그 사이 사이는 필요에 따라서 도포된 도전성 물질들에 의해 전기적으로 연결된다.

본 발명은 고율전율을 갖는 유전체를 포함하지 않고도, 임베디드 케패시터의 정전 용량을 증가시킬 수 있다. 부수적으로, 임베디스 캐패시터의 용량을 필요에 따라서 선택적으로 사용할 수 있다.

Claims (8)

1. 임베디드 캐패시터에 있어서,

   전기적으로 절연된 복수의 전극 패턴들과 접지 패턴이 형성된 제1 기판과;

   상기 제1 기판으로부터 이격된 제2 기판과;

   상기 제1 및 제2 기판의 사이에 적층된 복수의 유전체 층들과;

   상기 유전체 층들의 사이에 삽입되며 상기 제1 기판의 해당 전극 패턴에 연결된 복수의 금속 층들과;

   상기 금속 층들과 교대로 상기 유전체 층들의 사이에 삽입되며 상기 접지 패턴에 연결된 복수의 접지 층들을 포함함을 특징으로 하는 임베디드 캐패시터.
2. 제1 항에 있어서,

   상기 제1 기판 및 상기 제2 기판 각각은 동판을 포함함을 특징으로 하는 임베디드 캐패시터.
3. 제1 항에 있어서,

   상기 제1 기판에 형성된 상기 전극 패턴들 각각은 해당 금속 층과 전기적으로 연결됨을 특징으로 하는 임베디드 캐패시터.
4. 제1 항에 있어서,

   상기 제1 기판에 형성된 상기 접지 패턴은 상기 접지 층들과 전기적으로 연결됨을 특징으로 하는 임베디드 캐패시터.
5. 임베디드 캐패시터의 제작 방법에 있어서,

   유전체 층을 중심으로 상호 대향하는 복수의 금속 및 접지 층을 다수에 걸쳐서 제1 기판 상에 형성하는 과정과;

   상기 제1 기판의 상기 금속 층들 및 상기 접지 층과 연결된 부분들을 식각해서 전기적으로 절연된 복수의 전극 패턴들과 접지 패턴을 형성하는 과정과;

   상기 제1 기판 상에 형성된 상기 유전체 층들과 상기 금속 및 접지 층들이 제2 기판을 향하게 해서 상기 제1 기판과 상기 제2 기판을 접합하는 과정을 포함함을 특징으로 하는 임베디드 캐패시터의 제작 방법.
6. 제5 항에 있어서,

   상기 유전체 층은 상기 제1 기판과 접지 층의 사이에 삽입되고, 상기 금속 및 접지 층들의 사이에도 개재됨을 특징으로 하는 임베디드 캐패시터 제작 방법.
7. 제5 항에 있어서,

   상기 금속 층들은 상호 절연되도록 해당 전극 패턴에 전기적으로 연결됨을 특징으로 하는 임베디드 캐패시터 제작 방법.
8. 제5 항에 있어서,

   상기 접지 층들은 상기 접지 패턴과도 전기적으로 연결됨을 특징으로 하는 임베디드 캐패시터 제작 방법.

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