KR20060040065A - Ｃｍｏｓ 이미지 센서 및 그 제조 방법 - Google Patents

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Abstract

N형의 포토다이오드 위에 있는 HAD (hole accumulated device) 영역의 표면에 얕은 표면 확산 영역이 형성되어 있는 CMOS 이미지 센서 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 CMOS 이미지 센서는 반도체 기판에 그 표면으로부터 제1 깊이까지 형성되어 있는 제1 도전형의 포토다이오드와, 상기 포토다이오드의 위에서 상기 반도체 기판의 표면으로부터 상기 제1 깊이보다 얕은 제2 깊이까지 형성된 제1 도전형과 반대인 제2 도전형의 HAD 영역과, 상기 HAD 영역 위에서 상기 반도체 기판의 표면으로부터 상기 제2 깊이보다 얕은 제3 깊이까지 형성된 상기 제1 도전형의 표면 확산 영역을 포함한다.
CMOS 이미지 센서, 포토다이오드, HAD, 백점, 계면 결함

Description

ＣＭＯＳ 이미지 센서 및 그 제조 방법{CMOS image sensor and method for manufacturing the same}
도 1은 본 발명에 따른 CMOS 이미지 센서의 구성도이다.
도 2는 본 발명에 따른 CMOS 이미지 센서의 단위 픽셀의 등가회로도이다.
도 3은 본 발명의 바람직한 실시예에 따른 CMOS 이미지 센서의 요부 구성을 보여주는 단면도이다.
도 4a는 본 발명에 따른 CMOS 이미지 센서에서 포토다이오드 및 트랜스퍼 게이트 하부의 채널 영역에서의 전위 프로파일을 나타낸 도면이다.
도 4b는 본 발명에 따라 포토다이오드 영역에 N-형의 표면 확산 영역이 형성된 구성을 가지는 CMOS 이미지 센서에서 포토다이오드 영역의 기판 표면 및 트랜스퍼 게이트 하부의 채널 영역에서의 전위 프로파일을 나타낸 도면이다.
도 4c는 종래 기술에 따른 CMOS 이미지 센서에서 포토다이오드 영역의 기판 표면 및 트랜스퍼 게이트 하부의 채널 영역에서의 전위 프로파일로서, 포토다이오드 영역에 N-형의 표면 확산 영역이 없는 경우의 전위 프로파일을 도시한 것이다.
도 5a 내지 도 5h는 본 발명의 바람직한 실시예에 따른 CMOS 이미지 센서의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10: CIS, 20: 능동 픽셀 어레이 영역, 22: 단위 픽셀, 30: CMOS 제어 회로, 100: 반도체 기판, 112: 제1 채널 영역, 114: 제2 채널 영역, 132: 트랜스퍼 게이트, 134: 리셋 게이트, 140: HAD 영역, 142: 포토다이오드, 144: 표면 확산 영역, 152: 플로팅 확산 영역, 154: 드레인 영역.
본 발명은 광학 이미지를 전기 신호로 변환시키는 이미지 센서 및 그 제조 방법에 관한 것으로, 특히 CMOS 이미지 센서(CMOS image sensor, 이하 "CIS"라 함) 및 그 제조 방법에 관한 것이다.
최근, 휴대전화, PDA (personal digital assitants), 디지탈 카메라 등과 같은 새로운 기술 분야에 있어서 CIS 및 CCD가 주로 사용되고 있다. 그 중, CIS는 2차원으로 배치된 포토다이오드에 입사한 광을 신호 전하 (전자)로 변환시켜 시간 축에 따라 순차로 신호 전압으로 읽어내는 원리는 CCD와 유사하나, 신호 전하를 전압으로 바꾸는 장소와, 신호를 출력 단자까지 전송하는 방법에 있어서 CCD와 차이가 있다. CIS는 복수의 단위 픽셀에서 전하를 전압으로 변환하여 신호선에서 스위칭 동작에 의하여 신호를 출력한다.
종래의 CMOS 이미지 센서에서는 노이즈(noise) 또는 암전류(dark current)로 인하여 전하 전송 효율의 저하 및 전하 저장 능력이 감소되어 화상 결함이 야기되 는 것이 큰 문제점으로 지적되어 왔다. 암전류는 이미지 센서의 감광 소자에서 광의 입력 없이 축적된 전하를 일컷는 것으로서, 주로 실리콘 기판 표면에 존재하는 각종 결함들이나 실리콘 댕글링 본드(dangling bond)에서 비롯된다고 보고되고 있다. 실리콘 기판 표면의 실리콘 댕글링 본드는 광에 의한 입력이 없어도 열적으로 전하를 발생시키기 쉬운 상태에 있게 된다. 따라서, 실리콘 기판 표면에 댕글링 본드가 다량 존재하면 어두운 상태에서도 이미지 센서가 마치 광이 입사되는 듯한 반응을 보이는 비정상 상태를 보인다. 이미지 센서 내에서 발생된 암전류는 이미지 센서의 화질에 악영향을 미친다.
지금까지 이미지 센서에서의 암전류를 저감시키기 위한 다양한 기술들이 제안되었다. (예를 들면 미합중국 특허 제6,730,899호, 제6,714,241호 및 6,649,950호 참조) 그러나, 지금까지 제안된 종래 기술에서는 단위 픽셀 내에서의 특정한 위치에서의 결함으로 인하여 발생되는 암전류를 효과적으로 줄이는 데에는 한계가 있다.
특히, 통상적인 CMOS 이미지 센서의 구성에서는 포토다이오드 영역에서 N형의 포토다이오드 위에 형성되는 P+형의 HAD (hole accumulated device) 영역 중 실리콘 기판 표면에 인접한 부분에 다양한 계면 결함, 예를 들면 상기 기판이 다양한 공정을 거친 결과로서 발생되는 다양한 불순물들 및 실리콘 댕글링 본드 등의 결함이 존재하게 된다. 이러한 결함들에 의하여 생성된 전하는 여러 경로를 통하여 N형의 포토다이오드 영역으로 유입되고, 포토다이오드에서 입사광에 의해 생성된 전자 들과 함께 트랜스퍼 게이트 영역을 통하여 플로팅 확산 영역으로 넘어가게 되어 소스 팔로워 버퍼 증폭기를 통하여 출력으로 나타나게 된다. 이와 같은 결함에 의하여 발생된 출력은 입사광에 의한 출력에 더해져서 나타나게 되므로 화면상에 백점(white spot)이라는 화상 결함을 야기하게 된다.
본 발명은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 본 발명의 목적은 단위 픽셀을 구성하는 포토다이오드 영역에서 실리콘 기판의 계면 결함으로 인하여 야기될 수 있는 암전류 발생을 억제하고 전하 전달 특성을 향상시킬 수 있는 CMOS 이미지 센서를 제공하는 것이다.
본 발명의 다른 목적은 단위 픽셀을 구성하는 포토다이오드 영역에서 실리콘 기판의 계면 결함으로 인하여 야기될 수 있는 암전류 발생을 억제하기 위한 구성을 용이하게 구현할 수 있는 CMOS 이미지 센서의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 CMOS 이미지 센서는 반도체 기판에 그 표면으로부터 제1 깊이까지 형성되어 있는 제1 도전형의 포토다이오드와, 상기 포토다이오드의 위에서 상기 반도체 기판의 표면으로부터 상기 제1 깊이보다 얕은 제2 깊이까지 형성된 제1 도전형과 반대인 제2 도전형의 HAD 영역과, 상기 HAD 영역 위에서 상기 반도체 기판의 표면으로부터 상기 제2 깊이보다 얕은 제3 깊이까지 형성된 상기 제1 도전형의 표면 확산 영역을 포함한다. 상기 포토다이오드의 근방에는 트랜스퍼 게이트가 형성되어 있고, 상기 트랜스퍼 게이트의 아래에는 상기 제2 도전형의 제1 채널 영역이 형성되어 있다. 상기 제1 채널 영역을 사이에 두고 상기 포토다이오드로부터 이격되도록 제1 도전형의 플로팅 확산 영역이 형성되어 있다. 상기 제1 채널 영역의 위에서 상기 반도체 기판 표면에는 상기 포토다이오드와는 격리되고 상기 표면 확산 영역 및 플로팅 확산 영역에는 연결되도록 상기 제1 도전형의 제2 채널 영역이 형성되어 있다. 일 예에서, 상기 표면 확산 영역은 상기 제2 채널 영역과 같거나 더 얕은 깊이로 형성된다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 CMOS 이미지 센서는 반도체 기판에 형성되어 있는 N형 포토다이오드와, 상기 N형 포토다이오드 위에서 상기 반도체 기판 표면에 형성된 P+형 영역과, P+형 영역 위에서 상기 반도체 기판의 표면에 형성된 N-형 표면 확산 영역을 포함한다. 상기 N형 포토다이오드의 근방에는 트랜스퍼 게이트가 형성되어 있거, 상기 트랜스퍼 게이트의 아래에는 P-형 채널 영역이 형성되어 있다. 상기 P-형 채널 영역을 사이에 두고 상기 N형 포토다이오드로부터 이격되도록 N+형 플로팅 확산 영역이 형성되어 있다. 상기 P-형 채널 영역 위에서 상기 반도체 기판 표면에는 상기 N형 포토다이오드와는 격리되고 상기 N-형 표면 확산 영역 및 N+형 플로팅 확산 영역에는 연결되도록 N- 형 채널 영역이 형성되어 있다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 제3 양태에 따른 CMOS 이미지 센서는 CMOS 제어 회로와, 적어도 플로팅 확산 영역, 트랜스퍼 트랜지스터 및 소스 팔로워 버퍼 증폭기를 구비하는 트랜지스터 영역과, 포토다이오드 영역을 각각 가지는 복수의 능동 픽셀을 포함한다. 상기 능동 픽셀은 각각 상기 포토다이오드 영역에 형성된 N형의 포토다이오드와, 상기 N형의 포토다이오드 위에 형성된 P형의 HAD 영역과, 상기 트랜스퍼 트랜지스터를 구성하는 P형의 제1 채널 영역과, 상기 포토다이오드와는 격리되어 있고 상기 플로팅 확산 영역과는 연결되도록 상기 제1 채널 영역 위의 상기 트랜지스터 영역 표면에 형성되어 있는 N형의 제2 채널 영역과, 상기 제2 채널 영역과는 연결되고 인접해 있는 다른 능동 픽셀과는 완전히 격리되도록 상기 HAD 영역 위에서 상기 반도체 기판의 표면에 형성되어 있는 N형의 표면 확산 영역을 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 CMOS 이미지 센서의 제조 방법에서는 반도체 기판의 포토다이오드 영역과 트랜지스터 영역과의 경계 근방에 제1 도전형의 제1 채널 영역을 형성한다. 상기 제1 채널 영역 위의 반도체 기판 표면에 제1 도전형과 반대인 제2 도전형의 제2 채널 영역을 형성한다. 상기 제2 채널 영역 위에 제1 게이트 절연막 및 그 위에 적층된 트랜스퍼 게이트를 형성한다. 상기 포토다이오드 영역에서 상기 반도체 기판의 표면에 제1 도전형의 HAD 영역을 형성한다. 상기 포토다이오드 영역에 상기 제2 채널 영역과 격리되어 있는 제2 도전형의 포토다이오드를 형성한다. 상기 HAD 영역 위에서 상기 반도체 기판 표면에 상기 제2 도전형의 표면 확산 영역을 상기 제2 채널 영역과 연결되도록 형성한다. 상기 반도체 기판에 상기 제2 채널 영역을 사이에 두고 상기 포토다이오드와 이격되어 있는 제2 도전형의 플로팅 확산 영역을 상기 제2 채널 영역과 연결되도록 형성한다.
또한, 상기 다른 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 CMOS 이미지 센서의 제조 방법에서는 반도체 기판의 포토다이오드 영역과 트랜지스터 영역과의 경계 근방에 P-형의 제1 채널 영역을 형성한다. 상기 제1 채널 영역 위의 반도체 기판 표면에 N-형의 제2 채널 영역을 형성한다. 상기 제2 채널 영역 위에 제1 게이트 절연막 및 그 위에 적층된 트랜스퍼 게이트를 형성한다. 상기 포토다이오드 영역에서 상기 반도체 기판의 표면에 P+형의 HAD 영역을 형성한다. 상기 포토다이오드 영역에 상기 제1 채널 영역에 인접하고 상기 제2 채널 영역과는 격리되어 있는 N형의 포토다이오드를 형성한다. 상기 HAD 영역 위에 있는 반도체 기판 표면에 N-형의 표면 확산 영역을 상기 제2 채널 영역과 연결되도록 형성한다. 상기 제1 채널 영역을 사이에 두고 상기 포토다이오드의 반대측에 상기 제2 채널 영역에 연결되는 N+형의 플로팅 확산 영역을 형성한다.
또한, 상기 다른 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 CMOS 이미지 센서의 제조 방법에서는 적어도 플로팅 확산 영역, 트랜스퍼 트랜지스터 및 소스 팔로워 버퍼 증폭기를 구비하는 트랜지스터 영역과, 포토다이오드를 각각 가지는 복수의 능동 픽셀을 구비한 이미지 센서를 제조한다. 이를 위하여, 먼저 상기 포토다이오드 영역에 P+형의 HAD 영역을 형성한다. 상기 포토다이오드 영역에서 상 기 HAD 영역의 아래에 N형의 포토다이오드를 형성한다. 상기 HAD 영역 위의 반도체 기판 표면에 각각의 능동 픽셀 마다 분리되어 있는 N-형의 표면 확산 영역을 형성한다.
본 발명에 따른 CMOS 이미지 센서는 단위 화소의 포토다이오드 영역에서 HAD 영역 위에 반도체 기판 표면으로부터 얕게 형성된 N-형의 표면 확산 영역을 구비한다. 상기 N-형의 표면 확산 영역은 트랜스퍼 트랜지스터의 N-형 채널 영역에 연결되어 있어 포토다이오드 영역에서 기판 표면 및 그 근방에서 계면 결함에 의하여 생성되는 전하가 전위 차이에 의하여 트랜스퍼 게이트 영역 및 리셋 게이트 영역을 통하여 전원 공급 단자가 연결되어 있는 VDD 영역으로 넘겨짐으로써 소스 팔로워 버퍼 증폭기로는 출력되지 않는다. 따라서, 화상 결함을 야기하지 않는다. 본 발명에 의하면, 기판의 계면 결함에 의한 백점 발생 가능성을 근본적으로 제거할 수 있다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 1은 본 발명에 따른 CIS의 구성도이다.
도 1을 참조하면, CIS(10)는 회로 기판상에 형성된 능동 픽셀 어레이 영역(20) 및 CMOS 제어 회로(30)를 포함한다. 능동 픽셀 어레이 영역(20)은 매트릭스(matrix) 형태로 배치된 복수의 단위 픽셀(22)을 포함한다. 상기 능동 픽셀 어레이 영역(20)의 주위에 위치되어 있는 상기 CMOS 제어 회로(30)는 복수의 CMOS 트랜지스터들(도시되지 않음)로 구성되며, 상기 능동 픽셀 어레이 영역(20)의 각 단위 픽셀(22)에 일정한 신호를 제공하거나 출력 신호를 제어한다.
도 2는 도 1의 단위 픽셀(22)의 등가회로도이다.
도 2를 참조하면, 상기 단위 픽셀(22)은 광을 인가받아 광 전하를 생성하는 포토 다이오드(PD), 상기 포토 다이오드(PD)에서 생성된 전하를 플로팅 확산 영역(FD: floating diffusion region)에 운송하는 트랜스퍼 트랜지스터(Tx), 상기 플로팅 확산 영역(FD)에 저장되어 있는 전하를 주기적으로 리셋(reset)시키는 리셋 트랜지스터(Rx), 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하며 상기 플로팅 확산 영역(FD)에 충전된 전하에 따른 신호를 버퍼링(buffering)하는 드라이브 트랜지스터(Dx), 그리고 상기 단위 픽셀(22)을 선택하기 위한 스위칭 및 어드레싱 역할을 하는 셀렉트 트렌지스터(Sx)를 포함한다. 도 2에 있어서, "RS"는 리셋 트랜지스터(Rx)의 게이트에 인가되는 신호이고, "TG"는 트랜스퍼 트랜지스터(Tx)의 게이트에 인가되는 신호이다.
도 2에는 1개의 포토다이오드(PD)와 4개의 MOS 트랜지스터(Tx, Rx, Dx, Sx)로 구성된 단위 픽셀의 회로 구성을 예시하였다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 트랜지스터 영역에 적어도 트랜스퍼 트랜지스터 및 소스 팔로워 버퍼 증폭기를 구비하는 적어도 3개의 트랜지스터와 포토다이오드로 구성되는 단위 픽셀로 이루어지는 것이면 어느 회로에도 적용 가능하다.
도 3은 본 발명의 바란직한 실시예에 따른 CIS의 요부 구성을 보여주는 단면도이다. 도 3은 도 2의 단위 픽셀(22)의 일부 구성을 보여주는 단면도이다.
도 3을 참조하면, 본 발명의 바람직한 실시예에 따른 CIS는 포토다이오드 영역 및 트랜지스터 영역을 가지는 반도체 기판(100)을 구비한다. 바람직한 예로서, 상기 반도체 기판(100)은 실리콘 기판으로 이루어진다. 상기 반도체 기판(100)의 포토다이오드 영역에는 N형의 포토다이오드(142)가 형성되어 있다. 상기 N형의 포토다이오드(142) 위에는 상기 반도체 기판(100)의 표면 부근에 P+형의 HAD(hole accumulated device) 영역(140)이 형성되어 있다. 상기 HAD 영역(140)은 포토다이오드 영역에서 댕글링 본드가 많이 존재하는 실리콘 기판 표면에서의 암전류를 줄이기 위하여 형성된 것이다. 즉, 상기 반도체 기판(100) 표면의 댕글링 본드에서 열적으로 발생된 전자-홀 쌍들 중 홀은 상기 HAD 영역(140)을 통하여 접지된 기판으로 확산되고, 전자는 상기 HAD 영역(140)에 확산되는 과정에서 정공과 재결합(recombination)하여 소멸한다. 따라서, 열적으로 발생된 전자가 상기 N형의 포토다이오드(142)에 축적되는 것을 줄여 암전류를 감소시킬 수 있게 된다.
상기 HAD 영역(140) 상부의 반도체 기판(100)의 표면에는 비교적 앝은 깊이를 가지는 N형으 표면 확산 영역(144)이 형성되어 있다.
상기 반도체 기판(100)의 트랜지스터 영역에는 상기 N형의 포토다이오드(142)에서 생성된 전하를 N+형의 플로팅 확산 영역(152)으로 운송하기 위한 트랜스퍼 트랜지스터(Tx)가 형성되어 있다. 또한, 상기 트랜스퍼 트랜지스터(Tx)에 인접하여 리셋 트랜지스터(Rx)가 형성되어 있다. 상기 리셋 트랜지스터(Rx)의 리셋 게이트(134) 양측에는 플로팅 확산 영역(152)과 드레인 영역(154)이 각각 형성되어 있다.
상기 트랜스퍼 트랜지스터(Tx)의 트랜스퍼 게이트(132) 아래에는 P-형의 제1 채널 영역(112)이 형성되어 있다. 그리고, 상기 제1 채널 영역(112) 위의 반도체 기판(100) 표면에 상기 제1 채널 영역(112)보다 얕은 깊이로 N-형의 제2 채널 영역(114)이 형성되어 있다. 상기 제1 채널 영역(112)은 상기 N형의 포토다이오드(142)보다 얕은 깊이로 형성되어 있으며, 상기 제2 채널 영역(114)은 상기 HAD 영역(140) 및 상기 플로팅 확산 영역(152)보다 얕은 깊이로 형성되어 있다. 상기 포토디이오드 영역에 형성되어 있는 N-형의 표면 확산 영역(144)은 상기 제2 채널 영역(114)과 같거나 더 얕은 깊이로 형성되어 있다. 도 3에는 상기 N-형의 표면 확산 영역(144)이 상기 제2 채널 영역(114)보다 더 얕은 깊이로 형성되어 있는 것으로 도시되어 있다. 상기 N-형의 표면 확산 영역(144)은 상기 제2 채널 영역(114)과는 연결되어 있으나, 인접해 있는 다른 능동 픽셀과는 완전히 격리되어 있다.
상기 플로팅 확산 영역(152)은 상기 제1 채널 영역(112) 및 제2 채널 영역(114)을 사이에 두고 상기 N형의 포토다이오드(142)와 이격되어 있다. 여기서, 상기 제2 채널 영역(114)은 상기 N형의 포토다이오드(142)와는 완전히 격리되어 있으며, 상기 N+형의 플로팅 확산 영역(152)에는 연결되도록 형성되어 있다. 즉, 상기 제2 채널 영역(114)과 상기 N형의 포토다이오드(152)와의 사이에는 P형의 이온 주입 영역, 즉 P+형의 상기 HAD 영역(140) 및 P-형의 상기 제1 채널 영역(112)이 존재하며, 이들에 의하여 상기 제2 채널 영역(114)과 상기 N형의 포토다이오드(142)가 완전히 격리될 수 있다.
상기와 같이 구성된 본 발명에 따른 CIS에 있어서의 동작을 설명하면 다음과 같다.
먼저, 외부로부터 수광부인 포토다이오드(142)에 빛이 입사되면 포토다이오드(142)는 감지된 광량에 비례하여 전자를 발생시킨다. 포토다이오드(142)에 의해 발생된 전하는 트랜스퍼 트랜지스터(Tx)의 게이트 장벽에 의해 포토다이오드 영역에 구속되어 있게 된다. 리셋 트랜지스터(Rx)가 오프(OFF) 상태에서 상기 트랜스퍼 트랜지스터(Tx)가 온(ON) 상태로 되면, 포토다이오드(142)에 축적된 신호 전하는 트랜스퍼 게이트를 통하여 보다 높은 전위 상태에 있는 플로팅 확산 영역(152)으로 전송되며, 이후 트랜스퍼 게이트가 낮은 전위 상태로 되돌아가면 상기 포토다이오드는 공핍 상태로 남아 있게 된다.
그 후, 소정의 축적 시간 동안 수광부에 입사된 빛에 의해 포토다이오드 (142)에서 발생된 전하는 상기 포토다이오드(142)의 공핍 영역에 축적된다.
그 후, 리셋 트랜지스터(Rx)의 리셋 게이트(134)에 리셋 신호(RS)가 인가되어 리셋 게이트가 온(on)되면, 플로팅 확산 영역(152)의 포텐셜이 VDD 레벨로 차징되고, 리셋 트랜지스터(Rx)의 게이트 전위 장벽이 낮아지게 되어, 플로팅 확산 영역(152)에 충전되어 있던 전하가 외부로 방출된다. 이에 따라, 플로팅 확산 영역(152)은 전하 수용 가능 상태가 된다. 리셋 게이트(134)의 오프(OFF)시에는 리셋 트랜지스터(Rx)의 게이트 전위 장벽은 원래 상태로 복원된다. 이 때, CIS의 출력 전압(OUT)은 피드 쓰루(feed-through) 및 커플링(coupling)등에 의하여 소정치 만큼 강하되고, 상기 플로팅 확산 영역(152)은 통상적으로 VDD 레벨보다 약간 낮은 피드쓰루 레벨로 된다. 이 때의 플로팅 확산 영역(152)의 전위 레벨을 1차 샘플링한다.
그 후, 트랜스퍼 트랜지스터(Tx)의 게이트에 트랜스퍼 신호(TG)를 인가하면, 트랜스퍼 게이트(132)의 전위 장벽이 낮아지고, 그 결과 포토다이오드(142)에서 발생된 전하들이 트랜스퍼 게이트(132) 아래의 채널 영역을 통하여 플로팅 확산 영역(152)쪽으로 이동된다. 이에 따라, 플로팅 확산 영역(152)에 전하가 충전되고, 출력 전압이 감소된다. 이 때, 상기 플로팅 확산 영역(152)으로 전송된 전하의 양에 비례하여 변화된 플로팅 확산 영역(152)에서의 전위 레벨을 2차 샘플링한다. 여기서, CIS의 출력 신호는 1차 샘플링 데이타와 2차 샘플링 데이타와의 차이로 정의된다.
도 3에 도시된 본 발명에 따른 CIS에 있어서, 상기 트랜스퍼 게이트(132)의 하부에 형성되어 있는 상기 제1 채널 영역(112)은 N형 포토다이오드(142)와 N+형의 플로팅 확산 영역(152)과의 전위 장벽 역할을 할 수 있도록 P형 불순물을 이온주입하여 형성된다. 그리고, 상기 트랜스퍼 게이트(132)에 하이클럭(high clock)이 인가될 때 상기 N형의 포토다이오드(142)로부터 상기 플로팅 확산 영역(152)으로의 신호 전자 전달이 용이하도록 하기 위하여 상기 제1 채널 영역(112)은 저농도의 불순물을 이온주입하여 형성된다. 상기 트랜스퍼 게이트(132)하부의 반도체 기판(100) 표면에 형성된 N-형의 제2 채널 영역(114)이 상기 플로팅 확산 영역(152)으로 연결되도록 형성됨으로써 상기 트랜스퍼 게이트(132) 하부에서는 상기 플로팅 확산 영역(152)에 가까워짐에 따라 전위가 높아지는 전위 구배가 형성되고, 그 결과 트랜스퍼 게이트(132)의 하부에서 반도체 기판(100) 표면에 열적으로 생성되는 전자는 상기 플로팅 확산 영역(152) 방향으로 드리프트(drift)될 수 있다. 또한, 포토다이오드 영역에서 반도체 기판(100)의 표면에 형성된 N-형의 표면 확산 영역(144)이 상기 제2 채널 영역(114)으로 연결되도록 형성됨으로써 상기 포토다이오드 영역의 반도체 기판(100) 표면에서는 상기 트랜스퍼 게이트(132)에 가까워짐에 따라 전위가 높아지는 구배가 형성되고, 그 결과 포토다이오드 영역에서는 상기 트랜스퍼 트랜지스터(Tx)로부터 비교적 먼 위치에서도 계면 결함에 의하여 생성된 전하가 상기 제2 채널 영역(114)을 통하여 플로팅 확산 영역(152) 방향으로 드리프트될 수 있다.
리셋 트랜지스터(Rx)가 온(ON)되면서 플로팅 확산 영역(152)의 전위가 VDD로 된다. 따라서, 리셋(reset) 동작시 트랜스퍼 게이트(132)의 하부에서 반도체 기판(100)의 표면에 얕게 형성되어 있는 N-형의 제2 채널 영역(114)에서는 전자가 플로팅 확산 영역(152)의 전위에 의하여 플로팅 확산 영역(152)으로 쓸려나가 완전 공핍 상태로 된다. 그 이후에, 포토디이오드 영역에서 반도체 기판 표면 부근에 계면 결함에 의하여 생성되는 전자와 트랜스퍼 게이트(132) 하부의 반도체 기판(100) 표면에서 열적으로 생성되는 전자는 각각 플로팅 확산 영역(152)의 전위에 의하여 화살표 "A", "B" 및 "C"로 각각 표시한 바와 같이 상기 표면 확산 영역(144) 및 제2 채널 영역(114)으로부터 상기 플로팅 확산 영역(152)으로 쓸려나간다. 이 때, 상기 제2 채널 영역(114) 아래에는 P-형의 제1 채널 영역(112)이 형성되어 있으므로, N형의 포토다이오드(142) 쪽으로는 상기 제1 채널 영역(112)에 의한 전위 장벽이 존재하게 된다. 따라서, 상기 표면 확산 영역(144) 및 제2 채널 영역(114)에 있는 전자는 상기 N형의 포토다이오드(142)로는 확산하지 못한다. 플로팅 확산 영역(152)으로 쓸려 온 전자들은 상기 리셋 트랜지스터(Rx)가 온(ON) 상태에서 VDD 영역으로 넘어가게 되어 소스 팔로워 버퍼 증폭기로는 출력되지 않는다. 따라서, 포토다이오드 영역 및 트랜스퍼 게이트(132) 아래의 반도체 기판(100) 표면에서 계면 결함으로 인하여 생성되는 전자로 인하여 발생될 수 있는 노이즈 또는 암전류 발생에 따른 화상 결함을 효과적으로 억제할 수 있다.
도 4a는 도 3에 도시한 본 발명에 따른 CIS 구조에서 포토다이오드(142) 및 트랜스퍼 게이트(132) 하부의 채널 영역에서의 전위 프로파일을 나타낸 도면이다.
도 4a에 도시한 바와 같이, 트랜스퍼 게이트(132) 하부의 채널 영역에서의 전위 프로파일은 플로팅 확산 영역(152)에 가까워짐에 따라 전위가 높아지는 전위 구배가 형성되며, 상기 제2 채널 영역(114)과 포토다이오드(142)와의 사이에는 전위 장벽이 형성된다. 즉, 트랜스퍼 게이트(132) 하부의 반도체 기판(100) 표면에 제2 채널 영역(114)을 형성함으로써 반도체 기판(100) 표면에서 열적으로 생성되는 전자는 플로팅 확산 영역(152)의 전위에 의하여 플로팅 확산 영역(152)으로 쓸려나가며, 상기 P-형의 제1 채널 영역(112)에 의한 전위 장벽에 의하여 상기 제2 채널 영역(114)에서 열적으로 생성된 전자는 상기 N형의 포토다이오드(142)로는 확산하지 못한다.
도 4b는 도 3에 도시한 본 발명에 따른 CIS 구조에서 포토다이오드 영역의 반도체 기판(100) 표면과, 트랜스퍼 게이트(132) 하부의 채널 영역에서의 전위 프로파일을 나타낸 도면이다.
도 4b에 도시한 바와 같이, 포토다이오드 영역에서 반도체 기판(100) 표면에서의 전위 프로파일은 트랜스터 게이트 영역에 가까워짐에 따라 전위가 높아지는 전위 구배가 형성된다. 즉, HAD 영역(140) 위에서 반도체 기판(100) 표면에 N-형의 표면 확산 영역(144)을 형성함으로써 반도체 기판(100) 표면에서 계면 결함으로 인하여 생성되는 전자는 플로팅 확산 영역(152)의 전위에 의하여 제2 채널 영역(114) 을 거쳐 플로팅 확산 영역(152)으로 쓸려나간다. 이들은 다시 상기 리셋 트랜지스터(Rx)가 온(ON) 상태일 때 VDD 영역으로 넘어가게 되어 소스 팔로워 버퍼 증폭기로는 출력되지 않는다.
도 4c는 대조예로서 종래 기술에 따른 CIS에 있어서 포토다이오드 영역의 기판 표면 및 트랜스퍼 게이트 하부의 채널 영역에서의 전위 프로파일을 나타낸 것이다. 도 4c는 상기 N-형의 표면 확산 영역(144)을 형성하지 않은 것을 제외하고 도 3에서와 동일한 구성을 가지는 CIS 구조에서의 전위 프로파일을 나타낸 도면이다.
도 4c를 보면, 포토다이오드 영역에서 반도체 기판(100) 표면에서의 전위 프로파일은 포토다이오드 영역 전체에 걸쳐서 변화가 없이 일정하다. 따라서, 포토다이오드 영역에서 기판의 계면 결함에 의하여 발생된 전자는 상기 포토다이오드(142)로 유입되기 쉬워 결국 노이즈 또는 암전류와 같은 화상 결함을 초래하게 된다.
도 5a 내지 도 5h는 본 발명의 바람직한 실시예에 따른 CIS의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 본 실시예에서는 도 3을 참조하여 설명한 바와 같은 CIS를 제조하는 방법을 예로 들어 설명한다. 도 5a 내지 도 5h에 있어서, 도 3에서와 동일 참조 부호는 동일 부재를 나타낸다.
도 5a를 참조하면, 반도체 기판(100)상에 예를 들면 트렌치 소자분리 방법에 의하여 소자분리막(102)을 형성하여 반도체 기판(100)의 활성 영역을 정의한 후, 트랜지스터 영역에 NMOS 트랜지스터를 형성하기 위한 P웰(도시하지 않음)을 형성한 다. 상기 소자분리막(102) 형성을 위하여 LOCOS (local oxidation of silicon) 방법을 이용할 수도 있다.
도 5b를 참조하면, 상기 반도체 기판(100)의 트랜지스터 영역 중 트랜스퍼 트랜지스터가 형성될 제1 영역(104)을 노출시키는 제1 마스크 패턴(110)을 형성한 후, 상기 제1 마스크 패턴(110)을 이온주입 마스크로 하여 P- 이온을 주입하여 상기 반도체 기판(100)에 P- 이온으로 도핑된 제1 채널 영역(112)을 형성한다. 이 때, 상기 P- 이온 주입을 위하여 붕소(B) 이온을 사용하는 경우 그 주입 에너지는 예를 들면 약 30 keV로 하고, 도즈량은 약 1 × 1012/cm2 로 한다.
도 5c를 참조하면, 상기 제1 마스크 패턴(110)을 이온주입 마스크로 하여 N- 이온을 주입하여 상기 반도체 기판(100)에 N- 이온으로 도핑된 제2 채널 영역(114)을 형성한다. 여기서, 상기 제2 채널 영역(114) 형성시 이온주입 마스크로서 상기 제1 마스크 패턴(110)을 사용하는 것으로 도시 및 설명하였으나, 본 발명은 이에 한정되지 않으며, 상기 제1 채널 영역(112) 및 제2 채널 영역(114) 형성시 각각 별도의 이온주입 마스크를 사용할 수도 있다. 이 때, 상기 N- 이온 주입을 위하여 비소(As) 이온을 사용하는 경우 그 주입 에너지는 예를 들면 약 30 keV로 하고, 도즈량은 약 5 × 1011/cm2 로 하여, 상기 제2 채널 영역(114)이 상기 반도체 기판(100)의 표면에서 상기 제1 채널 영역(112)보다 훨씬 얕게 형성되도록 한다.
도 5d를 참조하면, 상기 반도체 기판(100) 위에 절연막을 형성하고 그 위에 도전층, 예를 들면 도핑된 폴리실리콘층을 형성한 후, 상기 도전층 및 절연막을 패터닝하여, 상기 반도체 기판(100)의 트랜지스터 영역에 이미지 센서 형성에 필요한 게이트 전극들을 형성한다. 본 예에서는 제1 게이트 절연막(122) 위에 형성된 트랜스퍼 게이트(132)와, 제2 게이트 절연막(124) 위에 형성된 리셋 게이트(134) 만을도시하였다. 본 예에서는 도시하지는 않았으나, 구현하고자 하는 CIS의 타입에 따라 필요한 게이트 전극들을 상기 반도체 기판(100)상에 형성한다. 예를 들면, 1개의 포토다이오드(PD)와 4개의 MOS 트랜지스터(Tx, Rx, Dx, Sx)로 구성된 단위 픽셀(도 2 참조)을 가지는 이미지 센서를 형성하고자 하는 경우에는 4개의 MOS 트랜지스터(Tx, Rx, Dx, Sx)에 필요한 게이트들을 상기 트랜지스터 영역에 모두 형성한다.
도 5e를 참조하면, 상기 반도체 기판(100)의 포토다이오드 영역 만을 선택적으로 노출시키는 마스크 패턴(도시하지 않음)을 이온주입 마스크로 사용하여 상기 포토다이오드 영역에 P+ 이온을 주입하여 상기 반도체 기판(100)의 표면에 P+ 이온으로 도핑된 HAD 영역(140)을 형성한다. 여기서, 상기 HAD 영역(140)은 상기 반도체 기판(100)의 표면으로부터 상기 제2 채널 영역(114)보다 더 깊은 깊이를 가지도록 형성된다. 이를 위하여, 예를 들면 상기 HAD 영역(140) 형성을 위한 이온 주입을 위하여 이불화붕소(BF2)를 사용하는 경우, 그 주입 에너지는 예를 들면 약 50 keV로 하고, 도즈량은 약 5 × 1013/cm2 로 할 수 있다.
도 5f를 참조하면, 상기 반도체 기판(100)의 포토다이오드 영역 만을 선택적으로 노출시키는 마스크 패턴(도시하지 않음)을 이온주입 마스크로 사용하여 상기 포토다이오드 영역에 N 이온을 주입하여 상기 반도체 기판(100) 내에서 상기 HAD 영역(140) 보다 깊은 깊이로 위치되는 N형의 포토다이오드(142)를 형성한다. 이 때, 상기 N 이온을 주입할 때 경사 이온주입 방법을 이용함으로써 상기 N형의 포토다이오드(142)의 일부가 상기 트랜스퍼 게이트(132)와 함께 소정 폭(W)을 가지는 영역 내에서 상호 오버랩되도록 할 수 있다. 여기서, N형의 포토다이오드 영역(142) 형성시 사용되는 이온주입 마스크로서 상기 P+형의 HAD 영역(140) 형성시 이온주입 마스크로 사용되었던 마스크 패턴을 사용할 수도 있으나, 바람직하게는 각각 별도의 마스크 패턴을 사용하는 것이 바람직하다. 상기 포토다이오드 영역(142) 형성을 위한 이온 주입을 위하여 비소(As) 이온을 사용하는 경우, 그 주입 에너지는 예를 들면 약 400 keV로 하고, 도즈량은 약 1.7 × 1012/cm2 로 할 수 있다.
도 5g를 참조하면, 상기 반도체 기판(100)의 포토다이오드 영역 만을 선택적으로 노출시키는 마스크 패턴(도시하지 않음)을 이온주입 마스크로 사용하여 상기 포토다이오드 영역에 N- 이온을 주입하여 상기 반도체 기판(100) 내에서 상기 HAD 영역(140) 얕은 깊이로 반도체 기판(100)의 표면 부근에 위치되는 N-형의 표면 확산 영역(144)을 형성한다. 여기서, 상기 표면 확산 영역(144) 형성시 사용되는 이온주입 마스크로서 상기 P+형의 HAD 영역(140) 및 N형의 포토다이오드 영역(142) 형성시 이온주입 마스크로 사용되었던 마스크 패턴을 사용할 수도 있으나, 바람직하게는 각각 별도의 마스크 패턴을 사용하는 것이 바람직하다. 상기 표면 확산 영역(144) 형성을 위한 이온 주입을 위하여 비소(As) 이온을 사용하는 경우, 그 주입 에너지는 예를 들면 약 20 keV로 하고, 도즈량은 약 3 × 1011/cm2 로 할 수 있다. 상기 표면 확산 영역(144)은 상기 소자분리막(102)에 의하여 인접한 다른 픽셀과는 격리된 상태에서 상기 제2 채널 영역(114)에는 연결된 구조로 형성된다.
도 5h를 참조하면, 소정의 이온주입 마스크를 사용하여 상기 트랜지스터 영역의 활성 영역에 N+형 불순물을 이온주입하여, 상기 트랜스퍼 게이트(132)와 상기 리셋 게이트(134)와의 사이의 활성 영역 내에 플로팅 확산 영역(152)을 형성하고, 상기 리셋 게이트(134)와 드라이브 트랜지스터(Dx)(도 1 참조)의 게이트(도시하지 않음)와의 사이의 활성 영역에 드레인 영역(154)을 형성한다. 상기 플로팅 확산 영역(152) 및 드레인 영역(154)은 상기 반도체 기판(100)의 표면으로부터 상기 제2 채널 영역(114) 보다 깊은 깊이를 가지도록 형성된다.
상기 플로팅 확산 영역(152) 및 드레인 영역(154) 형성을 위한 이온 주입을 위하여 비소(As) 이온을 사용하는 경우, 그 주입 에너지는 예를 들면 약 40 keV로 하고, 도즈량은 약 3 × 1015/cm2 로 할 수 있다.
상기 플로팅 확산 영역(152)이 형성된 후, 상기 제2 채널 영역(114)은 상기 플로팅 확산 영역(152)과 연결되는 구조를 가지게 된다.
그 후, 통상의 방법에 의하여 필요한 배선 형성 공정을 실시하여 CIS를 완성 한다.
본 발명에 따른 CMOS 이미지 센서는 단위 화소의 포토다이오드 영역에서 HAD 영역 위에 반도체 기판 표면으로부터 얕게 형성된 N-형의 표면 확산 영역을 구비한다. 상기 N-형의 표면 확산 영역은 트랜스퍼 트랜지스터의 N-형 채널 영역에 연결되어 있어 포토다이오드 영역에서 기판 표면 및 그 근방에서 계면 결함에 의하여 생성되는 전하가 전위 차이에 의하여 트랜스퍼 게이트 영역 및 리셋 게이트 영역을 통하여 전원 공급 단자가 연결되어 있는 VDD 영역으로 넘겨짐으로써 소스 팔로워 버퍼 증폭기로는 출력되지 않는다. 따라서, 화상 결함을 야기하지 않는다. 본 발명에 의하면, 기판의 계면 결함에 의한 백점 발생 가능성을 근본적으로 제거할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (30)

  1. 반도체 기판에 그 표면으로부터 제1 깊이까지 형성되어 있는 제1 도전형의 포토다이오드와,
    상기 포토다이오드의 위에서 상기 반도체 기판의 표면으로부터 상기 제1 깊이보다 얕은 제2 깊이까지 형성된 제1 도전형과 반대인 제2 도전형의 HAD (hole accumulated device) 영역과,
    상기 HAD 영역 위에서 상기 반도체 기판의 표면으로부터 상기 제2 깊이보다 얕은 제3 깊이까지 형성된 상기 제1 도전형의 표면 확산 영역과,
    상기 포토다이오드의 근방에 형성되어 있는 트랜스퍼 게이트와,
    상기 트랜스퍼 게이트의 아래에 형성되어 있는 상기 제2 도전형의 제1 채널 영역과,
    상기 제1 채널 영역을 사이에 두고 상기 포토다이오드로부터 이격되어 있는 제1 도전형의 플로팅 확산 영역과,
    상기 포토다이오드와는 격리되고 상기 표면 확산 영역 및 플로팅 확산 영역에는 연결되도록 상기 제1 채널 영역의 위에서 상기 반도체 기판 표면에 형성되어 있는 상기 제1 도전형의 제2 채널 영역을 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
  2. 제1항에 있어서,
    상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형인 것을 특징으로 하는 CMOS 이미지 센서.
  3. 제1항에 있어서,
    상기 제2 채널 영역은 상기 플로팅 확산 영역에서보다 낮은 도핑 농도를 가지는 것을 특징으로 하는 CMOS 이미지 센서.
  4. 제1항에 있어서,
    상기 제2 채널 영역은 상기 HAD 영역 및 상기 플로팅 확산 영역보다 얕은 깊이로 형성되어 있는 것을 특징으로 하는 CMOS 이미지 센서.
  5. 제1항에 있어서,
    상기 표면 확산 영역은 상기 제2 채널 영역과 같거나 더 얕은 깊이로 형성되어 있는 것을 특징으로 하는 CMOS 이미지 센서.
  6. 제1항에 있어서,
    상기 제1 채널 영역은 상기 HAD 영역보다 낮은 도핑 농도를 가지는 것을 특징으로 하는 CMOS 이미지 센서.
  7. 제1항에 있어서,
    상기 제1 채널 영역은 상기 포토다이오드보다 얕은 깊이로 형성되어 있는 것을 특징으로 하는 CMOS 이미지 센서.
  8. 반도체 기판에 형성되어 있는 N형 포토다이오드와,
    상기 N형 포토다이오드 위에서 상기 반도체 기판 표면에 형성된 P+형 영역 과,
    P+형 영역 위에서 상기 반도체 기판의 표면에 형성된 N-형 표면 확산 영역과,
    상기 N형 포토다이오드의 근방에 형성된 트랜스퍼 게이트와,
    상기 트랜스퍼 게이트의 아래에 형성되어 있는 P-형 채널 영역과,
    상기 P-형 채널 영역을 사이에 두고 상기 N형 포토다이오드로부터 이격되어 있는 N+형 플로팅 확산 영역과,
    상기 N형 포토다이오드와는 격리되고 상기 N-형 표면 확산 영역 및 N+형 플로팅 확산 영역에는 연결되도록 상기 P-형 채널 영역 위에서 상기 반도체 기판 표면에 형성된 N-형 채널 영역을 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
  9. 제8항에 있어서,
    상기 N-형 채널 영역은 상기 P+형 영역 및 상기 N+형 플로팅 확산 영역보다 얕은 깊이로 형성되어 있는 것을 특징으로 하는 CMOS 이미지 센서.
  10. 제8항에 있어서,
    상기 N-형 표면 확산 영역은 상기 N-형 채널 영역과 같거나 더 얕은 깊이로 형성되어 있는 것을 특징으로 하는 CMOS 이미지 센서.
  11. 제8항에 있어서,
    상기 P-형 채널 영역은 상기 N형 포토다이오드보다 얕은 깊이로 형성되어 있는 것을 특징으로 하는 CMOS 이미지 센서.
  12. CMOS 제어 회로와,
    적어도 플로팅 확산 영역, 트랜스퍼 트랜지스터 및 소스 팔로워 버퍼 증폭기를 구비하는 트랜지스터 영역과, 포토다이오드 영역을 각각 가지는 복수의 능동 픽셀을 포함하고, 상기 능동 픽셀은 각각
    상기 포토다이오드 영역에 형성된 N형의 포토다이오드와,
    상기 N형의 포토다이오드 위에 형성된 P형의 HAD 영역과,
    상기 트랜스퍼 트랜지스터를 구성하는 P형의 제1 채널 영역과,
    상기 포토다이오드와는 격리되어 있고 상기 플로팅 확산 영역과는 연결되도록 상기 제1 채널 영역 위의 상기 트랜지스터 영역 표면에 형성되어 있는 N형의 제2 채널 영역과,
    상기 제2 채널 영역과는 연결되고 인접해 있는 다른 능동 픽셀과는 완전히 격리되도록 상기 HAD 영역 위에서 상기 반도체 기판의 표면에 형성되어 있는 N형의 표면 확산 영역을 포함하는 것을 특징으로 하는 CMOS 이미지 센서.
  13. 제12항에 있어서,
    상기 제2 채널 영역 및 상기 포토다이오드는 P형의 이온 주입 영역을 사이에 두고 상호 격리되어 있는 것을 특징으로 하는 CMOS 이미지 센서.
  14. 제12항에 있어서,
    상기 N형의 표면 확산 영역은 상기 제2 채널 영역과 같거나 더 얕은 깊이로 형성되어 있는 것을 특징으로 하는 CMOS 이미지 센서.
  15. 제12항에 있어서,
    상기 표면 확산 영역 및 제2 채널 영역은 각각 상기 플로팅 확산 영역에서보다 낮은 도핑 농도를 가지는 것을 특징으로 하는 CMOS 이미지 센서.
  16. 제12항에 있어서,
    상기 제2 채널 영역은 상기 HAD 영역 및 상기 플로팅 확산 영역보다 얕은 깊이로 형성되어 있는 것을 특징으로 하는 CMOS 이미지 센서.
  17. 제12항에 있어서,
    상기 제1 채널 영역은 상기 HAD 영역보다 낮은 도핑 농도를 가지는 것을 특 징으로 하는 CMOS 이미지 센서.
  18. 제12항에 있어서,
    상기 제1 채널 영역은 상기 포토다이오드보다 얕은 깊이로 형성되어 있는 것을 특징으로 하는 CMOS 이미지 센서.
  19. 반도체 기판의 포토다이오드 영역과 트랜지스터 영역과의 경계 근방에 제1 도전형의 제1 채널 영역을 형성하는 단계와,
    상기 제1 채널 영역 위의 반도체 기판 표면에 제1 도전형과 반대인 제2 도전형의 제2 채널 영역을 형성하는 단계와,
    상기 제2 채널 영역 위에 제1 게이트 절연막 및 그 위에 적층된 트랜스퍼 게이트를 형성하는 단계와,
    상기 포토다이오드 영역에서 상기 반도체 기판의 표면에 제1 도전형의 HAD 영역을 형성하는 단계와,
    상기 포토다이오드 영역에 상기 제2 채널 영역과 격리되어 있는 제2 도전형의 포토다이오드를 형성하는 단계와,
    상기 HAD 영역 위에서 상기 반도체 기판 표면에 상기 제2 도전형의 표면 확산 영역을 상기 제2 채널 영역과 연결되도록 형성하는 단계와,
    상기 반도체 기판에 상기 제2 채널 영역을 사이에 두고 상기 포토다이오드와 이격되어 있는 제2 도전형의 플로팅 확산 영역을 상기 제2 채널 영역과 연결되도록 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS 이미지 센서의 제조 방법
  20. 제19항에 있어서,
    상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형인 것을 특징으로 하는 CMOS 이미지 센서의 제조 방법.
  21. 제19항에 있어서,
    상기 표면 확산 영역 및 제2 채널 영역은 각각 상기 플로팅 확산 영역에서보다 낮은 도핑 농도를 가지도록 형성되는 것을 특징으로 하는 CMOS 이미지 센서의 제조 방법.
  22. 제19항에 있어서,
    상기 제2 채널 영역은 상기 HAD 영역 및 상기 플로팅 확산 영역보다 얕은 깊이로 형성되는 것을 특징으로 하는 CMOS 이미지 센서의 제조 방법.
  23. 제19항에 있어서,
    상기 표면 확산 영역은 상기 제2 채널 영역과 같거나 더 얕은 깊이로 형성되는 것을 특징으로 하는 CMOS 이미지 센서의 제조 방법.
  24. 제19항에 있어서,
    상기 제1 채널 영역은 상기 HAD 영역보다 낮은 도핑 농도를 가지는 것을 특징으로 하는 CMOS 이미지 센서의 제조 방법.
  25. 제19항에 있어서,
    상기 제1 채널 영역은 상기 포토다이오드 보다 얕은 깊이로 형성되는 것을 특징으로 하는 CMOS 이미지 센서의 제조 방법.
  26. 반도체 기판의 포토다이오드 영역과 트랜지스터 영역과의 경계 근방에 P-형의 제1 채널 영역을 형성하는 단계와,
    상기 제1 채널 영역 위의 반도체 기판 표면에 N-형의 제2 채널 영역을 형성하는 단계와,
    상기 제2 채널 영역 위에 제1 게이트 절연막 및 그 위에 적층된 트랜스퍼 게이트를 형성하는 단계와,
    상기 포토다이오드 영역에서 상기 반도체 기판의 표면에 P+형의 HAD 영역을 형성하는 단계와,
    상기 포토다이오드 영역에 상기 제1 채널 영역에 인접하고 상기 제2 채널 영역과는 격리되어 있는 N형의 포토다이오드를 형성하는 단계와,
    상기 HAD 영역 위에 있는 반도체 기판 표면에 N-형의 표면 확산 영역을 상기 제2 채널 영역과 연결되도록 형성하는 단계와,
    상기 제1 채널 영역을 사이에 두고 상기 포토다이오드의 반대측에 상기 제2 채널 영역에 연결되는 N+형의 플로팅 확산 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS 이미지 센서의 제조 방법.
  27. 제26항에 있어서,
    상기 제1 채널 영역은 상기 포토다이오드보다 얕은 깊이로 형성되는 것을 특징으로 하는 CMOS 이미지 센서의 제조 방법.
  28. 제26항에 있어서,
    상기 제2 채널 영역은 상기 HAD 영역보다 얕은 깊이로 형성되는 것을 특징으로 하는 CMOS 이미지 센서의 제조 방법.
  29. 제26항에 있어서,
    상기 표면 확산 영역은 상기 제2 채널 영역과 같거나 더 얕은 깊이로 형성되는 것을 특징으로 하는 CMOS 이미지 센서의 제조 방법.
  30. 적어도 플로팅 확산 영역, 트랜스퍼 트랜지스터 및 소스 팔로워 버퍼 증폭기를 구비하는 트랜지스터 영역과, 포토다이오드를 각각 가지는 복수의 능동 픽셀을 구비한 이미지 센서의 제조 방법에 있어서,
    상기 포토다이오드 영역에 P+형의 HAD 영역을 형성하는 단계와,
    상기 포토다이오드 영역에서 상기 HAD 영역의 아래에 N형의 포토다이오드를 형성하는 단계와,
    상기 HAD 영역 위의 반도체 기판 표면에 각각의 능동 픽셀 마다 분리되어 있는 N-형의 표면 확산 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS 이미지 센서의 제조 방법.
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