KR20060034582A - 병렬 처리 구조의 ｄｓ-ｃｄｍａ ｕｗｂ 시스템에서의초기 동기 획득 장치 및 방법과 이를 이용한ｄｓ-ｃｄｍａ ｕｗｂ 시스템에서의 수신기 - Google Patents

병렬 처리 구조의 ｄｓ-ｃｄｍａ ｕｗｂ 시스템에서의초기 동기 획득 장치 및 방법과 이를 이용한ｄｓ-ｃｄｍａ ｕｗｂ 시스템에서의 수신기 Download PDF

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Abstract

본 발명은 병렬 처리 구조의 DS-CDMA UWB 시스템에서의 초기 동기 획득 장치 및 방법과 이를 이용한 DS-CDMA UWB 시스템에서의 수신기에 관한 것으로서, 입력되는 신호를 상관 검출 연산하여 상관검출 결과값을 출력하는 상관 검출기와, 상관 검출기로부터 출력되는 상관검출 결과값을 입력받아 초기 심볼 동기 및 프레임 동기를 맞춘 후 결합 부호값과 동기 위치값을 레지스터에 저장하는 초기 동기화기로 구성되어, CDMA 전송 시스템에서 패킷 동기와 심볼 동기를 맞추기 위해 각각의 모듈을 설계하여 시스템을 구현하는 복잡도가 훨씬 간편해지며, 송수신부에 설계된 클럭간에 발생하는 주파수 옵셋에 의한 동기오차도 추가적으로 보상함으로써, 고속의 병렬처리를 필요로 하는 DS-CDMA UWB 시스템에 매우 효율적으로 적용할 수 있다.
DS-CDMA UWB 시스템, 동기 획득 시스템, 상관 검출기, 동기화 판별기

Description

병렬 처리 구조의 ＤＳ-ＣＤＭＡ ＵＷＢ 시스템에서의 초기 동기 획득 장치 및 방법과 이를 이용한 ＤＳ-ＣＤＭＡ ＵＷＢ 시스템에서의 수신기{Initial synchronization acquisition appatatus and method for parallel processed DS-CDMA UWB system and receiver using as the same}
도 1은 본 발명에 따른 DS-CDMA UWB 모뎀 수신부 검색기(searcher)의 블록도,
도 2는 도 1의 결합 부호값(combining mark)을 저장하기 위한 레지스터 형태를 나타내는 도면,
도 3은 본 발명의 일실시예에 의한 DS-CDMA UWB 모뎀 초기 동기 획득을 위한 검색기(searcher)의 상세 블록도,
도 4는 도 3의 상관 검출기내에 있는 임의의 상관검출 연산기의 상세 블록도,
도 5는 도 3의 검색기내에 사용되는 24 개의 초기 동기획득 여부 판별기의 상세 블록도,
도 6은 본 발명에 따른 병렬 처리 구조의 DS-CDMA UWB 시스템에서의 초기 동기 획득방법의 과정을 나타내는 흐름도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 아날로그/디지털 컨버터 20 : 상관 검출기
30 : 초기 동기화기 40 : 동기화 판별기
50 : 결합부호/동기위치 검출기
본 발명은 병렬 처리 구조의 DS-CDMA UWB 시스템에서의 초기 동기 획득 장치 및 방법과 이를 이용한 DS-CDMA UWB 시스템에서의 수신기에 관한 것으로, 더욱 상세하게는 하나의 검색기(searcher)를 사용하여 초기 심볼 동기 및 프레임 동기를 동시에 획득할 뿐만 아니라, 주파수 옵셋에 의한 동기 오차도 추가적으로 보상할 수 있는 병렬 처리 구조의 DS-CDMA UWB 시스템에서의 초기 동기 획득 장치 및 방법과 이를 이용한 DS-CDMA UWB 시스템에서의 수신기에 관한 것이다.
유더블유비(Ultra Wide-Band: UWB) 시스템은 현재 IEEE(Institute of Electrical and Electronics Engineers) 802.15.3a(working group for wireless personal area network)에서 표준화 작업이 진행중이며, DS-CDMA(Direct Sequence Code Division Multiple Access) 방식과 MB-OFDM(Multi-band Orthogonal Frequency Division Multiplexing) 방식 중 현재 DS-CDMA 방식이 표준 방식으로 제시되고 있다.
DS-CDMA UWB 시스템은 초광대역의 주파수를 사용해서 신호를 전송하기 때문에 신호 전송시 전송채널의 다중경로에 의한 다중경로 패이딩, 패이즈 옵셋 뿐만 아니라, 송수신부에서 사용하는 클럭간에 발생하는 주파수 옵셋 등에 의해 신호의 동기 오차가 심하게 발생하게 된다. 동기 오차를 보정하기 위해 현재까지 많은 종류의 방법들이 알려 왔는데, 이러한 기존의 방법들은 초광대역 주파수 대역을 사용하고 패킷 데이터 통신을 하는 DS-CDMA UWB 시스템에 효율적으로 적용시키기가 어렵다. 기존 CDMA 시스템에서는 주파수 옵셋을 보상하고 패킷 동기와 심볼 동기를 맞추기 위해 각각의 모듈을 설계하여 사용하고 있기 때문에 시스템이 복잡해지는 문제점이 있었다.
DS-CDMA UWB 시스템 모뎀 데이터 프레임 구조에서 정규 프리앰블(norminal premable) 구간은 약 15㎲가 할당되어 있으며, 이중에서 초기 동기화를 위해 할당된 구간은 최초 프리앰블(preamble) 시퀀스가 보내진 이후 5㎲ 에서부터 10㎲ 에 해당되는 구간이다. 따라서, DS-CDMA UWB 수신기를 설계할 때 5㎲ 구간에 해당하는 프리앰블 패턴(preamble pattern) 전송구간동안 초기 동기획득을 위한 검색기를 설계하여 초기 심볼동기 및 프페임 동기를 획득해야 한다. 기존의 IS-95(Industry Standard-95 (IS-95) 또는 WCDMA(Wideband CDMA) 시스템에서는 초기 동기화를 위해 기지국에서 파일롯 신호를 보내 이로부터 초기 코드동기를 획득하는 방법을 사용한다.
하지만, UWB 시스템에서는 하나의 피코넷(piconet)에서 통신을 할 때 파일롯 신호대신 프리앰블(preamble) 시퀀스를 보내 이로부터 초기 심볼동기 및 프레임 동 기를 획득해야 한다. 또한, 송수신부에서 각각 사용하는 클럭간에 발생하는 주파수 옵셋에 의한 동기 오차도 추가적으로 보상해야 한다. 이처럼 UWB 시스템에서는 비교적 짧은 프리앰블(preamble) 전송기간(5㎲)내에 초기동기를 획득해야 하고, 고속의 데이터 처리를 해야 하므로 상관 검출기(correlator) 및 검색기(searcher)를 병렬 처리 구조로 설계하는 것이 요구되고 있는 실정이다.
따라서, 본 발명은 상술한 종래의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 하나의 검색기(searcher)를 사용하여 초기 심볼 동기 및 프레임 동기를 동시에 획득할 뿐만 아니라, 주파수 옵셋에 의한 동기 오차도 추가적으로 보상할 수 있도록 한 병렬 처리 구조의 DS-CDMA UWB 시스템에서의 초기 동기 획득 장치 및 방법과 이를 이용한 DS-CDMA UWB 시스템에서의 수신기를 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 병렬 처리 구조의 DS-CDMA UWB 시스템에서의 초기 동기 획득 장치는, 입력되는 신호를 상관 검출 연산하여 상관검출 결과값을 출력하는 상관 검출기; 및 상기 상관 검출기로부터 출력되는 상관검출 결과값을 입력받아 초기 심볼 동기 및 프레임 동기를 맞춘 후 결합 부호값과 동기 위치값을 레지스터에 저장하는 초기 동기화기를 포함하는 것을 특징으로 한다.
또한, 본 발명의 병렬 처리 구조의 DS-CDMA UWB 시스템에서의 초기 동기 획 득 방법은, (a) 입력신호를 상관 검출 연산하여 상관 검출 결과값을 출력하는 단계; (b) 상기 상관 검출 결과값의 수신 신호에 대해 심볼 동기 결합을 수행하여 결합 결과값을 출력하는 단계; (c) 상기 결합 결과값으로부터 에너지값을 계산하여 계산된 에너지값에 대해 비동기 결합을 수행하여 판별 결과값을 출력하는 단계; 및 (d) 상기 판별 결과값을 버퍼에 저장한 후 버퍼내의 결합 부호값에 변화가 있는 경우 동기 위치값을 구하여 동기 위치값과 결합 부호값을 레지스터에 저장하는 단계를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 병렬 처리 구조의 DS-CDMA UWB 시스템에서의 초기 동기 획득 장치를 이용한 수신기는, 송신기로부터 송신된 신호를 수신기의 무선 주파수 처리단이 기저대역으로 변환한 아날로그 신호를 입력받아 디지털 신호로 변환하는 아날로그/디지털 컨버터; 상기 아날로그/디지털 컨버터로부터 출력되는 신호를 상관 검출 연산하여 상관검출 결과값을 출력하는 상관 검출기; 및 상기 상관 검출기로부터 출력되는 상관검출 결과값을 입력받아 초기 심볼 동기 및 프레임 동기를 맞춘 후 결합 부호값과 동기 위치값을 레지스터에 저장하는 초기 동기화기를 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 DS-CDMA UWB 모뎀 수신부 검색기(searcher)의 블록도이다.
도시된 바와 같이, 본 발명의 검색기는 송신기에서 보낸 신호를 수신기의 무선 주파수(Radio Frequency: RF) 처리단이 기저대역(baseband)으로 변환한 아날로그 신호를 입력받아 디지털 신호로 변환하는 아날로그/디지털 컨버터(ADC,10)와, 아날로그/디지털 컨버터(ADC,10)로부터 출력되는 24개의 수신 신호를 병렬 처리하기 위해 24개의 신호를 연산 처리 후 24개의 결과값을 초기 동기화기(30)로 출력하는 상관 검출기(correlator,20)와, 초기 심볼 동기 및 프레임 동기를 맞춘 후 48개(두 심볼 간격에 해당하는 chip 개수)의 결합 부호값(Combining_mark[48])과 동기 위치값(sync_position)을 레지스터에 저장하는 초기 동기화기(30)로 구성된다.
이러한 구성을 갖는 본 발명의 검색기(searcher)는 프리앰블(preamble) 전송 구간동안 초기 심볼 동기 및 프레임 동기를 획득하기 위해 동작하며, 송수신부에서 각각 사용하는 클럭간에 발생하는 주파수 옵셋에 의한 동기오차도 추가적으로 보상한다.
도 2는 도 1의 결합 부호값(combining mark)을 저장하기 위한 레지스터 형태를 나타내는 도면으로, 초기 동기화 과정에서 구하여 레지스터에 저장되어 있는 48개의 결합 부호값(combining mark) 중 동기 위치값(sync_position)에서부터 시작하여 24개의 연속된 결합 부호값(combining mark)을 참조하여 그 값이 1　이면 수신 데이터 처리(수신 데이터 복조, 수신신호 에너지 비교 등)시 해당되는 레이크 수신기 핑거의 결과값을 포함시켜 처리하고, 만일 0　이면 해당되는 핑거의 결과값을 포함시키지 않는다. 레지스터에 저장된 값은 실제 데이터 심볼 전송시 수행하게 되는 트랙킹(tracking) 과정을 통해 채널의 변화를 추정한 후, 변화되는 동기 위치값 및 결합 부호값을 계속적으로 갱신(update)하고 그 값들을 데이터 복조시 활용한다.
도 3은 본 발명의 일실시예에 의한 DS-CDMA UWB 모뎀 초기 동기 획득을 위한 검색기(searcher)의 상세 블록도이다.
도시된 바와 같이, 본 발명의 검색기는 상관 검출기(20)와, 동기화 판별기(40)와, 결합부호/동기위치 검출기(50)로 구성되며, 검색기(searcher)내의 모든 내부 모듈은 심볼 클럭으로 동작한다.
먼저, 본 발명의 상관 검출기(20)는 아날로그/디지털 컨버터(ADC)로부터 입력되는 24 개의 복소수 입력값을 저장하는 48-chip 크기의 버퍼(21)와, 상기 48-chip 크기의 버퍼(21)로부터 출력되는 복소수 입력값의 분배값(22a,22b,22c...22d)을 이용하여 길이가 24인 3진 코드(ternary code)와 상관 검출(correlation) 연산을 수행하여 각각의 연산에 따른 결과값을 동기화 판별기(40)로 출력하는 상관검출 연산기(23a,23b,23c...23d)로 구성된다. 여기서, 본 발명의 상관 검출기(20)는 초기 동기화 과정뿐만 아니라, 채널 추정과 에너지 계산을 위해 계속적으로 사용될 수 있도록 공유 로직(shared logics)으로 설계하였다.
동기화 판별기(40)는 다수개의 결합/비교기(41a,41b,41c,41d)로 구성되어, 상기 상관 검출기(20)로부터 수신되는 수신 신호의 동기 여부를 판단한 후 24 개의 출력값을 출력하게 된다.
결합부호/동기위치 검출기(50)는 결합부호값(combining mark)과 동기위치값(sync_position)을 검출하는 모듈로서, 상기 동기화 판별기(40)로부터 출력되는 24 개의 출력값을 입력받아 48-chip 크기의 버퍼에 저장한 후, 만약 버퍼내의 결합 부호값(combining mark)에 변화가 있을 경우, 동기 위치값(sync_position)을 구하여 동기 위치값과 결합 부호값(combining mark)을 레지스터에 저장하여 데이터 복조시 이용하게 된다.
도 4는 도 3의 상관 검출기내에 있는 24 개의 상관검출 연산기 중에서 k 번째 상관검출 연산기를 상세하게 나타낸 것으로, 아날로그/디지털 컨버터(ADC)로부터 입력된 24 개의 복소수 입력값은 상관 검출기내에 있는 48-chip 크기의 버퍼에 각각 저장되고, 48-chip 크기의 버퍼로부터 출력되는 복소수 입력값의 분배값은 24칩의 실수부측 입력값(24a)와 허수부측 입력값(24b)으로 분배되어, 실수부측 입력값(24a)은 실수부측 상관검출 연산기(25a)로 입력되고, 허수부측 입력값(24b)은 허수부측 상관검출 연산기(25b)로 입력된다.
여기서, 상기 실수부측 상관검출 연산기(25a)와 허수부측 상관검출 연산기(25b)는 동일한 구성으로, 각각 입력된 값을 이용하여 길이가 24인 ternary 코드(26)와 상관 검출(correlation) 연산을 수행하여 그 결과값(Despread_symbol k, 27)을 얻는다.
즉, 실수부측 상관검출 연산기(25a)는 24칩의 실수부측 입력값(24a)이 입력되면 입력된 값을 길이가 24인 ternary 코드(26)와 곱셈 연산하는 곱셈기(28)와, 상기 곱셈기(28)로부터 연산되어 출력되는 값을 합산하는 합산기(29)를 구비하고 있으며, 합산기(29)로부터 실수부측의 임의의 k번째 결과값(Despread_symbol k, 27)이 출력된다. 마찬가지로, 허수부측 상관검출 연산기(25b) 역시 상기 실수부측 상관검출 연산기(25a)와 동일한 상관 검출 연산을 수행하여 허수부측의 임의의 k번째 결과값(Despread_symbol k)을 출력하게 됨으로써, 상기 상관 검출기(20)내에 있는 48-chip 크기의 버퍼로부터 출력되는 복소수 입력값에 대한 임의의 결과값이 얻어지게 되는 것이다.
도 5는 도 3의 검색기내에 사용되는 24 개의 초기 동기획득 여부 판별기중에서 k번째 판별기의 상세 블록도를 나타내는 도면으로, 본 발명에서 제안한 초기동기획득 여부 판별기는 n-심볼 동기 결합(coherent combining) 과 m-심볼 비동기 결합(noncoherent combining)을 사용하는 구조이다.
도시된 바와 같이, 본 발명의 초기 동기획득 여부 판별기는 상관 검출기(Correlator)로부터 역확산된 복소수 결과값(Despread_symbol k)이 입력되면 총 (n*m) 탭으로 구성된 n-symbol 입력신호(41a,41b ~ 41c)를 각각 입력받아 연속된 n-symbol 입력신호(41a,41b ~ 41c)에 대해 심볼 매치 필터(symbol matched filter, 42a,42b ~ 42c)로부터 입력되는 각각의 프리앰블 패턴(preamble pattern)을 곱셈 연산하는 곱셈기(43a,43b ~ 43c)와, 상기 곱셈기(43a,43b ~ 43c)로부터 곱셈 연산된 값들을 각각 입력받아 동기 결합(coherent combining)을 수행하여 m 쌍의 결합(combining) 결과값을 출력하는 동기결합 합산기(44a,44b ~ 44c)와, 동기결합 합산기(44a,44b ~ 44c)로부터 출력되는 각각의 결과값으로부터 실수부(Inphase)와 허수부(Quadrature)의 결과값을 더해 m 개의 에너지값을 계산하는 에너지 계산기(energy calculator, 45a,45b ~ 45c)와, 에너지 계산기(energy calculator, 45a,45b ~ 45c)로부터 출력되는 m 개의 에너지값에 대해 비동기 결합(noncoherent combining)을 수행하여 결과값을 출력하는 비동기결합 합산기(46)와, 비동기결합 합산기(46)로부터 출력되는 결과값을 입력받아 임계값(threshold)과 비교하여 임계값 이하일 경우에는 기설정된 프리앰블 패턴(preamble pattern)으로 계속 필터 기능을 수행하고, 임계값을 넘을 경우 다음 (n*m+α)-심볼 구간중 (n*m)-심볼을 프리앰블 패턴으로 재설정하여 필터 기능을 수행하는 비교기(47)와, 비동기결합 합산기(46)를 통해 입력되는 계산된 에너지 크기를 비교하여 p(p≥1) 등까지의 결과값을 저장하여 동기화 여부를 판별하는 최대값 측정기(Max Finder, 48)와, 최대값 측정기(Max Finder, 48)로부터 측정된 p(p≥1) 등까지의 결과값을 저장하는 최대값 저장부(49)로 구성된다.
특히, 상기 심볼 매치 필터(symbol matched filter, 42a,42b ~ 42c)의 프리앰블 패턴(preamble pattern)은 (n*m)-심볼 구간에 해당되는 값을 사용하며, 다음 프리앰블 패턴(preamble pattern)으로의 이동은 알고리즘의 연산 속도 등을 고려하여 (n*m+α)-심볼 구간을 적용한다. 여기서, α>0 인 정수를 의미한다.
또한, 본 발명의 심볼 매치 필터(symbol matched filter, 42a,42b ~ 42c)는 매 심볼 입력마다 해당 결과를 출력하며, 결합 부호값(combining mark)과 동기 위치값(sync_position)을 얻을 때까지 동작한다. 따라서, 상기 초기 동기획득 여부 판별기는 심볼 클럭으로 동작한다.
이와 같이, 본 발명에서 제시한 초기 동기획득 여부 판별 방법은 채널 환경 및 수신 구조에 따라 다양한 길이의 동기/비동기 결합(coherent/noncoherent combining) 방법을 적용할 수 있다.
도 6은 본 발명에 따른 병렬 처리 구조의 DS-CDMA UWB 시스템에서의 초기 동기 획득방법의 과정을 나타내는 흐름도로서, 초기 심볼 동기 및 프레임 동기 획득 과정을 살펴보면 다음과 같다.
먼저, 24개의 상관 검출기(20)로 구성된 검색기(searcher)를 병렬 처리하기 위해 검색기(searcher) 입력단에서 아날로그/디지털 컨버터(Analog-to-Digital Converter: ADC)로부터 입력되는 24개의 신호를 입력받아 상관 검출(correlation) 연산(S10)하여 24개의 결과값을 동기획득 여부 판별기로 출력한다.
이에 따라, 각각의 판별기에서는 상관 검출기(20)로부터 수신되는 수신 신호의 동기 여부를 판단하기 위해 상기 상관 검출기(20)로부터 입력되는 24개의 결과값의 실수부(Inphase)와 허수부(Quadrature) 신호에 대해 n-심볼 동기 결합(coherent combining)을 수행(S20)한 후, m-심볼 비동기 결합(noncoherent combining)을 수행(S30)하여 24개의 판별기 결과값(Sync_ind k)을 결합부호/동기위치 검출기(50)로 출력(S40)한다. 이 때, 임계값(threshold)이 특정회수 이상 넘은 경우나, 설정간격((n*m+α)-심볼 간격)에서 계산된 결과값이 연속적으로 임계값(threshold)을 넘은 경우 또는 임계값(threshold) 이상의 결과값이 1 번 뜨고 나서 (n*m+α)-심볼 간격 이상 지난 시간에 판별기를 통해 계산된 결과값이 최대값 측정기(48)를 통해 계산된 후 저장되어 있는 최대값과 비교하여 크기가 최대값의 x% 이상인 경우 상기 판결기 결과값(Sync_ind k)은 "1" 이 출력되고, 상기 3가지 경우에 모두 해당되지 않으면 "0" 이 출력되어진다.
여기서, 상기 n-심볼 동기 결합(coherent combining) 과정(S20)은, 구체적으 로 상관 검출기(Correlator)로부터 역확산된 복소수 결과값(Despread_symbol k)이 초기 동기획득 여부 판별기로 입력되면 판별기는 총 (n*m) 탭으로 구성된 n-symbol 입력신호(41a,41b ~ 41c)를 각각 입력받아 연속된 n-symbol 입력신호(41a,41b ~ 41c)에 대해 심볼 매치 필터(symbol matched filter, 42a,42b ~ 42c)로부터 입력되는 각각의 프리앰블 패턴(preamble pattern)을 곱셈 연산하여 곱셈 연산된 값들을 각각 동기 결합(coherent combining)하여 m 쌍의 결합(combining) 결과값을 출력하게 된다.
그리고, m-심볼 비동기 결합(noncoherent combining)을 수행하는 과정(S30)은, 동기 결합에 의한 m 쌍의 결합(combining) 결과값으로부터 실수부(Inphase)와 허수부(Quadrature)의 결과값을 더해 m 개의 에너지값을 계산한 후 m 개의 에너지값에 대해 비동기 결합(noncoherent combining)을 수행하여 결과값을 출력하게 된다.
이에 따라, 출력된 결과값이 임계값 이하일 경우에는 기설정된 프리앰블 패턴(preamble pattern)으로 계속 필터 기능을 수행하고, 임계값을 넘을 경우 다음 (n*m+α)-심볼 구간중 (n*m)-심볼을 프리앰블 패턴으로 재설정하여 필터 기능을 수행하여 판별기 결과값이 얻어지게 되는 것이다.
이어서, 결합부호/동기위치 검출기(50)는 동기화 판별기(40)로부터 출력되는 24 개의 판별기 결과값을 입력받아 48-chip 크기의 버퍼에 저장(S50)한 후, 만약 버퍼내의 결합 부호값(combining mark)에 변화가 있는지를 확인(S60)하여 결합 부호값(combining mark)에 변화가 있을 경우에는 동기 위치값(sync_position)을 구하 여(S70) 동기 위치값과 결합 부호값(combining mark)을 레지스터에 저장(S80)하여 데이터 복조시 이용하게 된다.
상기 본 발명의 실시예에 따른 병렬 처리 구조의 DS-CDMA UWB 시스템에서의 초기 동기 획득 방법은 컴퓨터 프로그램으로 제작되어서 하드디스크, 플로피 디스크, 광자기 디스크, 씨디 롬, 롬, 램 등의 기록매체에 저장될 수 있다.
상술한 바와 같이 본 발명에 의하면, 프리앰블 패턴(preamble pattern) 전송구간동안 초기 동기획득을 하기 위해 검색기를 설계하여 초기 심볼동기 및 프레임 동기를 동시에 획득하게 됨으로써, 기존 CDMA 전송 시스템에서 패킷 동기와 심볼 동기를 맞추기 위해 각각의 모듈을 설계하여 시스템을 구현하는 방법과 비교할 때 시스템의 복잡도가 훨씬 간편해지는 장점이 있다.
또한, 송수신부에 설계된 클럭간에 발생하는 주파수 옵셋에 의한 동기오차도 추가적으로 보상함으로써, 고속의 병렬처리를 필요로 하는 DS-CDMA UWB 시스템에 매우 효율적으로 적용할 수 있는 장점이 있다.
이상에서 설명한 것은 본 발명에 따른 병렬 처리 구조의 DS-CDMA UWB 시스템에서의 초기 동기 획득 장치 및 방법과 이를 이용한 DS-CDMA UWB 시스템에서의 수신기를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구의 범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.

Claims (16)

  1. 입력되는 신호를 상관 검출 연산하여 상관검출 결과값을 출력하는 상관 검출기; 및
    상기 상관 검출기로부터 출력되는 상관검출 결과값을 입력받아 초기 심볼 동기 및 프레임 동기를 맞춘 후 결합 부호값과 동기 위치값을 레지스터에 저장하는 초기 동기화기
    를 포함하는 것을 특징으로 하는 병렬 처리 구조의 DS-CDMA UWB 시스템에서의 초기 동기 획득 장치.
  2. 제 1 항에 있어서, 상기 상관 검출기는,
    상기 입력되는 복소수 입력값을 입력받아 저장하는 버퍼와,
    상기 버퍼로부터 출력되는 복소수 입력값의 분배값을 이용하여 3진 코드와 상관 검출 연산을 수행하여 상관검출 결과값을 출력하는 상관검출 연산기로 구성되는 것을 특징으로 하는 병렬 처리 구조의 DS-CDMA UWB 시스템에서의 초기 동기 획득 장치.
  3. 제 2 항에 있어서, 상기 상관검출 연산기는,
    상기 버퍼로부터 출력되는 복소수 입력값의 분배값에서 실수부측 입력값을 입력받는 실수부측 상관검출 연산기와,
    상기 버퍼로부터 출력되는 복소수 입력값의 분배값에서 허수부측 입력값을 입력받는 허수부측 상관검출 연산기로 구성되는 것을 특징으로 하는 병렬 처리 구조의 DS-CDMA UWB 시스템에서의 초기 동기 획득 장치.
  4. 제 3 항에 있어서, 상기 실수부측 상관검출 연산기는,
    상기 실수부측 입력값이 입력되면 입력된 값을 이용하여 상기 3진 코드와 곱셈 연산하는 곱셈기와,
    상기 곱셈기로부터 연산되어 출력되는 값을 합산하여 실수부측 상관검출 결과값을 출력하는 합산기로 구성되는 것을 특징으로 하는 병렬 처리 구조의 DS-CDMA UWB 시스템에서의 초기 동기 획득 장치.
  5. 제 3 항에 있어서, 상기 허수부측 상관검출 연산기는,
    상기 허수부측 입력값이 입력되면 입력된 값을 이용하여 상기 3진 코드와 곱셈 연산하는 곱셈기와,
    상기 곱셈기로부터 연산되어 출력되는 값을 합산하여 허수부측 상관검출 결과값을 출력하는 합산기로 구성되는 것을 특징으로 하는 병렬 처리 구조의 DS-CDMA UWB 시스템에서의 초기 동기 획득 장치.
  6. 제 1 항에 있어서, 상기 초기 동기화기는,
    상기 상관 검출기로부터 수신되는 신호의 동기 여부를 판단하여 출력하는 동 기화 판별기와,
    상기 동기화 판별기로부터 출력되는 출력값을 입력받아 버퍼에 저장한 후 버퍼내의 결합 부호값에 변화가 있을 경우 동기 위치값을 구하여 동기 위치값과 결합 부호값을 레지스터에 저장하는 결합부호/동기위치 검출기로 구성되는 것을 특징으로 하는 병렬 처리 구조의 DS-CDMA UWB 시스템에서의 초기 동기 획득 장치.
  7. 제 6 항에 있어서, 상기 동기화 판별기는,
    상기 상관 검출기로부터 역확산된 복소수 결과값이 입력되면 다수개의 n 심볼 입력신호를 각각 입력받아 심볼 매치 필터로부터 입력되는 각각의 프리앰블 패턴을 곱셈 연산하는 곱셈기와,
    상기 곱셈기로부터 곱셈 연산된 값들을 각각 입력받아 동기 결합을 수행하여 m 쌍의 결합 결과값을 출력하는 동기결합 합산기와,
    상기 동기결합 합산기로부터 출력되는 각각의 결과값으로부터 m 개의 에너지값을 계산하는 에너지 계산기와,
    상기 에너지 계산기로부터 출력되는 m 개의 에너지값에 대해 비동기 결합을 수행하여 결과값을 출력하는 비동기결합 합산기와,
    상기 비동기결합 합산기로부터 출력되는 결과값을 입력받아 임계값과 비교하여 임계값 이하일 경우에는 기설정된 프리앰블 패턴으로 계속 필터 기능을 수행하고, 임계값을 넘을 경우 다음 (n*m+α 여기서, α>0 인 정수) 심볼 구간중 (n*m ) 심볼을 프리앰블 패턴으로 재설정하여 필터 기능을 수행하는 비교기와,
    상기 비동기결합 합산기를 통해 입력되는 에너지 크기들을 측정하여 p(p ≥1) 등까지의 결과값을 저장하여 동기화 여부를 판별하는 최대값 측정기와,
    상기 최대값 측정기로부터 측정된 결과값을 저장하는 최대값 저장부
    로 구성되는 것을 특징으로 하는 병렬 처리 구조의 DS-CDMA UWB 시스템에서의 초기 동기 획득 장치.
  8. (a) 입력신호를 상관 검출 연산하여 상관 검출 결과값을 출력하는 단계;
    (b) 상기 상관 검출 결과값의 수신 신호에 대해 심볼 동기 결합을 수행하여 결합 결과값을 출력하는 단계;
    (c) 상기 결합 결과값으로부터 에너지값을 계산하여 계산된 에너지값에 대해 비동기 결합을 수행하여 판별 결과값을 출력하는 단계; 및
    (d) 상기 판별 결과값을 버퍼에 저장한 후 버퍼내의 결합 부호값에 변화가 있는 경우 동기 위치값을 구하여 동기 위치값과 결합 부호값을 레지스터에 저장하는 단계
    를 포함하는 것을 특징으로 하는 병렬 처리 구조의 DS-CDMA UWB 시스템에서의 초기 동기 획득 방법.
  9. 제 8 항에 있어서, 상기 (b) 단계는,
    연속된 심볼 입력신호에 대해 심볼 매치 필터로부터 입력되는 각각의 프리앰블 패턴을 곱셈 연산하여 곱셈 연산된 값들을 각각 동기 결합하는 것을 특징으로 하는 병렬 처리 구조의 DS-CDMA UWB 시스템에서의 초기 동기 획득 방법.
  10. 송신기로부터 송신된 신호를 수신기의 무선 주파수 처리단이 기저대역으로 변환한 아날로그 신호를 입력받아 디지털 신호로 변환하는 아날로그/디지털 컨버터;
    상기 아날로그/디지털 컨버터로부터 출력되는 신호를 상관 검출 연산하여 상관검출 결과값을 출력하는 상관 검출기; 및
    상기 상관 검출기로부터 출력되는 상관검출 결과값을 입력받아 초기 심볼 동기 및 프레임 동기를 맞춘 후 결합 부호값과 동기 위치값을 레지스터에 저장하는 초기 동기화기
    를 포함하는 것을 특징으로 하는 병렬 처리 구조의 DS-CDMA UWB 시스템에서의 초기 동기 획득 장치를 이용한 수신기.
  11. 제 10 항에 있어서, 상기 상관 검출기는,
    상기 아날로그/디지털 컨버터로부터 전달되는 복소수 입력값을 입력받아 저장하는 버퍼와,
    상기 버퍼로부터 출력되는 복소수 입력값의 분배값을 이용하여 3진 코드와 상관 검출 연산을 수행하여 상관검출 결과값을 출력하는 상관검출 연산기로 구성되는 것을 특징으로 하는 병렬 처리 구조의 DS-CDMA UWB 시스템에서의 초기 동기 획득 장치를 이용한 수신기.
  12. 제 11 항에 있어서, 상기 상관검출 연산기는,
    상기 버퍼로부터 출력되는 복소수 입력값의 분배값에서 실수부측 입력값을 입력받는 실수부측 상관검출 연산기와,
    상기 버퍼로부터 출력되는 복소수 입력값의 분배값에서 허수부측 입력값을 입력받는 허수부측 상관검출 연산기로 구성되는 것을 특징으로 하는 병렬 처리 구조의 DS-CDMA UWB 시스템에서의 초기 동기 획득 장치를 이용한 수신기.
  13. 제 12 항에 있어서, 상기 실수부측 상관검출 연산기는,
    상기 실수부측 입력값이 입력되면 입력된 값을 이용하여 상기 3진 코드와 곱셈 연산하는 곱셈기와,
    상기 곱셈기로부터 연산되어 출력되는 값을 합산하여 실수부측 상관검출 결과값을 출력하는 합산기로 구성되는 것을 특징으로 하는 병렬 처리 구조의 DS-CDMA UWB 시스템에서의 초기 동기 획득 장치를 이용한 수신기.
  14. 제 12 항에 있어서, 상기 허수부측 상관검출 연산기는,
    상기 허수부측 입력값이 입력되면 입력된 값을 이용하여 상기 3진 코드와 곱셈 연산하는 곱셈기와,
    상기 곱셈기로부터 연산되어 출력되는 값을 합산하여 허수부측 상관검출 결과값을 출력하는 합산기로 구성되는 것을 특징으로 하는 병렬 처리 구조의 DS-CDMA UWB 시스템에서의 초기 동기 획득 장치를 이용한 수신기.
  15. 제 10 항에 있어서, 상기 초기 동기화기는,
    상기 상관 검출기로부터 수신되는 신호의 동기 여부를 판단하여 출력하는 동기화 판별기와,
    상기 동기화 판별기로부터 출력되는 출력값을 입력받아 버퍼에 저장한 후 버퍼내의 결합 부호값에 변화가 있을 경우 동기 위치값을 구하여 동기 위치값과 결합 부호값을 레지스터에 저장하는 결합부호/동기위치 검출기로 구성되는 것을 특징으로 하는 병렬 처리 구조의 DS-CDMA UWB 시스템에서의 초기 동기 획득 장치를 이용한 수신기.
  16. 제 15 항에 있어서, 상기 동기화 판별기는,
    상기 상관 검출기로부터 역확산된 복소수 결과값이 입력되면 다수개의 n 심볼 입력신호를 각각 입력받아 심볼 매치 필터로부터 입력되는 각각의 프리앰블 패턴을 곱셈 연산하는 곱셈기와,
    상기 곱셈기로부터 곱셈 연산된 값들을 각각 입력받아 동기 결합을 수행하여 m 쌍의 결합 결과값을 출력하는 동기결합 합산기와,
    상기 동기결합 합산기로부터 출력되는 각각의 결과값으로부터 m 개의 에너지값을 계산하는 에너지 계산기와,
    상기 에너지 계산기로부터 출력되는 m 개의 에너지값에 대해 비동기 결합을 수행하여 결과값을 출력하는 비동기결합 합산기와,
    상기 비동기결합 합산기로부터 출력되는 결과값을 입력받아 임계값과 비교하여 임계값 이하일 경우에는 기설정된 프리앰블 패턴으로 계속 필터 기능을 수행하고, 임계값을 넘을 경우 다음 (n*m+α 여기서, α>0 인 정수) 심볼 구간중 (n*m ) 심볼을 프리앰블 패턴으로 재설정하여 필터 기능을 수행하는 비교기와,
    상기 비동기결합 합산기를 통해 입력되는 에너지 크기들을 측정하여 p(p ≥1) 등까지의 결과값을 저장하여 동기화 여부를 판별하는 최대값 측정기와,
    상기 최대값 측정기로부터 측정된 결과값을 저장하는 최대값 저장부로 구성되는 것을 특징으로 하는 병렬 처리 구조의 DS-CDMA UWB 시스템에서의 초기 동기 획득 장치를 이용한 수신기.
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