KR20060031393A - Semiconductor memory device - Google Patents

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KR20060031393A KR1020040080406A KR20040080406A KR20060031393A KR 20060031393 A KR20060031393 A KR 20060031393A KR 1020040080406 A KR1020040080406 A KR 1020040080406A KR 20040080406 A KR20040080406 A KR 20040080406A KR 20060031393 A KR20060031393 A KR 20060031393A
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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 테스트 감소를 위한 입출력 압축 테스트 모드시 선택되지 않은 뱅크에 연결된 입출력패드의 리드 데이터를 고정시킴으로써, 테스트 프로그램 작성이 용이하고 뱅크 인터리브 모드시의 테스트가 가능하고 여러 칩을 테스트하는 경우 테스트 시간을 감소시키는 기술이다. 이를 위한 본 발명은 글로벌 입출력 라인을 공유하고, 복수개의 뱅크어드레스신호에 의해 선택되어 구동되는 복수개의 뱅크와, 노멀 모드시에 상기 복수개의 뱅크 중 선택된 뱅크의 데이터를 증폭하는 복수개의 노멀모드용 입출력 센스앰프와, 테스트 모드시에 상기 복수개의 뱅크 중 선택된 뱅크의 데이터를 증폭하되, 상기 복수개의 뱅크 어드레스신호에 따라 상기 복수개의 뱅크 중 비선택된 뱅크에 연결된 경우 항상 패스되는 데이터로 고정된 출력신호를 출력하는 복수개의 테스트 모드용 입출력 센스앰프를 포함하여 구성함을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to fix test data of an input / output pad connected to an unselected bank in an input / output compression test mode for test reduction, thereby making it easy to create a test program and testing in a bank interleaved mode. This is a technique that reduces the test time if possible and when testing multiple chips. To this end, the present invention shares a global input / output line, a plurality of banks selected and driven by a plurality of bank address signals, and a plurality of normal mode input / output for amplifying data of a selected bank among the plurality of banks in a normal mode. Amplifying data of a selected bank among the plurality of banks in a sense amplifier and a test mode, and outputting a fixed output signal that is always passed when connected to an unselected bank among the plurality of banks according to the plurality of bank address signals; And a plurality of input / output sense amplifiers for outputting a test mode.

Description

반도체 메모리 장치{Semiconductor memory device}Semiconductor memory device

도 1은 종래의 반도체 메모리 장치의 구성도.1 is a block diagram of a conventional semiconductor memory device.

도 2는 도 1의 테스트 모드용 입출력 센스앰프의 내부 회로도.FIG. 2 is an internal circuit diagram of an input / output sense amplifier for the test mode of FIG. 1. FIG.

도 3은 도 1의 반도체 메모리 장치의 노멀 모드시의 입출력 파형도.FIG. 3 is an input / output waveform diagram in normal mode of the semiconductor memory device of FIG. 1. FIG.

도 4는 도 1의 반도체 메모리 장치의 테스트 모드시의 입출력 파형도.4 is an input / output waveform diagram in a test mode of the semiconductor memory device of FIG. 1.

도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도.5 is a configuration diagram of a semiconductor memory device according to an embodiment of the present invention.

도 6은 도 5의 테스트 모드용 입출력 센스앰프의 내부 회로도.6 is an internal circuit diagram of an input / output sense amplifier for the test mode of FIG.

도 7은 도 5의 반도체 메모리 장치의 테스트 모드시의 입출력 파형도.7 is an input / output waveform diagram in a test mode of the semiconductor memory device of FIG. 5;

본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 테스트 감소를 위한 입출력 압축 테스트 모드시 선택되지 않은 뱅크에 연결된 입출력패드의 리드 데이터를 고정시킴으로써, 뱅크 인터리브 모드시의 테스트가 가능하고 여러 칩을 테스트하는 경우 테스트 시간을 감소시키는 기술이다.The present invention relates to a semiconductor memory device, and more particularly, by fixing read data of an input / output pad connected to an unselected bank in an input / output compression test mode for test reduction, a test in a bank interleaved mode is possible, This is a technique that reduces test time when testing.

일반적으로, 공정 기술의 발달과 더불어 반도체 메모리 장치가 고집적화 되면서 칩의 신뢰성을 보증하기 위해서 제조 후 고가의 테스트 장비로 장시간에 걸쳐 테스트를 하게 된다.In general, with the development of process technology, as semiconductor memory devices are highly integrated, in order to guarantee chip reliability, expensive test equipments are tested for a long time after manufacture.

그에따라, 메모리 소자의 고집적화에 따라 테스트 시간은 메모리 소자의 단가의 큰 비중을 차지하고 있다. 따라서, 효율적으로 테스트 시간을 줄인다면 테스트 단가를 줄일 수 있고, 그에 따라 메모리 소자의 단가도 줄일 수 있다.Accordingly, with high integration of memory devices, test time accounts for a large portion of the cost of memory devices. Therefore, if the test time is efficiently reduced, the test cost can be reduced, thereby reducing the cost of the memory device.

일반적으로 DRAM 소자는 X4, X8, X16 등의 구조로 구성된다. 여기서, X4, X8, X16는 한번의 동작으로 몇개의 데이터가 출력되는가를 의미한다. 만일 X16에서 X8로 동작시키기 위해서는 어드레스가 하나 더 증가하게 되고, X4로 동작시키기 위해서는 어드레스가 2개 더 증가하게 된다. 이러한 상태가 될수록 테스트 시간은 2배씩 증가하게 된다. In general, DRAM devices have a structure such as X4, X8, and X16. Here, X4, X8, and X16 mean how many data are output in one operation. If X16 to X8, the address is increased by one more, and to operate with X4, the address is increased by two more. In this state, the test time is doubled.

한편, 웨이퍼를 테스트할 때 하나의 칩씩 테스트하는 것이 아니라 동시에 8개 또는 16개의 칩을 테스트하게 된다. 이 경우 상기한 바와 같이 테스트 시간을 줄이기 위해서는 X16으로 테스트해야 하는데, 이는 DQ 핀이 각각의 칩당 16개가 존재해야 한다는 것을 의미한다. 이것은 웨이퍼 테스트를 하기 위한 프루브 카드(probe card)의 단가를 높일 뿐만 아니라 제작상에 상당한 어려움을 줄 수 있다.On the other hand, when testing wafers, instead of testing one chip at a time, eight or sixteen chips are tested simultaneously. In this case, as described above, to reduce the test time, the test should be performed with X16, which means that 16 DQ pins should exist for each chip. This not only increases the cost of the probe card for wafer testing, but can also pose significant difficulties in manufacturing.

이러한 문제점을 해결하기 위한 대안으로 도입된 것이 DQ 압축 모드(DQ compress mode)이다. DQ 압축 모드는 외부에서는 X4로 동작하도록 하고, 내부적으로는 X16으로 동작시키는 모드이다. 즉, 하나의 데이터는 내부적으로 4개의 데이터를 함축하고 있는 것이다. 이렇게 함으로써 테스트 시간을 줄일 수 있을 뿐만 아니라 4개의 데이터 핀만을 가지고도 하나의 칩을 테스트할 수 있다. An alternative to solve this problem is the DQ compress mode. DQ compression mode is a mode to operate X4 externally and X16 internally. That is, one data implies four data internally. This not only reduces test time, but also tests a single chip with only four data pins.

또한, DQ 압축 모드의 장점중의 하나는 테스트 장비가 가지고 있는 메모리 사이즈를 줄일 수 있다는 것이다. 예를들면, 64M를 테스트할 수 있는 테스트 장비를 256M에 적용한다면 메모리 사이즈가 작기때문에 불가능하지만, DQ 압축 모드를 사용한다면 256/4만큼의 메모리 사이즈를 가지고도 테스트할 수 있으므로 새로운 장비가 없어도 테스트가 가능하다.In addition, one of the advantages of the DQ compression mode is that it reduces the memory size of the test equipment. For example, if you apply a test equipment that can test 64M to 256M, it is not possible because of the small memory size.However, if you use DQ compression mode, you can test with 256/4 memory size. Is possible.

도 1은 종래의 디큐 압축 모드를 구현한 반도체 메모리 장치의 구성도이다.1 is a configuration diagram of a semiconductor memory device implementing a conventional deque compression mode.

도 1의 반도체 메모리 장치는 4개의 뱅크(1)와 복수개의 노멀 모드용 입출력 센스앰프(11), 테스트 모드용 입출력 센스앰프(12), 복수개의 라이트 드라이버(13)를 구비하고, 각각의 뱅크는 글로벌 입출력라인 GIO(Grobal Input Output)을 공유한다.The semiconductor memory device of FIG. 1 includes four banks 1, a plurality of normal mode input / output sense amplifiers 11, a test mode input / output sense amplifier 12, and a plurality of write drivers 13. The global input / output line shares a global input output (GIO).

상기와 같은 구조의 반도체 메모리 장치는 테스트 모드시에 각 뱅크의 입출력 데이터를 모두 압축하여 하나의 글로벌 입출력 라인 GIO를 활성화시켜 데이터를 입출력한다. 즉, 도 1과 같이, 4개의 뱅크인 경우 4개의 글로벌 입출력라인 GIO을 사용하여 16개의 데이터를 4개씩 압축하여 출력한다. 그에 따라, 각 뱅크를 동시에 활성화시키면 각 뱅크의 데이터가 모두 압축되어 추가적인 어드레스 핀의 구비없이 테스트 타임이 1/4로 감소하게 된다.The semiconductor memory device having the above structure compresses all input / output data of each bank in the test mode, activates one global input / output line GIO, and inputs and outputs data. That is, as shown in FIG. 1, in case of four banks, 16 data are compressed and output by four by using four global input / output line GIOs. Thus, activating each bank simultaneously compresses all data in each bank, reducing test time to one-quarter without the need for additional address pins.

도 2는 도 1의 테스트 모드용 입출력 센스앰프(12)의 내부 회로도이다.FIG. 2 is an internal circuit diagram of the input / output sense amplifier 12 for the test mode of FIG. 1.

테스트 모드용 입출력 센스앰프(11)는 인버터 IV1 ~ IV3, 낸드게이트 ND1, ND2, 및 노아게이트 NOR1, 피모스 트랜지스터 PM1, 및 엔모스 트랜지스터 NM1를 구비한다.The input / output sense amplifier 11 for test mode includes inverters IV1 to IV3, NAND gates ND1, ND2, and NOR gate NOR1, PMOS transistor PM1, and NMOS transistor NM1.

인버터 IV1는 라이트신호 WTS를 반전하고, 낸드게이트 ND1는 라이트신호 WTS 와 제어신호 TPARA를 낸드연산하며, 인버터 IV2는 낸드게이트 ND1의 출력을 반전한다. 인버터 IV3는 인버터 IV2의 출력을 반전하고, 노아게이트 NOR1는 제어신호 TDCMP와 인버터 IV3의 출력을 노아연산하며, 낸드게이트 ND2는 제어신호 TDCMP와 인버터 IV2의 출력을 낸드연산한다.The inverter IV1 inverts the write signal WTS, the NAND gate ND1 performs a NAND operation of the write signal WTS and the control signal TPARA, and the inverter IV2 inverts the output of the NAND gate ND1. The inverter IV3 inverts the output of the inverter IV2, the NOA gate NOR1 performs a no operation on the control signal TDCMP and the output of the inverter IV3, and the NAND gate ND2 performs a NAND operation on the control signal TDCMP and the output of the inverter IV2.

피모스 트랜지스터 PM1는 낸드게이트 ND2의 출력에 의해 제어되어 전원전압레벨을 출력하고, 엔모스 트랜지스터 NM1는 피모스 트랜지스터 PM1과 직렬연결되고 노아게이트 NOR1의 출력에 의해 제어되어 접지전압레벨을 출력한다.The PMOS transistor PM1 is controlled by the output of the NAND gate ND2 to output the power supply voltage level, and the NMOS transistor NM1 is connected in series with the PMOS transistor PM1 and controlled by the output of the NOA gate NOR1 to output the ground voltage level.

상기와 같은 구성을 갖는 종래의 반도체 메모리 장치는, 도 3과 같이, 노멀 모드시에는 뱅크 어드레스신호 ATDE<0:3>에 따라 모든 뱅크를 순차적으로 활성화시켜 데이터를 입출력한다. 그러나, 도 4와 같이, 테스트 모드시에는 뱅크 어드레스신호 ATDE<0:3>가 모두 하이레벨이 되어 모든 뱅크를 활성화시키고, 선택된 뱅크의 데이터 중 압축된 데이터가 실리는 입출력 라인만 테스트해야 하는데 선택되지 않은 뱅크의 입출력 라인의 더미 데이터로 인해 패스 페일을 판정할 수 없다. 따라서, 종래에는 테스트 모드시에 뱅크 인터리브 테스트시에만 발생하는 불량은 스크린할 수 없는 문제점이 있다. In the conventional semiconductor memory device having the above configuration, as shown in FIG. 3, in the normal mode, all banks are sequentially activated according to the bank address signals ATDE <0: 3> to input and output data. However, as shown in FIG. 4, in the test mode, all of the bank address signals ATDE <0: 3> are at a high level to activate all banks, and only the input / output line carrying compressed data among the selected bank data should be tested. The pass fail cannot be determined due to the dummy data of the input / output lines of the bank that are not in the bank. Therefore, there is a problem in that a defect which occurs only in the bank interleave test in the test mode cannot be screened conventionally.

또한, 모든 뱅크를 동시에 활성화 하여 테스트 하는 경우 모든 비트라인 센스앰프가 동시에 구동되어 전류를 과도하게 소모함으로써 오버킬(overkill)될 수 있는 문제점이 있다.In addition, when all banks are simultaneously activated and tested, all bit line sense amplifiers may be driven at the same time and may be overkill by consuming excessive current.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 테스트 모드의 데이 터 리드시에 선택되지 않은 뱅크의 데이터를 항상 패스처리할 수 있는 데이터로 고정시켜, 최종 입출력라인에 실린 선택된 뱅크의 압축 데이터로만 패스 페일을 판정할 수 있도록 하여, 뱅크 인터리브 테스트가 가능하도록 하는데 있다.SUMMARY OF THE INVENTION An object of the present invention for solving the above problems is to fix the data of a bank not selected at the time of data reading in the test mode as data that can always pass through, and to compress the data of the selected bank loaded on the final input / output line. It is possible to determine a low pass failure so that a bank interleave test can be performed.

또한, 압축 테스트가 가능하도록 함으로써 테스트 타임을 감소시키는데 있다.It also aims at reducing test time by enabling compression testing.

또한, 모든 뱅크를 동시에 활성화 하여 테스트 하는 경우 테스트 모드용 비트라인 센스앰프만 구동시켜 과도전류를 방지함으로써, 오버킬(overkill)을 방지하는데 있다.In addition, when all the banks are simultaneously activated and tested, only the bit line sense amplifier for the test mode is driven to prevent the overcurrent, thereby preventing overkill.

상기 과제를 달성하기 위한 본 발명은 글로벌 입출력 라인을 공유하고, 복수개의 뱅크어드레스신호에 의해 선택되어 구동되는 복수개의 뱅크와, 노멀 모드시에 상기 복수개의 뱅크 중 선택된 뱅크의 데이터를 증폭하는 복수개의 노멀모드용 입출력 센스앰프와, 테스트 모드시에 상기 복수개의 뱅크 중 선택된 뱅크의 데이터를 증폭하되, 상기 복수개의 뱅크 어드레스신호에 따라 상기 복수개의 뱅크 중 비선택된 뱅크에 연결된 경우 항상 패스되는 데이터로 고정된 출력신호를 출력하는 복수개의 테스트 모드용 입출력 센스앰프를 포함하여 구성함을 특징으로 한다.According to the present invention for achieving the above object, a plurality of banks which share a global input / output line and are selected and driven by a plurality of bank address signals, and a plurality of banks which amplify data of a selected bank among the plurality of banks in a normal mode Amplifies the input / output sense amplifier for the normal mode and the data of the selected bank among the plurality of banks in the test mode, and is always fixed when data is passed when connected to an unselected bank among the plurality of banks according to the plurality of bank address signals. And a plurality of test mode input / output sense amplifiers for outputting the output signal.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.5 is a configuration diagram illustrating a semiconductor memory device in accordance with an embodiment of the present invention.

반도체 메모리 장치는 4개의 뱅크(100)와 복수개의 노멀 모드용 입출력 센스 앰프(101), 테스트 모드용 입출력 센스앰프(102), 복수개의 라이트 드라이버(103)를 구비하고, 각각의 뱅크는 글로벌 입출력라인 GIO(Grobal Input Output)을 공유한다.The semiconductor memory device includes four banks 100, a plurality of normal mode input / output sense amplifiers 101, a test mode input / output sense amplifier 102, and a plurality of write drivers 103, each bank having a global input / output signal. Share the line GIO (Grobal Input Output).

상기와 같은 구조의 반도체 메모리 장치는 테스트 모드시에 각 뱅크의 입출력 데이터를 모두 압축하여 하나의 글로벌 입출력 라인 GIO를 활성화시켜 데이터를 입출력한다. 즉, 도 5과 같이, 4개의 뱅크인 경우 4개의 글로벌 입출력라인 GIO을 사용하여 16개의 데이터를 4개씩 압축하여 출력한다. 그에 따라, 각 뱅크를 동시에 활성화시키면 각 뱅크의 데이터가 모두 압축되어 추가적인 어드레스 핀의 구비없이 테스트 타임이 1/4로 감소하게 된다.The semiconductor memory device having the above structure compresses all input / output data of each bank in the test mode, activates one global input / output line GIO, and inputs and outputs data. That is, as shown in FIG. 5, in the case of four banks, 16 data are compressed and output by four by using four global input / output line GIOs. Thus, activating each bank simultaneously compresses all data in each bank, reducing test time to one-quarter without the need for additional address pins.

도 6은 도 5의 테스트 모드용 입출력 센스앰프(102)의 내부 회로도이다.FIG. 6 is an internal circuit diagram of the input / output sense amplifier 102 for the test mode of FIG. 5.

테스트 모드용 입출력 센스앰프(12)는 논리조합부(111), 전달부(112), 및 구동부(113)를 구비한다.The input / output sense amplifier 12 for the test mode includes a logic combiner 111, a transfer unit 112, and a driver 113.

논리조합부(111)는 테스트 모드신호 TPARA, 라이트신호 WTS, 및 뱅크 어드레스신호 ATDE<i>를 논리조합하여, 테스트모드 리드신호 TPARARD와 전달부(112) 및 구동부(113)를 제어하는 출력신호를 출력한다. 이때, 테스트 모드신호 TPARA는 테스트 모드시에 하이레벨로 인에이블되고, 테스트모드 리드신호 TPARARD는 테스트 모드 중 리드동작 시에 하이레벨로 인에이블되며, 라이트신호 WTS는 라이트 동작시에 하이레벨로 인에이블되고 리드 동작시에는 로우레벨로 디스에이블된다.The logic combiner 111 logically combines the test mode signal TPARA, the write signal WTS, and the bank address signal ATDE <i> to control the test mode read signal TPARARD, the transfer unit 112, and the drive unit 113. Outputs At this time, the test mode signal TPARA is enabled at the high level in the test mode, the test mode read signal TPARARD is enabled at the high level during the read operation during the test mode, and the write signal WTS is enabled at the high level during the write operation. It is enabled and disabled to the low level during read operation.

이를 위해, 논리조합부(111)는 인버터 IV4~ IV7, 낸드게이트 ND3, ND4, 및 노아게이트 NOR2를 구비한다. To this end, the logic combination unit 111 includes inverters IV4 to IV7, NAND gates ND3, ND4, and NOA gate NOR2.                     

인버터 IV4는 라이트신호 WTS를 반전하고, 낸드게이트 ND3는 테스트 모드신호 TPARA와 인버터 IV4의 출력을 낸드연산하고, 인버터 IV5는 낸드게이트 ND3의 출력을 반전하여 테스트모드 리드신호 TPARARD를 출력한다. 낸드게이트 ND4는 테스트모드 리드신호 TPARARD와 뱅크 어드레스신호 ATDE<i>를 낸드연산하고, 인버터 IV6는 낸드게이트 ND4의 출력을 반전하고 IV7은 인버터 IV6의 출력을 반전한다. 노아게이트 NOR2는 인버터 IV7의 출력과 압축 데이터신호 TDCMP를 노아연산한다. 이때, 압축 데이터신호 TDCMP는 뱅크로부터 출력된 데이터신호이다.The inverter IV4 inverts the write signal WTS, the NAND gate ND3 NAND-operates the test mode signal TPARA and the outputs of the inverter IV4, and the inverter IV5 inverts the output of the NAND gate ND3 to output the test mode read signal TPARARD. NAND gate ND4 NAND-operates the test mode read signal TPARARD and bank address signal ATDE <i>, inverter IV6 inverts the output of NAND gate ND4, and IV7 inverts the output of inverter IV6. Noah gate NOR2 performs a no operation on the output of inverter IV7 and the compressed data signal TDCMP. At this time, the compressed data signal TDCMP is a data signal output from the bank.

전달부(112)는 인버터 IV8, 피모스 트랜지스터 PM2, 및 엔모스 트랜지스터 NM2, NM3를 구비한다.The transfer unit 112 includes an inverter IV8, a PMOS transistor PM2, and an NMOS transistor NM2 and NM3.

인버터 IV8는 인버터 IV6, IV7의 출력에 의해 제어되어 압축 데이터신호 TDCMP를 반전하고, 피모스 트랜지스터 PM2와 엔모스 트랜지스터 NM2는 테스트모드 리드신호 TPARARD에 의해 제어되어 인버터 IV8의 출력을 선택적으로 전달한다. 엔모스 트랜지스터 NM3는 엔모스 트랜지스터 NM2와 접지전압단에 사이에 연결되고 인버터 IV7의 출력에 의해 제어된다.The inverter IV8 is controlled by the outputs of the inverters IV6 and IV7 to invert the compressed data signal TDCMP, and the PMOS transistor PM2 and the NMOS transistor NM2 are controlled by the test mode read signal TPARARD to selectively transmit the output of the inverter IV8. NMOS transistor NM3 is connected between NMOS transistor NM2 and the ground voltage terminal and is controlled by the output of inverter IV7.

구동부(113)는 전원전압단과 접지전압단 사이에 직렬연결되고, 전달부(112)의 출력과 논리조합부(11)의 출력에 의해 각각 제어되는 피모스 트랜지스터 PM3와엔모스 트랜지스터 NM4를 구비한다.The driver 113 includes a PMOS transistor PM3 and an NMOS transistor NM4 connected in series between a power supply voltage terminal and a ground voltage terminal, respectively controlled by an output of the transfer unit 112 and an output of the logic combination unit 11. .

이와같이, 본 발명의 테스트 모드용 입출력 센스앰프(102)는 뱅크 어드레스신호 ATED<i>에 따라 테스트 모드용 입출력 센스앰프(102)가 연결된 뱅크가 선택된 뱅크이면 그대로 데이터를 출력하고, 비선택 뱅크이면 고정된 하이레벨의 데이터를 출력한다.As described above, the test mode input / output sense amplifier 102 according to the present invention outputs data as it is if the bank to which the test mode input / output sense amplifier 102 is connected is selected according to the bank address signal ATED <i>. Output fixed high level data.

이하, 도 7을 참조하여, 본 발명의 반도체 메모리 장치의 리드 동작 시의 압축 테스트 동작을 설명하기로 한다.Hereinafter, a compression test operation during a read operation of the semiconductor memory device of the present invention will be described with reference to FIG. 7.

먼저, 압축 테스트 모드시는 데이터 패드(미도시)로 데이터가 입력되면 입력 데이터를 다중화하여 글록벌 입출력 라인(global IO line)에 동일한 입력 데이터로 전달하고 각각의 데이터는 뱅크와 셀 블럭에 연결된 로컬 입출력 라인(local IO line)에 전달되어 해당 어드레스에 의해 선택된 셀에 쓰여진다.First, in the compression test mode, when data is input to a data pad (not shown), the input data are multiplexed and transferred as the same input data to the global IO line, and each data is local to the bank and the cell block. It is delivered to a local IO line and written to the cell selected by that address.

그 후, 라이트된 데이터를 다시 리드 시에, 뱅크 어드레스신호 ATED<0:3>에 의해 각 뱅크가 모두 활성화되어 테스트모드용 입출력 센스앰프(102)가 구동하고, 선택되지 않은 뱅크의 테스트 모드용 입출력 센스앰프는 패스용으로 고정된 출력데이터를 글로벌 입출력 라인 GIO으로 출력하고, 선택된 뱅크의 테스트 모드용 입출력 센스앰프의 출력데이터를 글로벌 입출력 라인 GIO로 출력한다. 글로벌 입출력 라인 GIO의 데이터는 압축회로(미도시)에 전달되어 압축되어 출력하여 그 결과로 메모리 셀의 불량유무를 테스트 한다. Thereafter, upon rewriting the written data, all banks are activated by the bank address signal ATED <0: 3> to drive the input / output sense amplifier 102 for the test mode, and the test mode for the unselected bank. The input / output sense amplifier outputs the output data fixed for the pass to the global input / output line GIO, and outputs the output data of the input / output sense amplifier for the test mode of the selected bank to the global input / output line GIO. The data of the global input / output line GIO is transferred to a compression circuit (not shown), compressed and output, and as a result, the memory cell is tested for defects.

이와같이, 본 발명은 선택되지 않은 뱅크의 출력데이터는 항상 패스되는 패스용 데이터로 고정시켜 그와 무관하게 선택된 뱅크의 출력데이터만으로 정상유무를 테스트할 수 있도록 함으로써 테스트가 가능하다.As described above, the present invention can be tested by fixing output data of a non-selected bank as pass data that is always passed, so that it is possible to test whether the output data of the selected bank is normal only with the output data of the selected bank.

이하, 표 1 및 도 7을 참조하여 반도체 메모리 장치의 테스트 동작을 설명하기로 한다.Hereinafter, a test operation of the semiconductor memory device will be described with reference to Table 1 and FIG. 7.

[표 1]TABLE 1

노멀모드Normal mode 리드시 4뱅크 동시구동Simultaneous driving of 4 banks at the time of lead 라이트시 4뱅크 동시구동Right-time four-bank operation 리드시 선택된 뱅크만 구동Drive only selected bank on read 라이트시 선택된 뱅크만 구동Drive only selected bank at write 리드시 비선택 뱅크Unselected bank at lead time 라이트시비선택 뱅크Write fertilization bank TPARATPARA LL HH HH HH HH HH HH WTSWTS XX LL HH LL HH LL HH ATDE<i>ATDE <i> XX 모두 HAll H 모두 HAll H HH XX LL XX GIOGIO 단절Disconnection TDCMPTDCMP 단절Disconnection TDCMPTDCMP 단절Disconnection H고정H fixation 단절Disconnection

표 1에서, 테스트 모드신호 TPARA가 하이레벨로 인에이블되면 테스트모드로 진입되고, 라이트신호 WTS가 하이레벨로 인에이블되면 라이트모드로 되고 로우레벨로 디스에이블되면 리드모드가 된다. 뱅크 어드레스신호 ATED<i>는 뱅크를 선택하는 신호로서, 하이레벨로 인에이블되면 어드레스에 해당하는 뱅크가 활성화된다. 글로벌 입출력 라인 GIO는 라이트 시에는 테스트 모드용 입출력 센스앰프(102)를 오프시켜 단절된다.In Table 1, when the test mode signal TPARA is enabled at the high level, the test mode is entered. When the write signal WTS is enabled at the high level, the test mode is entered into the write mode. When the test mode signal TPARA is enabled at the high level, the test mode signal TPARA is in the read mode. The bank address signal ATED <i> is a signal for selecting a bank, and when enabled at a high level, the bank corresponding to the address is activated. The global input / output line GIO is disconnected by turning off the input / output sense amplifier 102 for the test mode at the time of writing.

표 1에 도시한 바와 같이, 테스트 모드의 리드 동작 시 4개의 뱅크를 동시에 구동하는 경우에는 글로벌 입출력 라인 GIO에 압축데이터신호 TDCMP가 실리게 되고, 라이트 동작시에는 단절된다. 이때, 비선택된 뱅크의 출력 데이터를 하이레벨신호로 고정시키고 선택된 뱅크의 데이터만 압축하여 압축 데이터신호 TDCMP를 글로벌 입출력 라인 GIO에 실리게 한다. 그에 따라, 선택된 뱅크의 데이터만으로 테스트를 한다.As shown in Table 1, when four banks are simultaneously driven during the read operation in the test mode, the compressed data signal TDCMP is loaded on the global input / output line GIO and disconnected during the write operation. At this time, the output data of the unselected bank is fixed to the high level signal, and only the data of the selected bank is compressed to load the compressed data signal TDCMP on the global input / output line GIO. Accordingly, the test is performed only with data of the selected bank.

도 7에 도시한 바와 같이, 압축 테스트 모드의 리드시에 글로벌 입출력 라인 GIO<0:3>에 선택된 뱅크의 데이터만 실리고 선택되지 않은 뱅크의 데이터는 하이레벨로 고정되어 실리도록 함으로써, 선택된 뱅크의 실질적인 데이터만 출력하여 테스트를 할 수 있도록 한다.As shown in Fig. 7, the data of the selected bank is loaded on the global input / output lines GIO <0: 3> only when the compression test mode is read, and the data of the unselected bank is fixed at a high level. Only the actual data can be output for testing.

이상에서 살펴본 바와 같이, 본 발명은 테스트 모드의 리드 동작시에 비선택된 뱅크의 데이터는 하이레벨로 고정시키고 선택된 뱅크의 데이터만 실질적인 데이터로 출력하여 테스트하도록 하여 뱅크 인터리브 테스트가 가능하고, 테스트 타임을 감소시키는 효과가 있다. As described above, the present invention enables bank interleaving test by fixing the data of the unselected bank to a high level and outputting only the data of the selected bank as the actual data during the read operation of the test mode. It has a reducing effect.

또한, 입출력 센스앰프를 동시에 모두 구동시키지 않고 선택된 뱅크의 입출력 센스앰프만을 구동하여 테스트 모드시의 과도전류를 방지하는 효과가 있다.In addition, there is an effect of preventing the transient current in the test mode by driving only the input / output sense amplifiers of the selected bank without driving all of the input / output sense amplifiers at the same time.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, replacements and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (10)

글로벌 입출력 라인을 공유하고, 복수개의 뱅크어드레스신호에 의해 선택되어 구동되는 복수개의 뱅크;A plurality of banks sharing a global input / output line and selected and driven by the plurality of bank address signals; 노멀 모드시에 상기 복수개의 뱅크 중 선택된 뱅크의 데이터를 증폭하는 복수개의 노멀모드용 입출력 센스앰프; 및A plurality of normal mode input / output sense amplifiers for amplifying data of a selected bank among the plurality of banks in a normal mode; And 테스트 모드시에 상기 복수개의 뱅크 중 선택된 뱅크의 데이터를 증폭하되, 상기 복수개의 뱅크 어드레스신호에 따라 상기 복수개의 뱅크 중 비선택된 뱅크에 연결된 경우 항상 패스되는 데이터로 고정된 출력신호를 출력하는 복수개의 테스트 모드용 입출력 센스앰프;A plurality of banks that amplify data of a selected bank among the plurality of banks in a test mode, and output a fixed output signal with data that is always passed when connected to an unselected bank among the plurality of banks according to the plurality of bank address signals; Input / output sense amplifiers for test mode; 를 포함하여 구성함을 특징으로 하는 반도체 메모리 장치.A semiconductor memory device comprising a. 제 1항에 있어서, The method of claim 1, 라이트 동작 시 상기 글로벌 입출력 라인의 데이터를 상기 뱅크에 라이트 하는 복수개의 라이트 드라이버를 더 포함하여 구성함을 특징으로 하는 반도체 메모리 장치.And a plurality of write drivers configured to write data of the global input / output lines to the bank during a write operation. 제 2항에 있어서, 상기 복수개의 테스트 모드용 입출력 센스앰프는,The input and output sense amplifiers of claim 2, 상기 라이트 동작시에 활성화되는 라이트신호, 상기 뱅크 어드레스신호, 및 테스트 모드시에 활성화되는 테스트모드신호를 논리조합하는 논리조합부;A logic combiner for logically combining the write signal activated during the write operation, the bank address signal, and the test mode signal activated during the test mode; 상기 논리조합부의 출력에 의해 제어되어 압축 데이터신호를 전달하는 전달부; 및A transfer unit controlled by an output of the logical combination unit to transmit a compressed data signal; And 상기 전달부의 출력 및 상기 논리조합부의 출력에 의해 제어되어 출력데이터를 상기 글로벌 입출력 라인으로 출력하는 구동부;A driving unit controlled by an output of the transfer unit and an output of the logical combination unit to output output data to the global input / output line; 를 구비함을 특징으로 하는 반도체 메모리 장치.A semiconductor memory device comprising: a. 제 3항에 있어서, 상기 논리조합부는, The method of claim 3, wherein the logical combination portion, 상기 테스트 모드신호 및 상기 라이트신호를 논리연산하는 제 1 논리연산부;A first logic calculator configured to logically operate the test mode signal and the write signal; 상기 제 1 논리연산부의 출력과 상기 뱅크 어드레스신호를 논리연산하는 제 2 논리연산부;A second logic operation unit configured to perform a logic operation on the output of the first logic operation unit and the bank address signal; 상기 제 2 논리연산부의 출력을 순차적으로 반전하는 제 1 및 2 반전부; 및First and second inversion units sequentially inverting the output of the second logic operation unit; And 상기 압축 데이터신호 및 상기 제 2 반전부의 출력을 논리연산하는 제 3 논리연산부;A third logical operation unit configured to perform a logical operation on the compressed data signal and the output of the second inverting unit; 를 구비함을 특징으로 하는 반도체 메모리 장치.A semiconductor memory device comprising: a. 제 4항에 있어서, 상기 제 1 및 제 2 논리연산부는 낸드게이트임을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device of claim 4, wherein the first and second logic operations are NAND gates. 제 5항에 있어서, 상기 제 3 논리연산부는 노아게이트임을 특징으로 하는 반도체 메모리 장치.6. The semiconductor memory device of claim 5, wherein the third logic operation unit is a noble gate. 제 4항에 있어서, 상기 전달부는, The method of claim 4, wherein the delivery unit, 상기 제 1 및 2 반전부의 출력에 의해 제어되어 상기 압축 데이터신호를 반전하는 제 3 반전부;A third inverting unit controlled by an output of the first and second inverting units to invert the compressed data signal; 상기 제 1 논리연산부의 출력에 의해 제어되어 상기 압축 데이터신호를 상기 구동부로 전달하는 제 1 및 2 스위칭부; 및First and second switching units controlled by an output of the first logical operation unit to transfer the compressed data signal to the driving unit; And 상기 제 2 반전부의 출력에 의해 제어되어 접지전압레벨을 상기 제 2 스위칭부에 전달하는 제 3 스위칭부;A third switching unit controlled by an output of the second inverting unit and transferring a ground voltage level to the second switching unit; 를 구비함을 특징으로 하는 반도체 메모리 장치.A semiconductor memory device comprising: a. 제 7항에 있어서, 상기 제 1 스위칭부는 피모스 트랜지스터임을 특징으로 하는 반도체 메모리 장치. 8. The semiconductor memory device of claim 7, wherein the first switching unit is a PMOS transistor. 제 7항에 있어서, 상기 제 2 및 3 스위칭부는 엔모스 트랜지스터임을 특징으로 하는 반도체 메모리 장치. 8. The semiconductor memory device of claim 7, wherein the second and third switching units are NMOS transistors. 제 7항에 있어서, 상기 구동부는 The method of claim 7, wherein the driving unit 상기 전달부의 출력에 의해 제어되어 전원전압레벨을 출력하는 제 4 스위칭부; 및A fourth switching unit controlled by an output of the transfer unit to output a power supply voltage level; And 상기 논리조합부의 출력에 의해 제어되어 접지전압레벨을 출력하는 제 5 스 위칭부;A fifth switching unit controlled by an output of the logic combination unit to output a ground voltage level; 를 구비함을 특징으로 하는 반도체 메모리 장치.A semiconductor memory device comprising: a.
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US7747912B2 (en) 2006-07-10 2010-06-29 Samsung Electronics Co., Ltd. Semiconductor memory device capable of arbitrarily setting the number of memory cells to be tested and related test method
US7991530B2 (en) * 2007-06-14 2011-08-02 Kia Motors Corp. System and method for classifying vehicle occupant

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