KR100699827B1 - Memory module - Google Patents

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KR100699827B1
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김윤철
이준희
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삼성전자주식회사
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Abstract

메모리 모듈이 개시된다. A memory module is disclosed. 본 발명의 실시예에 따른 메모리 모듈은 복수개의 메모리 칩들, 제 1 모듈 NC 핀, 제 2 모듈 NC 핀을 구비한다. A memory module according to an embodiment of the present invention includes a plurality of memory chips, comprising: a first module NC pin, the second module NC pin. 제 1 모듈 NC 핀은 테스트 모드 신호를 수신하여 상기 메모리 칩들 각각의 제 1 NC(No Connection) 핀으로 인가한다. A first module NC pins are applied to the memory chips, each of the first NC (No Connection) pin to receive the test mode signal. 제 2 모듈 NC 핀은 상기 메모리 칩들 각각의 제 2 NC 핀으로부터 상기 메모리 칩이 결함 칩인지 정상 칩인지를 나타내는 테스트 결과 신호를 수신한다. A second module NC pin receives the test result signal indicating whether the memory chip is faulty chip is normal chip from each of the second NC pin the memory chips. 상기 메모리 칩들 각각은 내부의 서로 다른 메모리 블록을 동시에 테스트하고 상기 테스트 결과 신호를 상기 제 2NC 핀을 통하여 출력하며, 상기 서로 다른 메모리 블록들 중 하나의 메모리 블록의 테스트 데이터를 출력한다. Each of said memory chips is tested at the same time a different memory block within the output through the first pin 2NC the test result signal, the output of test data with each other in one memory block of the other memory block. 상기 메모리 칩들 각각은 N 비트의 메모리 셀들을 테스트하고 N/2 비트의 메모리 셀들에 대응되는 상기 테스트 데이터를 출력한다. The memory chips, each of the test memory cells of N bits and output the test data corresponding to the memory cells of the N / 2 bits. 상기 서로 다른 메모리 블록들은 동일한 뱅크(bank) 내부에 배치된다. The different memory blocks are disposed within the same bank (bank). 본 발명에 따른 메모리 모듈은 기입한 테스트 데이터를 다시 독출 함으로써 실장 테스트에 적합하며 테스트 시간을 감소시킬 수 있는 장점이 있다. A memory module according to the invention is suitable for mounting the test by reading the test data write back, and has the advantage of reducing the test time.

Description

메모리 모듈{Memory module} Memory module {Memory module}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다. A brief description of each drawing is provided in order to fully understand the drawings referred to in detailed description of the invention.

도 1은 종래의 반도체 메모리 소자의 병렬 테스트 장치를 설명하는 도면이다. 1 is a view for explaining a parallel test device of the conventional semiconductor memory device.

도 2는 본 발명의 실시예에 따른 메모리 모듈을 설명하는 도면이다. Figure 2 is a view illustrating a memory module according to an embodiment of the invention.

도 3(a)는 도 2의 메모리 칩이 핀(pin) 구조인 경우를 설명하는 도면이다. 3 (a) is a view for explaining a case where the pin (pin) the structure 2 of the memory chip.

도 3(b)는 도 2의 메모리 칩이 볼(ball) 구조인 경우를 설명하는 도면이다. 3 (b) is a view for explaining a case where the ball (ball) structure 2 of the memory chip.

도 4는 본 발명의 실시예에 따른 도 2의 메모리 모듈 내부의 메모리 칩의 내부 구조를 설명하는 회로도이다. 4 is a circuit diagram illustrating the internal structure of Figure 2 to the memory module, the interior of the memory chip according to an embodiment of the invention.

도 5는 본 발명의 다른 실시예에 따른 도 2의 메모리 모듈 내부의 메모리 칩의 내부 구조를 설명하는 회로도이다. 5 is a circuit diagram illustrating the internal structure of Figure 2 to the memory module, the interior of the memory chip according to another embodiment of the present invention.

도 6은 본 발명의 다른 실시예에 따른 메모리 장치를 설명하는 도면이다. 6 is a view illustrating a memory device according to another embodiment of the present invention.

도 7은 도 6의 메모리 장치를 복수개 구비하는 메모리 모듈을 설명하는 도면이다. 7 is a view for explaining a memory module having a plurality of memory devices of Fig.

본 발명은 메모리 모듈에 관한 것으로서, 특히 동일한 뱅크(bank)에 있는 두 개 이상의 메모리 셀들을 동시에 테스트할 수 있는 메모리 구조를 가지는 메모리 모듈에 관한 것이다. The present invention relates to a memory module, and more particularly to a memory module having a memory structure which can be tested at least two memory cells at the same time in the same bank (bank).

도 1은 종래의 반도체 메모리 소자의 병렬 테스트 장치를 설명하는 도면이다. 1 is a view for explaining a parallel test device of the conventional semiconductor memory device.

종래의 반도체 메모리 소자의 병렬 테스트 장치(100)는 메모리 뱅크(10), 앰프 블록(20) 글로벌 입출력 라인(GIO), 비교부(30) 및 출력 버퍼부(40)를 구비한다. The parallel test device 100 of the conventional semiconductor memory device having a memory bank 10, the amplifier block 20, the global IO line (GIO), the comparison unit 30 and the output buffer unit (40). 앰프 블록(20)은 메모리 뱅크(10)의 각 메모리 셀로부터 수신된 데이터를 증폭한다. Amplifier block 20 amplifies the data received from the memory cells of the memory banks (10).

증폭된 데이터는 글로벌 입출력 라인(GIO)을 통하여 비교부(30)로 인가되고 비교부(30)는 데이터를 비교하여 그 결과를 출력한다. The amplified data is supplied to the comparison section 30 through the global input and output lines (GIO), the comparison unit 30 compares the data and outputs the result. 비교부(30)는 배타적 논리합 수단들(미도시)을 구비하며, 배타적 논리합 수단들은 칼럼 라인(CD0 ~ CD3)에 의하여 선택된 4비트씩의 데이터를 각각 수신하여 비교한다. A comparison unit (30) is provided with a exclusive-or means (not shown), the exclusive-OR means are compared by receiving the data of each 4-bit selected by the column lines (CD0 ~ CD3) respectively.

데이터가 모두 동일하면 배타적 논리합 수단들은 논리 "0"을 출력하고 하나의 데이터라도 나머지 3개의 데이터와 다르면 배타적 논리합 수단들은 논리 "1"을 출력한다. When all the data is equal to the exclusive-OR means are outputting a logic "0" and any of the data is different from the other three data means are exclusive-OR and outputs the logic "1".

비교부(30)에서 출력된 배타적 논리합 수단들의 출력은 출력 버퍼부(40)를 통하여 외부의 테스트 장치(미도시)로 인가되며 테스트 장치는 메모리 셀의 불량 또는 정상 여부를 판단한다. The outputs of the exclusive-OR means output from the comparison section 30 is outputted through the buffer 40 is applied to an external test device (not shown), the test apparatus determines whether the failure or the top of the memory cell.

이와 같이, 종래의 병렬 테스트 장치(100)는 특정 뱅크의 메모리 셀의 데이터를 일반적인 독출 동작을 통하여 읽어낸 후 테스트가 수행되는데, 일반적인 독출 동작에서 한번에 독출 할 수 있는 데이터의 수는 제한적이다. In this way, conventional parallel test device 100 there is then read out the data of the memory cell of a specific bank via the common read operation test is performed, in a typical read operation, the number of data that can be read at one time is limited.

따라서, 메모리 집적도의 증가에 따라 실장에서의 테스트 시간 및 테스트 비용이 증가하는 문제가 있다. Thus, with increasing memory density it has a problem that the test time and test costs of the implementation increases.

또한, 메모리 제품을 생산하는 생산 부서에서의 실장 테스트는 테스트를 위하여 메모리 셀에 기입한 테스트 데이터를 그대로 독출하여 모든 출력 패드(미도시)에서 동시에 출력해야 하지만 종래의 병렬 테스트 장치(100)는 기입한 테스트 데이터를 그대로 독출 할 수 없는 문제가 있다. In addition, mounting the test in production department to produce memory devices reads out the test data written in the memory cell to the test as it must be output at the same time on all of the output pads (not shown), but conventional parallel test device 100 includes a write there is a problem that can not read the test data intact.

본 발명이 이루고자하는 기술적 과제는 동일한 뱅크의 두 개 이상의 메모리 셀을 동시에 테스트할 수 있는 구조를 가지는 메모리 모듈을 제공하는데 있다. The present invention is to provide a memory module having a structure capable of testing the two or more memory cells in the same bank at the same time.

상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 메모리 모듈은 복수개의 메모리 칩들, 제 1 모듈 NC 핀, 제 2 모듈 NC 핀을 구비한다. A memory module according to an embodiment of the present invention for achieving the above technical problem is provided with a plurality of memory chips, comprising: a first module NC pin, the second module NC pin.

제 1 모듈 NC 핀은 테스트 모드 신호를 수신하여 상기 메모리 칩들 각각의 제 1 NC(No Connection) 핀으로 인가한다. A first module NC pins are applied to the memory chips, each of the first NC (No Connection) pin to receive the test mode signal. 제 2 모듈 NC 핀은 상기 메모리 칩들 각각의 제 2 NC 핀으로부터 상기 메모리 칩이 결함 칩인지 정상 칩인지를 나타내는 테스트 결과 신호를 수신한다. A second module NC pin receives the test result signal indicating whether the memory chip is faulty chip is normal chip from each of the second NC pin the memory chips.

상기 메모리 칩들 각각은 내부의 서로 다른 메모리 블록을 동시에 테스트하 고 상기 테스트 결과 신호를 상기 제 2NC 핀을 통하여 출력하며, 상기 서로 다른 메모리 블록들 중 하나의 메모리 블록의 테스트 데이터를 출력한다. Each of said memory chips is tested at the same time a different memory block within, and output through the first pin 2NC the test result signal, the output of test data with each other in one memory block of the other memory block.

상기 메모리 칩들 각각은 N 비트의 메모리 셀들을 테스트하고 N/2 비트의 메모리 셀들에 대응되는 상기 테스트 데이터를 출력한다. The memory chips, each of the test memory cells of N bits and output the test data corresponding to the memory cells of the N / 2 bits. 상기 서로 다른 메모리 블록들은 동일한 뱅크(bank) 내부에 배치된다. The different memory blocks are disposed within the same bank (bank).

상기 테스트 모드 신호는 MRS(Mode Register Set)에 의하여 발생된다. The test mode signal is generated by a MRS (Mode Register Set). 또는 상기 테스트 모드 신호는 일정한 전압 레벨을 가지는 직류 전압이다. Or the test mode signal is a DC voltage having a constant voltage level.

상기 각각의 메모리 칩은 제 1 및 제 2 메모리 블록, 센스 앰프 및 비교부를 구비한다. Wherein each memory chip is provided with first and second memory block and the sense amplifier and the comparison unit.

센스 앰프는 상기 제 1 및 제 2 메모리 블록에 기입된 테스트 데이터를 증폭하여 출력한다. Sense amplifier amplifies and outputs a test data written to the first and second memory blocks. 비교부는 상기 제 1 메모리 블록의 임의의 테스트 데이터와 상기 임의의 테스트 데이터에 대응되는 상기 제 2 메모리 블록의 테스트 데이터가 동일한지 다른지를 비교하여 상기 테스트 결과 신호를 발생하고, 상기 제 1 메모리 블록의 테스트 데이터를 출력한다. Comparing unit for generating the test result signal and the second test data in the memory block is compared to differ are the same corresponding to the random test data and the random test data of the first memory block, and said first memory block It outputs the test data.

상기 비교부는 제 1 비교 수단들 및 제 2 비교 수단들을 구비한다. The comparison portion having the first comparison means and second comparison means. 제 1 비교 수단들은 상기 제 1 메모리 블록의 임의의 테스트 데이터와 상기 임의의 테스트 데이터에 대응되는 상기 제 2 메모리 블록의 테스트 데이터를 비교한다. First comparison means may compare the test data of the second memory block corresponding to the random test data and the test data, any of the first memory block.

제 2 비교 수단들은 상기 제 1 비교 수단들의 출력들을 비교하여 상기 테스트 결과 신호를 발생한다. Second comparing means are generated to the test result signal by comparing the outputs of the first comparison means. 상기 제 1 및 제 2 비교 수단들은 배타적 논리합 수단(EXCLUSIVE OR GATE)일 수 있다. It said first and second comparing means may be of the exclusive-OR means (EXCLUSIVE OR GATE).

상기 테스트 결과 신호가 제 1 레벨이면 상기 테스트 결과 신호를 발생하는 메모리 칩은 결함 칩이고 제 2 레벨이면 상기 테스트 결과 신호를 발생하는 메모리 칩은 정상 칩이다. If the test result signal is the first level memory chip for generating the test result signal if the defect chip and the second level memory chip for generating the test result signal is a normal chip.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 메모리 모듈은 복수개의 메모리 칩들 및 제 1 모듈 NC 핀을 구비한다. A memory module according to another embodiment of the present invention for achieving the above technical problem is provided with a plurality of memory chips and the first module NC pin.

제 1 모듈 NC 핀은 테스트 모드 신호를 수신하여 상기 메모리 칩들 각각의 제 1 NC(No Connection) 핀으로 인가한다. A first module NC pins are applied to the memory chips, each of the first NC (No Connection) pin to receive the test mode signal. 상기 메모리 칩들 각각은 내부의 서로 다른 메모리 블록을 동시에 테스트하고, 상기 각각의 메모리 칩이 정상 칩이면 상기 서로 다른 메모리 블록들 중 하나의 메모리 블록의 테스트 데이터를 출력하고, 결함 칩이면 결함 신호를 출력한다. Each of the memory chips at the same time to test the different memory blocks of the internal and, if each of the memory chips is normal chip above and each output a test data in one memory block of the other block of memory, if defective chips outputs a fault signal do.

상기 각각의 메모리 칩은 제 1 및 제 2 메모리 블록, 센스 앰프 및 비교부를 구비한다. Wherein each memory chip is provided with first and second memory block and the sense amplifier and the comparison unit.

센스 앰프는 상기 제 1 및 제 2 메모리 블록에 기입된 테스트 데이터를 증폭하여 출력한다. Sense amplifier amplifies and outputs a test data written to the first and second memory blocks. 비교부는 상기 제 1 메모리 블록의 임의의 테스트 데이터와 상기 임의의 테스트 데이터에 대응되는 상기 제 2 메모리 블록의 테스트 데이터가 동일한지 다른지를 비교하고 비교 결과에 응답하여 상기 테스트 데이터를 출력하거나 또는 상기 결함 신호를 출력한다. Comparing unit outputs the test data by comparing the second test data in the memory block corresponding to the random test data and the random test data of the first memory block is different from or equal to the response to the comparison result or the defect and it outputs the signal.

상기 비교부는 제 1 비교 수단들 및 출력부들을 구비한다. The comparison unit includes a first comparison means and the output units.

제 1 비교 수단들은 상기 제 1 메모리 블록의 임의의 테스트 데이터와 상기 임의의 테스트 데이터에 대응되는 상기 제 2 메모리 블록의 테스트 데이터를 비교 한다. First comparison means may compare the test data of the second memory block corresponding to the random test data and the test data, any of the first memory block.

출력부들은 상기 제 1 비교 수단들의 출력이 제 1 레벨이면 상기 결함 신호를 발생하고 상기 제 1 비교 수단들의 출력이 제 2 레벨이면 상기 테스트 데이터를 발생한다. Output portions is if the output of said first comparing means generating a first level of the defect signal and to generate the test data when the output of the first comparison means a second level.

상기 출력부들은 각각 상기 제 1 비교 수단들에 응답하여 상기 테스트 데이터를 출력하는 피모스 트랜지스터들 및 상기 제 1 비교 수단들에 응답하여 상기 결함 신호를 출력하는 엔모스 트랜지스터들을 구비한다. The output portions is provided with a PMOS transistor and NMOS transistor for outputting the fault signal in response to the first comparison means for outputting said test data in response to the first comparison means.

상기 결함 신호는 전원 전압 레벨 또는 접지 전압 레벨이거나 일정한 전압 레벨을 가진다. The defect signal or power supply voltage level or the ground voltage level has a constant voltage level.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 적어도 하나의 제 1 메모리 블록 및 적어도 하나의 제 2 메모리 블록 및 테스트 모드인 경우, 상기 적어도 하나의 제 1 메모리 블록에 저장된 테스트 데이터와 상기 적어도 하나의 제 2 메모리 블록에 저장된 테스트 데이터가 동일한지 다른지를 비교하여 테스트 결과 신호를 발생하는 비교부를 구비한다. Another exemplary semiconductor memory device according to the embodiment of the present invention for achieving the above-mentioned technical task is stored in at least one of the first memory block, and if the at least one second memory block and a test mode, the at least a first memory block of the comparing the test data with the test data stored in the at least one second block of memory is different from or equal to and a comparison section for generating a test result signal.

상기 비교부는 상기 제 1 메모리 블록에 저장된 테스트 데이터와 상기 제 2 메모리 블록에 저장된 테스트 데이터가 동일하면 상기 제 1 메모리 블록에 저장된 테스트 데이터 및 상기 제 2 메모리 블록에 저장된 테스트 데이터 중 하나를 출력한다. The comparison unit outputs one of the first test data stored in the memory block stored test data and the second memory block stored test data and the second memory block in the first memory block if they are identical, the test data stored in the.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 메모리 모듈은 복수개의 메모리 칩들 및 테스트 모드 신호를 수신하여 상기 메모리 칩들 각 각의 제 1 NC(No Connection) 핀으로 인가하는 제 1 모듈 NC 핀을 구비한다. A first module to be applied to the technical problem a memory module according to another embodiment of the present invention for achieving the plurality of memory chips, and receives the test mode signal, the memory chips, each first NC (No Connection) pin of NC provided with a pin.

상기 메모리 칩들 각각은 내부의 서로 다른 메모리 블록을 동시에 테스트하고 테스트 된 메모리 칩이 정상 칩이면 상기 서로 다른 메모리 블록들 중 하나의 메모리 블록의 테스트 데이터를 출력한다. Each of the memory chips are memory chips at the same time to test the different memory block within the test and this is the normal chip and each output a test data in one memory block of the other memory block.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다. It shall refer to the contents described in the present invention and the accompanying drawings and drawings in order to fully understand the objectives achieved by the practice of the present invention and the advantages on the operation of the present invention illustrating a preferred embodiment of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. Below, by describing the preferred embodiments of the invention with reference to the accompanying drawings, the present invention will be described in detail. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다. Like reference numerals in the drawings denote like elements.

도 2는 본 발명의 실시예에 따른 메모리 모듈을 설명하는 도면이다. Figure 2 is a view illustrating a memory module according to an embodiment of the invention.

도 3(a)는 도 2의 메모리 칩이 핀(pin) 구조인 경우를 설명하는 도면이다. 3 (a) is a view for explaining a case where the pin (pin) the structure 2 of the memory chip.

도 3(b)는 도 2의 메모리 칩이 볼(ball) 구조인 경우를 설명하는 도면이다. 3 (b) is a view for explaining a case where the ball (ball) structure 2 of the memory chip.

도 2 및 도 3을 참조하면, 본 발명의 실시예에 따른 메모리 모듈(200)은 복수개의 메모리 칩들(CP1, CP2 ~ CPn), 제 1 모듈 NC 핀(M_NC1) 및 제 2 모듈 NC 핀(M_NC2)을 구비한다. 2 and 3, a memory module 200 according to an embodiment of the present invention, a plurality of memory chips (CP1, CP2 ~ CPn), the first module NC pin (M_NC1) and the second module NC pin (M_NC2 ) provided with a.

제 1 모듈 NC 핀(M_NC1)은 테스트 모드 신호(TMODE)를 수신하여 메모리 칩들(CP1, CP2 ~ CPn) 각각의 제 1 NC(No Connection) 핀(P_NC1)으로 인가한다. A first module NC pin (M_NC1) receives the test mode signal (TMODE) is applied to the memory chips (CP1, CP2 ~ CPn) each of the first NC (No Connection) pin (P_NC1). 제 2 모듈 NC 핀(M_NC2)은 메모리 칩들(CP1, CP2 ~ CPn) 각각의 제 2 NC 핀(P_NC2)으로부터 메모리 칩이 결함 칩인지 정상 칩인지를 나타내는 테스트 결과 신호(TRST)를 수신한다. A second module NC pin (M_NC2) receives the memory chips (CP1, CP2 ~ CPn) each of the second NC pin (P_NC2) test result signal (TRST) memory chip indicates whether the defective chip from the chip is normal.

메모리 칩들(CP1, CP2 ~ CPn) 각각은 내부의 서로 다른 메모리 블록(미도시)을 동시에 테스트하고 테스트 결과 신호(TRST)를 제 2 NC 핀(P_NC2)을 통하여 출력하며, 서로 다른 메모리 블록들 중 하나의 메모리 블록의 테스트 데이터를 출력한다. Of the memory chips (CP1, CP2 ~ CPn), respectively, will test the different memory blocks (not shown) within the same time and output through the test result signal (TRST) of claim 2 NC pin (P_NC2), separate memory block It outputs the test data in one memory block.

본 발명은 동일한 뱅크의 두 개 이상의 메모리 블록으로부터 워드 라인을 보통의 테스트 방법보다 2배 이상 활성화(enable) 시켜 메모리 셀들에 한 번에 기입 및 독출(write/read)동작을 수행하여 테스트되는 메모리 셀들의 수를 종래에 비하여 2배 이상 증가시킴으로써 테스트 시간을 줄인다. The invention activate (enable) more than twice the normal method of testing the word lines from the two or more memory blocks of the same bank written at a time to the memory cells and the read (write / read) of memory cells being tested by performing the operation reduce the test time by more than doubled compared to the number of the prior art.

테스트 모드 신호(TMODE)는 메모리 모듈(200)에 장착되는 메모리 칩들을 테스트하는 경우 제 1 모듈 NC 핀(M_NC1)을 통하여 각각의 메모리 칩들(CP1, CP2 ~ CPn)의 제 1 NC 핀(P_NC1)으로 인가된다. A test mode signal (TMODE) is the first NC pin (P_NC1) to the memory module, if the test of the memory chip mounted to 200 Each of the memory chips via the first module NC pin (M_NC1) (CP1, CP2 ~ CPn) as it applied. 각각의 메모리 칩(CP1, CP2 ~ CPn)은 동일한 뱅크 내부의 서로 다른 메모리 블록의 두 개 이상의 메모리 셀들(미도시)이 동시에 테스트된다. Each memory chip (CP1, CP2 ~ CPn) are two or more memory cells (not shown) of the same bank within the different memory blocks are tested at the same time.

즉, 두 개 이상의 메모리 셀들(미도시)에 테스트 데이터가 동시에 기입된다. That is, the test data is written simultaneously to two or more memory cells (not shown). 그리고 기입된 테스트 데이터는 독출 동작에 의해서 각각의 메모리 칩(CP1, CP2 ~ CPn)의 출력 핀(미도시)을 통하여 메모리 모듈(200)의 출력 핀(미도시)으로 출력된다. And the written test data is output to each of the memory chips (CP1, CP2 ~ CPn) output pin (not shown) of the output pin memory module 200 via a (not shown) by a read operation.

또한, 테스트 데이터가 출력되는 것과 별도로 메모리 칩(CP1, CP2 ~ CPn)이 결함 칩인지 정상 칩인지에 관한 정보를 가지는 테스트 결과 신호(TRST)가 메모리 칩(CP1, CP2 ~ CPn)의 제 2 NC 핀(P_NC2)을 통하여 메모리 모듈(200)의 제 2 모듈 NC 핀(M_NC2)으로 출력된다. In addition, the 2 NC separately as are the test data output memory chips (CP1, CP2 ~ CPn) test result having information on whether the normal chip that the defective chip signal (TRST), a memory chip (CP1, CP2 ~ CPn) through a pin (P_NC2) is output to the second module NC pin (M_NC2) of the memory module (200). 각각의 메모리 칩(CP1, CP2 ~ CPn)의 테스트 동작에 대해서는 후술된다. For each of the test operation of the memory chip (CP1, CP2 ~ CPn) are described below.

도 2의 메모리 모듈(200)은 활성화된 테스트 모드 신호(TMODE)가 입력되면 상술된 테스트 동작을 수행하고 테스트 모드 신호(TMODE)가 비활성화 되면 한번에 하나의 메모리 셀이 테스트되는 보통의 테스트 동작을 수행한다. Figure 2 of the memory module 200 when an active test mode signal (TMODE) performing the test operation described above when the input and the test mode signal (TMODE) is deactivated at a time, performing a normal test operation of the memory cell is tested do.

테스트 모드 신호(TMODE)는 MRS(Mode Register Set)에 의하여 발생될 수 있다. A test mode signal (TMODE) may be generated by a MRS (Mode Register Set). 즉, 미리 설정된 MRS가 발생되면 메모리 모듈(200)은 상술된 테스트 동작을 수행한다. That is, when a preset MRS occurs, the memory module 200 to perform the above-described test operation.

또한, 테스트 모드 신호(TMODE)는 일정한 전압 레벨을 가지는 직류 전압일 수 있다. In addition, the test mode signal (TMODE) may be a direct current voltage having a constant voltage level. 즉, 각각의 메모리 칩(CP1, CP2 ~ CPn)의 제 1 NC 핀(P_NC1)에 5V의 하이 레벨 전압을 인가하면 메모리 모듈(200)의 메모리 칩들(CP1, CP2 ~ CPn)이 상술된 테스트 동작을 수행한다. That is, each memory chip (CP1, CP2 ~ CPn) of the applying a high level voltage of 5V for 1 NC pin (P_NC1) memory chips on the memory module (200) (CP1, CP2 ~ CPn) The above-described test operation to be carried out. 그리고, 제 1 NC 핀(P_NC1)에 0V의 로우 레벨 전압을 인가하면 메모리 칩들(CP1, CP2 ~ CPn)은 보통의 테스트 동작을 수행한다. Then, the NC pin of claim 1 by applying a low level voltage of 0V to (P_NC1) memory chips (CP1, CP2 ~ CPn) performs a normal operation of the test.

도 4는 본 발명의 실시예에 따른 도 2의 메모리 칩의 내부 구조를 설명하는 회로도이다. 4 is a circuit diagram illustrating the internal structure of the memory chip of Figure 2 according to an embodiment of the invention.

도 4를 참조하면, 메모리 칩(400)은 제 1 및 제 2 메모리 블록(410, 420), 센스 앰프(430) 및 비교부(440)를 구비한다. And 4, the memory chip 400 is provided with a first and second memory blocks (410, 420), the sense amplifier 430 and the comparison unit 440. The

도 2의 메모리 모듈(200)에는 복수개의 메모리 칩들(CP1, CP2 ~ CPn)이 장착되며 모두 동일한 내부 구조를 가지므로 설명의 편의를 위하여 하나의 메모리 칩의 내부 구조만을 설명한다. Figure 2 of the memory module 200 includes a plurality of memory chips (CP1, CP2 ~ CPn) is mounted will now be described only the internal structure of one memory chip, all have the same internal structure for convenience of explanation. 메모리 칩(400)은 메모리 칩들(CP1, CP2 ~ CPn) 중 하나의 메모리 칩이다. Memory chip 400 is a memory chip of the memory chips (CP1, CP2 ~ CPn).

메모리 칩(400)은 내부의 서로 다른 메모리 블록을 동시에 테스트하고 테스트 결과 신호(TRST)를 제 2 NC 핀(P_NC2)을 통하여 출력하며, 상기 서로 다른 메모리 블록들 중 하나의 메모리 블록의 테스트 데이터를 출력한다. Memory chip 400 is at the same time to test the different memory block within the test result signal (TRST) to the test data of the 2 NC and output via the pins (P_NC2), the different memory blocks in one memory block in the outputs.

메모리 칩(400)의 내부 메모리는 복수개의 뱅크(bank)(미도시)로 나뉘어진다. The internal memory of the memory chip 400 is divided into a plurality of banks (bank) (not shown). 하나의 뱅크는 복수개의 메모리 블록들을 구비한다. One bank is provided with a plurality of memory blocks. 도 4에는 복수개의 메모리 블록들 중 제 1 및 제 2 메모리 블록(410, 420)만이 도시된다. 4 shows only the first and second memory blocks (410, 420) of the plurality of memory blocks is shown.

메모리 블록들은 한번에 4비트의 데이터를 출력하는 x4 메모리 블록이거나 한번에 8비트의 데이터를 출력하는 x8 메모리 블록이거나 한번에 16비트의 데이터를 출력하는 x16 메모리 블록일 수 있다. Memory blocks may be once or x4 memory block for outputting the 4-bit data at a time, or a x8 memory block for outputting the 8-bit data at a time x16 memory block for outputting a 16-bit data.

본 발명의 실시예에 따른 메모리 칩(400) 내부의 메모리 블록들은 x4 메모리 블록들과 x8 메모리 블록들 또는 x16 메모리 블록들을 모두 구비한다. A memory block within the memory chip 400 in accordance with embodiments of the present invention includes all of the memory blocks x4 and x8 x16 memory blocks or memory blocks. 도 4에 도시된 제 1 및 제 2 메모리 블록(410, 420)은 설명의 편의를 위하여 x8 메모리 블록인 것으로 도시한다. And the first and second memory blocks (410, 420) shown in Figure 4 is shown to be a x8 memory block for convenience of explanation.

센스 앰프(430)는 제 1 및 제 2 메모리 블록(410, 420)에 기입된 테스트 데이터(TD11 ~ TD18, TD21 ~ TD28)를 증폭하여 출력한다. The sense amplifier 430 amplifies and outputs a test data (~ TD11 TD18, TD21 TD28 ~) written in the first and second memory blocks (410, 420). 비교부(440)는 제 1 메모리 블록(410)의 임의의 테스트 데이터와 상기 임의의 테스트 데이터에 대응되는 제 2 메모리 블록(420)의 테스트 데이터가 동일한지 다른지를 비교하여 테스트 결과 신호(TRST)를 발생하고, 제 1 메모리 블록(410)의 테스트 데이터(TD11, TD12 ~ TD17, TD18)를 출력한다. The comparison section 440 is a first second test result signal by comparing the test data is different from it is the same in the memory block (420) (TRST) corresponding to any of the test data and the random test data in the memory block 410 the occurrence, and outputs the first test data in the memory block (410) (TD11, TD12 ~ TD17, TD18).

테스트 모드 신호(TMODE)가 제 1 모듈 NC 핀(M_NC1)을 통하여 메모리 칩(400)의 제 1 NC 핀(P_NC1)으로 입력되면 보통의 테스트 동작의 경우보다 2배 이상의 워드 라인이 활성화 된다. A test mode signal (TMODE) the first module of the NC pin (M_NC1) first when the input to the NC pin (P_NC1) than at least twice the word line for normal operation test of the memory chip 400 through a is activated. 제 1 및 제 2 메모리 블록(410, 420)에 테스트 데이터가 동시에 각각 8 비트씩 기입된다. The test data is written, each by 8 bits at the same time the first and second memory blocks (410, 420).

그리고 제 1 및 제 2 메모리 블록(410, 420)은 대응되는 데이터 입출력 라인을 통하여 테스트 데이터(TD11 ~ TD18, TD21 ~ TD28)를 센스 앰프(430)로 인가하고 센스 앰프(430)는 테스트 데이터(TD11 ~ TD18, TD21 ~ TD28)를 CMOS(complementary metal-oxide semiconductor) 레벨로 증폭하여 출력한다. And first and second memory blocks (410, 420) is applied to the test through the data input-output line corresponding to the data (TD11 ~ TD18, TD21 ~ TD28) in the sense amplifier 430 and sense amplifier 430 is the test data ( TD18 to TD11 ~, ~ amplifying TD21 TD28) by CMOS (complementary metal-oxide semiconductor) level and outputs.

메모리 칩(400)은 N 비트의 메모리 셀들을 테스트하고 N/2 비트의 메모리 셀들에 대응되는 테스트 데이터를 출력한다. Memory chip 400 may test the memory cells in the N-bit and output the test data corresponding to the memory cells of the N / 2 bits. 즉, 도 4에서, 제 1 및 제 2 메모리 블록(410, 420)의 16 비트의 메모리 셀들이 동시에 테스트되지만 제 1 메모리 블록(410)의 8비트의 테스트 데이터만이 출력된다. That is, in Figure 4, the first and second memory blocks 410 and 420 of the 16-bit memory cells are tested simultaneously, but the test only the data of 8 bits of the first memory block 410 is output. 이에 대해서는 후술된다. As it will be described below.

비교부(440)는 제 1 비교 수단들(XOR11 ~ XOR18) 및 제 2 비교 수단들(XOR21, XOR22, XOR23)을 구비한다. The comparison part 440 has a first comparison means of the (XOR11 ~ XOR18) and second comparison means (XOR21, XOR22, XOR23). 제 1 비교 수단들(XOR11 ~ XOR18)은 제 1 메모리 블록(410)의 임의의 테스트 데이터와 임의의 테스트 데이터에 대응되는 제 2 메모리 블록(420)의 테스트 데이터를 비교한다. Claim 1 of the comparison means (XOR11 ~ XOR18) compares the test data of the first block of memory a second memory block 420 corresponding to the random test data and any test data of 410.

제 2 비교 수단들(XOR21, XOR22, XOR23)은 제 1 비교 수단들(XOR11 ~ XOR18)의 출력들을 비교하여 테스트 결과 신호(TRST)를 발생한다. Claim 2 of the comparison means (XOR21, XOR22, XOR23) generates a first comparison means of the test result by comparing the outputs (XOR11 ~ XOR18) signal (TRST). 제 1 및 제 2 비교 수단들(XOR11 ~ XOR18, XOR21, XOR22, XOR23)은 배타적 논리합 수단(EXCLUSIVE OR GATE)일 수 있다. Article may be a first and second comparison means in (XOR11 ~ XOR18, XOR21, XOR22, XOR23) is the exclusive-OR means (EXCLUSIVE OR GATE).

제 1 및 제 2 메모리 블록(410, 420)에 기입된 테스트 데이터들(TD11 ~ TD18, TD21 ~ TD28)이 센스 앰프(430)로 출력된다. First and second memory blocks of test data written in (410, 420) (~ TD11 TD18, TD21 TD28 ~) is output to the sense amplifier 430. 비교부(440)의 제 1 비교 수단들(XOR11 ~ XOR18)은 배타적 논리합 수단들이다. The first comparison means in the comparison unit (440) (XOR11 ~ XOR18) are exclusive-OR means. 제 1 비교 수단들(XOR11 ~ XOR18)은 제 1 메모리 블록(410)의 임의의 테스트 데이터와 상기 임의의 테스트 데이터에 대응되는 제 2 메모리 블록(420)의 테스트 데이터를 비교한다. The first comparison means (XOR11 ~ XOR18) compares the test data of the first block of memory a second memory block 420 corresponding to the random test data and the arbitrary data of the test (410).

즉, 제 1 배타적 논리합 수단(XOR11)은 제 1 메모리 블록(410)에서 출력되는 제 1 테스트 데이터(TD11)와 제 2 메모리 블록(420)에서 출력되는 제 1 테스트 데이터(TD21)를 비교한다. That is, the first exclusive OR means (XOR11) compares a first memory block of the first test which is output from the 410 data (TD11) and a second memory block of the first test data (TD21) output from 420. The 두 개의 제 1 테스트 데이터들(TD11, TD21)이 서로 동일하면 제 1 배타적 논리합 수단(XOR11)은 "0"을 출력하고 서로 다르면 "1"을 출력한다. Two first test data (TD11, TD21) are equal to each other when the first exclusive-OR means (XOR11) are different, and outputs a "0" and outputs "1".

제 2 배타적 논리합 수단(XOR12)은 제 1 메모리 블록(410)에서 출력되는 제 2 테스트 데이터(TD12)와 제 2 메모리 블록(420)에서 출력되는 제 2 테스트 데이터(TD22)를 비교한다. A second exclusive-OR means (XOR12) compares the first memory block in the second test output (410) data (TD12) and second test data (TD22) outputted from the second memory block 420. 두 개의 제 2 테스트 데이터들(TD12, TD22)이 서로 동일하면 제 2 배타적 논리합 수단()은 "0"을 출력하고 서로 다르면 "1"을 출력한다. Two second test data (TD12, TD22) are equal to each other when the output of the second exclusive-OR means () is "0" and are different, and outputs a "1".

이와 같은 동작이 제 1 비교 수단들(XOR11 ~ XOR18) 모두에서 수행된다. The same operation is performed in both the first comparison means in (XOR11 ~ XOR18). 제 1 및 제 2 메모리 블록(410, 420)을 동시에 테스트하기 위하여 동일한 테스트 데이터를 기입한다. The writes to the same test data to test the first and second memory blocks (410, 420) at the same time. 따라서 제 1 비교 수단들(XOR11 ~ XOR18)에서 출력되는 값이 모두 "0"이면 제 1 및 제 2 메모리 블록(410, 420)은 정상 칩임을 알 수 있다. Therefore, the first comparison means in (XOR11 ~ XOR18) when both the value outputted from the "0", the first and second memory blocks (410, 420), one can recognize the normal chip.

제 1 비교 수단들(XOR11 ~ XOR18)에서 출력되는 값들 중 하나라도 "1"이 있 다면 제 1 및 제 2 메모리 블록(410, 420)을 구비하는 메모리 칩은 결함 칩임을 알 수 있다. If the first comparison means (XOR11 ~ XOR18) there is even one "1" of the values ​​output from the memory chip having a first and second memory blocks (410, 420), one can recognize the defect chip.

제 2 비교 수단들(XOR21, XOR22, XOR23)은 제 1 비교 수단들(XOR11 ~ XOR18)의 출력을 비교한다. Claim 2 of the comparison means (XOR21, XOR22, XOR23) compares the output of the first comparison means in (XOR11 ~ XOR18). 제 2 비교 수단들(XOR21, XOR22, XOR23)은 세 개의 배타적 논리합 수단들을 구비한다. Claim 2 of the comparison means (XOR21, XOR22, XOR23) is provided with the three exclusive-OR means. 배타적 논리합 수단(XOR21)은 제 1 비교 수단들(XOR11 ~ XOR18)인 제 1 내지 제 4 배타적 논리합 수단(XOR11, XOR12, XOR13, XOR14)의 출력을 비교한다. Exclusive-OR means (XOR21) compares the output of the first comparison means in (XOR11 ~ XOR18) of the first to fourth exclusive-OR means (XOR11, XOR12, XOR13, XOR14).

배타적 논리합 수단(XOR22)은 제 1 비교 수단들(XOR11 ~ XOR18)인 제 5 내지 제 8 배타적 논리합 수단(XOR15, XOR16, XOR17, XOR18)의 출력을 비교한다. Exclusive-OR means (XOR22) compares the output of the first comparison means in (XOR11 ~ XOR18) the fifth to eighth exclusive OR means (XOR15, XOR16, XOR17, XOR18). 배타적 논리합 수단(XOR23)은 배타적 논리합 수단들(XOR21, XOR22)의 출력을 비교하여 테스트 결과 신호(TRST)를 출력한다. Exclusive-OR means (XOR23) outputs a test result signal (TRST) to compare the output of the exclusive-OR means (XOR21, XOR22).

제 1 내지 제 4 배타적 논리합 수단(XOR11, XOR12, XOR13, XOR14)의 출력이 모두 "0"으로 동일하면 배타적 논리합 수단(XOR21)의 출력도 "0"이다. The output is also "0" of the first to fourth exclusive-OR means when both the output of the (XOR11, XOR12, XOR13, XOR14) equal to "0", the exclusive-OR means (XOR21). 그러나 제 1 내지 제 4 배타적 논리합 수단(XOR11, XOR12, XOR13, XOR14)의 출력들 중 하나라도 "1"이 있으면 배타적 논리합 수단(XOR21)의 출력도 "1"이 된다. However, the first to fourth output of the exclusive-OR means (XOR11, XOR12, XOR13, XOR14) outputs one or even if there is "1", the exclusive-OR means (XOR21) of the road is "1".

제 2 비교 수단들(XOR21, XOR22, XOR23)은 메모리 칩(400)이 결함 칩인지 정상 칩인지를 나타내는 테스트 결과 신호(TRST)를 출력하기 위한 수단들이다. Second comparing means in (XOR21, XOR22, XOR23) are means for outputting a test result signal memory chip 400, indicating that the defective chip is normal chip (TRST). 즉, 제 1 비교 수단들(XOR11 ~ XOR18)의 출력들 중 하나라도 "1"이 있다면 배타적 논리합 수단(XOR23)에서 출력되는 테스트 결과 신호(TRST)도 "1"이 된다. That is, one of the output of the first comparison means in (XOR11 ~ XOR18) is at any of "1" if this is also "1", the test result signal (TRST) that is output from the exclusive-OR means (XOR23).

제 2 비교 수단들(XOR21, XOR22, XOR23)은 제 1 비교 수단들(XOR11 ~ XOR18) 의 출력들 중 하나라도 "1"이 존재하면 테스트 결과 신호(TRST)를 "1"로 출력하고 제 1 비교 수단들(XOR11 ~ XOR18)의 출력들이 모두"0"이라면 테스트 결과 신호(TRST)를 "0"으로 출력한다. Second comparing means in (XOR21, XOR22, XOR23) includes a first comparison means to one of the outputs of the (XOR11 ~ XOR18) any "1" when the present test results, and outputs a signal (TRST) to "1" and the first the comparison means outputs are all "0" if the test result signal (TRST) of (~ XOR11 XOR18) and outputs "0".

테스트 결과 신호(TRST)가 "1"이면 테스트 결과 신호(TRST)를 발생하는 메모리 칩(400)은 결함 칩이고 "0"이면 테스트 결과 신호(TRST)를 발생하는 메모리 칩(400)은 정상 칩이다. Test result signal (TRST) is "1", the memory chip (400) for generating a test result signal (TRST) is defective chip is "0", the memory chip (400) for generating a test result signal (TRST) is normal chip to be. 테스트 결과 신호(TRST)는 메모리 칩(400)의 제 1 NC 핀(P_NC1)을 통하여 메모리 모듈(200)의 제 1 모듈 NC 핀(M_NC1)으로 출력된다. Test result signal (TRST) is output to the first module NC pin (M_NC1) of the memory module 200 through the first NC pin (P_NC1) of the memory chip 400.

비교부(440)는 제 1 메모리 블록(410)의 테스트 데이터들(TD11, TD12 ~ TD17, TD18)도 출력한다. A comparison unit 440, and outputs also the first test data in the memory block (410) (TD11, TD12 ~ TD17, TD18). 종래의 병렬 테스트 장치는(100) 메모리 칩이 결함 칩인지 정상 칩인지만 판단이 가능하였으나 본 발명의 메모리 모듈(200)은 테스트 데이터를 그대로 독출하여 외부에서 분석할 수 있다. Conventional parallel test apparatus 100, but only the memory chip can be determined that the chip is normal that the defective chip, the memory module 200 of the present invention can be analyzed from the outside as to read out the test data.

비교부(440)는 제 1 메모리 블록(410)에서 출력되는 테스트 데이터들(TD11, TD12 ~ TD17, TD18)이 제 1 비교 수단들(XOR11 ~ XOR18)로 인가되기 전에 제 1 메모리 블록(410)의 테스트 데이터들(TD11, TD12 ~ TD17, TD18)을 외부의 출력 핀(미도시)을 통하여 출력한다. The comparison section 440 is a first memory block of the test data output from 410 (TD11, TD12 ~ TD17, TD18), the first memory block 410 before being applied to the first comparison means (XOR11 ~ XOR18) the data of the test (TD11, TD12 ~ TD17, TD18), and outputs via the output pins (not shown) on the outside.

메모리 칩(400)외부로 출력되는 테스트 데이터는 제 1 메모리 블록(410)의 테스트 데이터들(TD11, TD12 ~ TD17, TD18)이지만 메모리 칩(400) 내부에서는 제 1 및 제 2 메모리 블록(410, 420)이 동시에 테스트된다. Test data output out of the memory chip 400 is the test data in the first memory block (410) (TD11, TD12 ~ TD17, TD18), but in the internal memory chip 400, first and second memory blocks (410, 420) are tested at the same time.

도 4의 메모리 칩(400)에는 제 1 및 제 2 메모리 블록들(410, 420)만 도시되었으나 메모리 칩(400)은 메모리 블록들을 복수 개 구비할 수 있으며 더 많은 수의 메모리 블록들이 동시에 테스트 될 수 있다. The memory chip 400 of Figure 4, the first and second memory blocks 410 and 420 only shown, but the memory chip 400 may include a plurality of memory blocks, and a larger number of memory blocks to be tested at the same time can.

메모리 칩(400) 내부의 N 비트의 메모리 셀들을 한번에 테스트하여도 외부로는 N/2 비트의 테스트 데이터가 출력된다. Also to the outside to test the memory chip 400, the memory cell of the N bits of the internal time is output to the test data of N / 2 bits. 반대로 설명하면, 한번에 N/2 비트의 메모리 셀을 테스트할 수 있는 테스트 장치(미도시)를 이용하여 N 비트의 메모리 셀을 테스트 할 수 있다. Referring On the other hand, by using a time (not shown) test device to test the memory cell of the N / 2-bit can test the memory cell of the N bits.

좀 더 설명하면, 256MB 테스트 장치를 이용하여 본 발명의 실시예에 따른 내부 구조를 가지는 512MB의 메모리 칩들을 테스트할 수 있다. If further described, it is possible to test the 512MB of memory chips has an internal structure according to an embodiment of the present invention using the testing device 256MB. 따라서, 테스트 시간이 감소될 수 있다. Therefore, the test time can be reduced.

도 5는 본 발명의 다른 실시예에 따른 도 2의 메모리 칩의 내부 구조를 설명하는 회로도이다. 5 is a circuit diagram illustrating the internal structure of the memory chip of Figure 2 according to another embodiment of the present invention.

도 5의 내부 구조를 가지는 메모리 칩이 장착되는 메모리 모듈(미도시)은 제 1 모듈 NC 핀(미도시)을 구비한다. (Not shown) is also a memory module that is equipped with a memory chip that has an internal structure of a 5 is provided with a first module NC pin (not shown). 제 1 모듈 NC 핀은 도 2의 메모리 모듈(200)의 제 1 모듈 NC 핀(M_NC1)과 동일한 기능을 수행한다. A first module NC pin performs the same function as the first module NC pin (M_NC1) of the memory module 200 of FIG. 즉, 테스트 모드 신호(TMODE)를 도 5의 구조를 가지는 메모리 칩들로 인가한다. That is, the test mode signal (TMODE) is applied to the memory chips having the structure of FIG.

그러나, 도 5의 내부 구조를 가지는 메모리 칩이 장착되는 메모리 모듈은 도 2의 메모리 모듈(200)과 달리 제 2 모듈 NC 핀(M_NC2)을 구비하지 않는다. However, even the memory is a memory chip that has an internal structure of the module 5 is mounted a second module, unlike the memory module 200 of Figure 2 does not include the NC pin (M_NC2). 도 2의 메모리 모듈(200)의 제 2 모듈 NC 핀(M_NC2)은 테스트 결과 신호(TRST)를 출력한다. A second module NC pin (M_NC2) of Figure 2 of memory module 200 outputs a test result signal (TRST). 그러나 도 5의 내부 구조를 가지는 메모리 칩이 장착되는 메모리 모듈은 테스트 결과 신호를 출력하지 않는다. However, memory modules, the memory chip is mounted having an inner structure of Figure 5 does not output the test result signal.

도 5의 내부 구조를 가지는 메모리 칩(500)은 도 4의 메모리 칩(400)과 비교 부(540)의 회로 구성 및 동작에 차이가 있다. Memory chip 500 has an internal structure of Figure 5 is different in circuit configuration and the operation of the comparison unit 540 and the memory chip 400 of Fig. 따라서, 비교부(540)의 회로 구성 및 동작을 중심으로 설명한다. Therefore, the description about the circuit configuration and the operation of the comparison unit 540. The

도 5의 내부 구조를 가지는 메모리 칩(500)이 정상 칩인 경우 메모리 칩(500)은 출력 핀(미도시)들을 통하여 제 1 메모리 블록(510)의 테스트 데이터들(TD11, TD12 ~ TD17, TD18)을 출력한다. Memory chip 500 has an internal structure of Figure 5 In this case, the top chip memory chip 500 is the output pin of the first test data in the memory block 510 via the (not shown) (TD11, TD12 ~ TD17, TD18) the outputs. 메모리 칩(500)이 결함 칩인 경우 메모리 칩(500)은 출력 핀(미도시)들을 통하여 결함 신호(FS)를 출력한다. Memory chip 500 is a chip, if defective memory chip (500) outputs a fault signal (FS) via the output pins (not shown).

결함 신호(FS)는 전원 전압 레벨 또는 접지 전압 레벨이거나 일정한 전압 레벨을 가진다. Fault signal (FS) is the power supply voltage level or the ground voltage level, or has a constant voltage level.

비교부(540)는 제 1 메모리 블록(510)의 임의의 테스트 데이터와 상기 임의의 테스트 데이터에 대응되는 제 2 메모리 블록(520)의 테스트 데이터가 동일한지 다른지를 비교하고 비교 결과에 응답하여 테스트 데이터를 출력하거나 또는 결함 신호(FS)를 출력한다. The comparison section 540 is tested by first comparing the test data in the memory block the second memory block 520 corresponding to the random test data and the random test data (510) is different from or equal to the response to the comparison result and it outputs the data, or outputs a fault signal (FS).

비교부(540)는 제 1 비교 수단들(XOR11 ~ XOR18) 및 출력부들(OUT1, OUT2 ~ OUT8)을 구비한다. The comparison unit 540 first compares a means of (XOR11 ~ XOR18) and output portions (OUT1, OUT2 ~ OUT8). 제 1 비교 수단들(XOR11 ~ XOR18)은 제 1 메모리 블록(510)의 임의의 테스트 데이터와 상기 임의의 테스트 데이터에 대응되는 제 2 메모리 블록(520)의 테스트 데이터를 비교한다. The first comparison means (XOR11 ~ XOR18) compares the test data of the first block of memory a second memory block 520 corresponding to the random test data and the arbitrary data of the test (510).

출력부들(OUT1, OUT2 ~ OUT8)은 제 1 비교 수단들(XOR11 ~ XOR18)의 출력이 제 1 레벨이면 결함 신호(FS)를 발생하고 제 1 비교 수단들(XOR11 ~ XOR18)의 출력이 제 2 레벨이면 제 1 메모리 블록(410)에서 출력되는 테스트 데이터(TD11 ~ TD18)를 발생한다. Output portions (OUT1, OUT2 ~ OUT8) is output to the second of the first comparing means in the (XOR11 ~ XOR18) outputs a first level when generating a fault signal (FS) and the first comparison means (XOR11 ~ XOR18) level is to generate a test data (~ TD11 TD18) output from the first memory block 410.

제 1 비교 수단들(XOR11 ~ XOR18)은 도 4의 메모리 칩(400)의 제 1 비교 수단들(XOR11 ~ XOR18)과 동일한 기능을 하므로 설명을 생략한다. First comparison means in (XOR11 ~ XOR18) is omitted here, because the same function as that of the first comparison means (XOR11 ~ XOR18) of the memory chip 400 of Fig.

메모리 칩(500)이 정상 칩이면 제 1 비교 수단들(XOR11 ~ XOR18)은 "0"을 출력하고 결함 칩이면 제 1 비교 수단들(XOR11 ~ XOR18)은 "1"을 출력한다. Memory chip 500 is the chip normal to the first comparison means in (XOR11 ~ XOR18) when the output is "0" and the defective chip, the first comparison means (XOR11 ~ XOR18) outputs a "1". 제 1 비교 수단들(XOR11 ~ XOR18)의 출력은 대응되는 출력부들(OUT1, OUT2 ~ OUT8)로 인가된다. First comparing the output of the means (XOR11 ~ XOR18) is applied to the corresponding output portions (OUT1, OUT2 ~ OUT8) it is.

출력부들(OUT1, OUT2 ~ OUT8)은 대응되는 제 1 비교 수단들(XOR11 ~ XOR18)의 출력에 응답하여 테스트 데이터를 출력하는 피모스 트랜지스터들(PTR) 및 제 1 비교 수단들(XOR11 ~ XOR18)에 응답하여 결함 신호(FS)를 출력하는 엔모스 트랜지스터들(NTR)을 구비한다. The output portions (OUT1, OUT2 ~ OUT8) corresponds to that first comparison means in the PMOS transistor for outputting a test data in response to the output of the (XOR11 ~ XOR18) (PTR), and a first comparison means (XOR11 ~ XOR18) in response to be provided with the NMOS transistor for outputting a fault signal (FS) (NTR).

출력부들(OUT1, OUT2 ~ OUT8) 중 제 1 출력부(OUT1)를 살펴보면, 피모스 트랜지스터(PTR)의 제 1 단이 제 1 배타적 논리합 수단(XOR11)의 입력 단 중 제 1 메모리 블록(510)에서 출력되는 제 1 테스트 데이터(TD11)가 인가되는 입력 단에 연결되고 제 2 단으로 제 1 메모리 블록(510)의 제 1 테스트 데이터(TD11)가 출력된다. Output portions (OUT1, OUT2 ~ OUT8) of the first output (OUT1) to look at, blood first memory block of the input stage of the first stage of the MOS transistor (PTR) is first exclusive-OR means (XOR11) (510) connected to the input terminal 1 to which the test data (TD11) is outputted from the first test data (TD11) of the first memory block 510 in the second stage is output.

그리고, 엔모스 트랜지스터(NTR)의 제 1 단에 결함 신호(FS)가 인가되고 게이트의 논리 레벨에 따라 제 2 단으로 결함 신호(FS)가 출력된다. And, ¥ is a first fault signal (FS) to a first terminal of MOS transistor (NTR) and the second end to the defect signal (FS) is output according to the logic level of the gate. 피모스 트랜지스터(PTR)와 엔모스 트랜지스터(NTR)의 게이트에 제 1 배타적 논리합 수단(XOR11)의 출력이 인가된다. The output of the first exclusive-OR means (XOR11) to the gate of the PMOS transistor (PTR) and NMOS transistor (NTR) is applied.

제 1 배타적 논리합 수단(XOR11)의 출력이 "0"이면 피모스 트랜지스터(PTR) 가 턴 온 되어 제 1 메모리 블록(510)에서 출력되는 제 1 테스트 데이터(TD11)가 출력된다. The first is the output "0" of the exclusive-OR means (XOR11) PMOS transistor (PTR) is a turn-on the first memory block 510, a first test data (TD11) is outputted from the output. 제 1 배타적 논리합 수단(XOR11)의 출력이 "1"이면 엔모스 트랜지스터(NTR)가 턴 온 되어 결함 신호(FS)가 출력된다. The first output is "1", the NMOS transistor (NTR) of the exclusive-OR means (XOR11) is turned on, the fault signal (FS) is output.

나머지 출력부들(OUT2 ~ OUT8)에서도 동일한 동작이 수행된다. The same operation is performed in the remainder of the output portions (OUT2 ~ OUT8). 따라서, 출력부들(OUT1, OUT2 ~ OUT8)의 출력이 제 1 메모리 블록(510)에서 출력되는 테스트 데이터들(TD11 ~ TD18)이면 메모리 칩(500)은 정상 칩이고 결함 신호(FS)가 출력되면 메모리 칩(500)은 결함 칩이다. Therefore, the output portions (OUT1, OUT2 ~ OUT8) when the output first when the test data output from the memory blocks (510) (TD11 ~ TD18), the memory chip 500 is output normal chip and the fault signal (FS) memory chip 500 is a defective chip.

도 5의 메모리 칩(500)도 내부적으로는 N 비트의 메모리 셀을 한번에 테스트하지만 출력되는 테스트 데이터는 N/2 비트이다. Also in the memory chip 500 of FIG. 5 is internal test data output to be tested, but the memory cell of the N bits at a time is N / 2 bits.

즉, N/2 비트의 메모리 셀을 테스트할 수 있는 테스트 장치(미도시)를 이용하여 N 비트의 메모리 셀을 테스트 할 수 있으므로 테스트 시간이 감소될 수 있고 메모리 셀들의 테스트를 위하여 기입된 테스트 데이터가 외부로 다시 독출 되는 장점이 있다. That is, N / to the memory cells of two bits by using a test device (not shown) to test it is possible to test the memory cell of the N bits can be reduced test time and test data written to the test of memory cells there is the advantage of being re-read to the outside.

도 6은 본 발명의 다른 실시예에 따른 메모리 장치를 설명하는 도면이다. 6 is a view illustrating a memory device according to another embodiment of the present invention.

도 6을 참조하면, 본 발명의 다른 실시예에 따른 메모리 장치(600)는 복수개의 메모리 뱅크들(BANK1 ~ BANK8)을 구비한다. 6, the memory device 600 in accordance with another embodiment of the present invention includes a plurality of memory bank (BANK1 ~ BANK8). 각각의 메모리 뱅크는 대응되는 칼럼 디코더(CD), 칼럼 퓨즈(CF), 로우 디코더(RD), 라스 제어부(RC)를 이용하여 데이터를 저장하거나 출력한다. Each of the memory banks and stores or outputs the data by using a corresponding column decoder (CD), column fuse (CF), a row decoder (RD), Las controller (RC) to be.

도 6에는 8개의 메모리 뱅크(BANK1 ~ BANK8)만이 도시되어 있으나 이에 한정되는 것은 아니며 메모리 뱅크(BANK1 ~ BANK8)에 칼럼 디코더(CD), 칼럼 퓨즈(CF), 로우 디코더(RD), 라스 제어부(RC)의 동작에 의하여 데이터가 메모리 뱅크(BANK1 ~ BANK8)로 저장되는 동작은 당업자라면 이해할 수 있으므로 생략한다. 6 has eight memory bank (BANK1 ~ BANK8) only is illustrated, but not limited to this memory bank column decoders (BANK1 ~ BANK8) (CD), column fuse (CF), a row decoder (RD), Las control ( by the operation of the RC) operation in which data is stored in the memory bank (BANK1 ~ BANK8) it will be omitted since those skilled in the art can understand.

본 발명의 실시예에 따른 반도체 메모리 장치(600)는 적어도 하나의 제 1 메모리 블록(610) 및 적어도 하나의 제 2 메모리 블록(620)과 비교부(630)를 구비한다. The semiconductor memory device 600 according to the embodiment of the present invention includes at least one of the first comparing unit 630 and the memory block 610, and at least one second memory block (620). 비교부(630)는 반도체 메모리 장치(600)가 테스트 모드인 경우, 적어도 하나의 제 1 메모리 블록(610)에 저장된 테스트 데이터(TD11~TD18)와 적어도 하나의 제 2 메모리 블록(620)에 저장된 테스트 데이터(TD21~TD28)가 동일한지 다른지를 비교하여 테스트 결과 신호를 발생한다. A comparison unit 630 is stored in the case where the semiconductor memory device 600 is in the test mode, at least a first memory block test data stored in the (610) (TD11 ~ TD18) and at least one second memory block 620, comparing the test data (~ TD21 TD28) is different from or equal to and generates a test result signal.

비교부(630)는 제 1 메모리 블록(610)에 저장된 테스트 데이터(TD11~TD18)와 제 2 메모리 블록(620)에 저장된 테스트 데이터(TD21~TD28)가 동일하면 제 1 메모리 블록(610)에 저장된 테스트 데이터(TD11~TD18) 및 제 2 메모리 블록(620)에 저장된 테스트 데이터(TD21~TD28) 중 하나를 출력 패드(DQP)를 통하여 출력한다. The comparison unit 630 is the first memory block 610 is stored in the test data (TD11 ~ TD18) and the second memory block 620, the first memory block 610. If the same stored test data (TD21 ~ TD28) in the one of the stored test data (~ TD11 TD18) and the second memory block 620, the test data (~ TD21 TD28) stored in the output via the output pad (DQP).

테스트 결과 신호(TRST)는 제 1 메모리 블록(610)에 저장된 테스트 데이터(TD11~TD18)와 제 2 메모리 블록(620)에 저장된 테스트 데이터(TD21~TD28)가 동일하지 아니하면 제 1 레벨로 발생된다. Test result signal (TRST) when the first memory block 610, the stored test data (TD11 ~ TD18) and the second memory block test data (TD21 ~ TD28) stored in 620 is not the same occurs in the first level do.

반대로, 테스트 결과 신호(TRST)는 제 1 메모리 블록(610)에 저장된 테스트 데이터(TD11~TD18)와 제 2 메모리 블록(620)에 저장된 테스트 데이터(TD21~TD28)가 동일하면 제 2 레벨로 발생된다. On the other hand, the test result signal (TRST) of the first memory block if the same is 610 the test data (TD11 ~ TD18) and the second memory block 620, the test data (TD21 ~ TD28) stored in the stored in the generating the second level do.

테스트 결과 신호(TRST)가 제 1 레벨이면 테스트 결과 신호(TRST)를 발생하는 메모리 장치(600) 결함이 있는 메모리 칩이고 제 2 레벨이면 테스트 결과 신호 (TRST)를 발생하는 메모리 장치(600)는 정상적인 메모리 칩이다. Test result signal (TRST) a first level if the test result signal (TRST) memory device 600 memory chip is faulty for generating a second level if the memory device 600 to generate a test result signal (TRST) a normal memory chip.

제 1 메모리 블록(610) 및 제 2 메모리 블록(620)은 동일한 메모리 뱅크(bank) 내부에 배치되거나 또는 별도의 메모리 뱅크에 각각 배치될 수 있다. The first memory block 610 and the second memory block 620 may be arranged or disposed in a separate memory banks within the same memory bank (bank). 도 6은 제 1 메모리 블록(610)과 제 2 메모리 블록(620)이 서로 다른 메모리 뱅크의 내부에 배치되는 것을 도시하고 있다. Figure 6 shows that disposed in the interior of the first memory block 610 and the second memory block 620, the different memory banks.

도 6에 도시된 제 1 메모리 블록(610), 제 2 메모리 블록(620) 및 비교부(630)는 도 4에 도시된 본 발명의 실시예에 따른 메모리 칩(400)의 제 1 메모리 블록(410), 제2 메모리 블록(420) 및 비교부(440)와 동일한 기능을 한다. The first memory block 610, the second memory block 620 and the comparison unit 630 comprises a first memory block of the memory chip 400 in accordance with an embodiment of the invention shown in Figure 4 shown in Figure 6 ( 410), the second is the same function as the memory block 420 and a comparison unit 440. the

즉, 제 1 메모리 블록(610) 및 제 2 메모리 블록(620)에 동일한 테스트 데이터를 기입하고, 제 1 메모리 블록(610) 및 제 2 메모리 블록(620)으로부터 출력되는 테스트 데이터(TD11~TD18, TD21~TD28)를 비교하여 양 테스트 데이터가 동일하지 아니하면 메모리 장치(600)는 결함이 존재하는 메모리 칩으로 인식된다. That is, the first memory block 610 and a second write the same test data to the memory block 620, and the first memory block 610 and the second memory block test data (TD11 ~ TD18 output from 620, When ~ TD21 TD28), the test data is not the same amount as compared to the memory device 600 is recognized as a memory chip of a defect.

또한, 도 6에 도시된 제 1 메모리 블록(610), 제2 메모리 블록(620) 및 비교부(630)는 도 4에 도시된 본 발명의 실시예에 따른 메모리 칩(400)의 제 1 메모리 블록(410), 제2 메모리 블록(420) 및 비교부(440)와 동일한 구조를 가진다. Further, the first memory block 610, the second first memory of the memory block 620 and the comparison unit 630 of the memory chip 400 in accordance with an embodiment of the invention shown in Figure 4 shown in Figure 6 block 410, the second has the same structure as the memory block 420 and a comparison unit 440. the

즉, 도 6의 비교부(630)도 배타적 논리합 수단으로 이루어지는 제 1 비교 수단들(미도시) 및 제 2 비교 수단들(미도시)을 구비한다. That is, the comparison unit 630 of Figure 6 also includes an exclusive-OR means by the first comparing means comprises (not shown) and a second comparing means (not shown). 도 6의 비교부(630)의 동작은 앞서 설명된 바 있으므로 상세한 설명을 생략한다. Operation of the comparison unit 630 of Figure 6 will not be described in great detail, because the above-described bar.

도 6의 메모리 장치(600)는 도 4의 메모리 칩(400)과 마찬가지로 적어도 하나의 제 1 및 제 2 메모리 블록(610, 620)에 기입된 테스트 데이터를 증폭하여 비 교부(630)로 인가하는 센스 앰프(미도시)를 더 구비할 수 있다. Memory device 600 of Figure 6 is applied to at least one of the first and second memory blocks (610, 620) non-grant 630 amplifies the test data written in the same manner as the memory chip 400 of FIG. 4 a sense amplifier (not shown) may be further provided.

도 4의 메모리 칩(400)은 테스트 결과 신호(TRST)를 메모리 칩(400) 외부로 출력하고 메모리 칩(400)의 사용자는 외부로 출력된 테스트 결과 신호(TRST)를 인식하여 메모리 칩(400)이 결함 칩인지 아닌지를 판단한다. The memory chip 400 of Figure 4 is a test result signal (TRST), the user may recognize the result of the test output to an external signal (TRST), memory chip (400 of the memory chip 400 is output to the outside and the memory chip 400 ) this determines whether the defective chips.

그러나 도 6의 메모리 장치(600)는 비교부(630)에서 출력되는 테스트 결과 신호(TRST)를 메모리 장치(600) 외부로 출력하지 아니한다. However in Figure 6 the memory device 600 does not output a test result signal (TRST) that is output from the comparison section 630 to the external memory device 600. 대신 테스트 결과 신호(TRST)의 논리 레벨이 제 1 레벨로 발생되면, 즉, 메모리 장치(600)가 결함이 있는 메몰 칩이면 반도체 메모리 장치(600)의 동작이 턴 오프 된다. If instead the logic level of the test result signal (TRST) occurs at a first level, that is, the memory device 600 is off, the operation of the chip is memol defective semiconductor memory device 600 is turned.

여기서, 메모리 장치(600)의 동작이 턴 오프 된다는 것은 메모리 장치(600)가 데이터를 출력하지 아니한다거나, 입력 데이터를 수신하지 아니한다거나 입력 명령(command)을 받아들이지 아니한다거나 하는 등의 동작을 하는 것을 의미한다. Here, the operation of the memory device 600 being turned off to the operation such as handageona is not output to the data memory unit 600, handageona not receive input data handageona not accept the input commands (command) it means. 메모리 장치(600)가 이러한 동작을 수행하면 메모리 장치(600)의 사용자는 메모리 장치(600) 내부에 불량이 있음을 알 수 있다. When memory device 600 is performing these operations the user of the memory device 600. It can be seen that there is a defect in the internal memory device 600.

메모리 장치(600)는 제 1 레벨의 테스트 결과 신호(TRST)가 발생되면 테스트 결과 신호(TRST)에 응답하여 메모리 장치(600) 내부의 출력 드라이버(미도시), 메모리 장치(600)의 데이터 출력을 제어하는 출력 제어부(미도시), 입력 드라이버(미도시), 입력 커맨드(미도시) 및 어드레스(미도시)를 제어하는 입력 제어부(미도시) 중 하나의 동작을 턴 오프 시킴에 의하여 반도체 메모리 장치(600)의 전체 동작이 턴 오프 되도록 한다. Memory device 600 includes a first level of the test result signal (TRST) that when generating a test result signal (TRST) in response to a memory device 600 (not shown), the output driver of the internal, the data output of the memory device 600 by turning Sikkim off a single operation of the (not shown), an output control unit for controlling, the input driver (not shown), the input command (not shown) and an address input controller (not shown) for controlling (not shown), the semiconductor memory the overall operation of the device 600 so that the turn-off.

출력 드라이버는 메모리 장치(600) 내부에 일반적으로 존재하며 메모리 셀에 저장된 데이터를 외부로 출력하는 부분이며, 출력 제어부는 메모리 장치(600) 내부에서 메모리 셀에 저장된 데이터를 외부로 출력하는 동작을 제어하는 부분을 통칭한다. The output driver is a part typically found, and outputs the data stored in the memory cells to the outside in the internal memory device 600, an output control unit controls an operation for outputting data stored in the memory cells within the memory device 600 to the outside It referred to the part.

테스트 결과 신호(TRST)가 제 1 레벨인 경우, 테스트 결과 신호(TRST)는 출력 드라이버나 출력 제어부로 인가되어 출력 드라이버나 출력 제어부가 동작하지 아니하도록 할 수 있다. Testing if the signal (TRST) of the first level, the test result signal (TRST) may be applied is not the output driver and output control operation to the output driver and output control.

입력 드라이버는 메모리 장치(600) 내부에 일반적으로 존재하며 외부로부터 입력되는 데이터를 부분이며, 입력 제어부는 메모리 장치(600)내부에서 메모리 셀로 외부에서 입력된 데이터를 저장하는 동작을 제어하는 부분을 통칭한다. Type driver is generally present and part of the data input from the external to the internal memory device 600, the input control is known as a section for controlling an operation to store data input from an external memory cells within the memory device 600 do.

테스트 결과 신호(TRST)가 제 1 레벨인 경우, 테스트 결과 신호(TRST)는 입력 드라이버나 입력 제어부로 인가되어 입력 드라이버나 입력 제어부가 동작하지 아니하도록 할 수 있다. Testing if the signal (TRST) of the first level, the test result signal (TRST) may be applied to the input to the driver or driver input control input and the input to the controller does not operate.

테스트 결과 신호(TRST)의 논리 레벨에 따라 출력 드라이버, 출력 제어부, 입력 드라이버, 입력 제어부의 동작을 제어하는 방법은 다양하며 이는 당업자라면 이해할 수 있으므로 상세한 설명을 생략한다. Testing method for controlling the output driver, the output control unit, the input driver, the operation of the input control in accordance with the logic level of the signal (TRST) may vary, which detailed description will be omitted since those skilled in the art can understand.

또한, 메모리 장치(600)의 동작이 턴 오프 된다는 것의 의미도 앞서 설명된 의미에 한정되는 것이 아니며 메모리 장치(600) 내부에 결함이 있는 경우 메모리 장치(600)가 정상적으로 동작하지 아니하여 외부에서 이를 인식할 수 있는 경우를 모두 포함할 수 있다. In addition, the meaning of the operation of the memory device 600 being turned off is also not limited to the means described above it from the outside does not operate normally, the memory device 600 if there is a flaw in the internal memory device 600 It may include all of the cases that can be recognized.

도 6의 메모리 장치(600)의 제 1 및 제 2 메모리 블록(610, 620) 및 비교부 (630)의 구조는 도 5에 도시된 제 1 및 제 2 메모리 블록(510, 520) 및 비교부(530)의 구조와 동일할 수도 있다. Fig first and second memory blocks (610, 620) of the memory device 600 of 6, and the structure has first and second memory blocks (510, 520) shown in Figure 5 of the comparator 630 and the comparison unit It may be the same as that of 530. 이 경우, 비교부(540)에서 발생되는 결함 신호(FS)가 테스트 결과 신호(TRST)와 동일한 기능을 한다. In this case, the fault signal (FS) generated by the comparison unit 540 is the same function as the test result signal (TRST).

도 6의 메모리 장치(600)의 제 1 및 제 2 메모리 블록(610, 620) 및 비교부(630)의 구조는 도 5에 도시된 제 1 및 제 2 메모리 블록(510, 520) 및 비교부(530)의 구조와 동일한 경우에도 도 6의 메모리 장치(600)의 동작 원리는 앞서 설명된 것과 동일하므로 상세한 설명을 생략한다. Fig first and second memory blocks (610, 620) of the memory device 600 of 6, and the structure has first and second memory blocks (510, 520) shown in Figure 5 of the comparator 630 and the comparison unit principle of operation of 530, the same 6 memory device 600, even if the structure of the is the same as that described above omit the detailed description.

도 7은 도 6의 메모리 장치를 복수개 구비하는 메모리 모듈을 설명하는 도면이다. 7 is a view for explaining a memory module having a plurality of memory devices of Fig.

도 7의 메모리 모듈(700)은 도 2의 메모리 모듈(200)과 유사하나 제 2 모듈 NC 핀(M_NC2)을 구비하지 아니한다. A memory module 700 of Figure 7 is similar to the second one of the memory module 200, also the second module NC does not include a pin (M_NC2). 제 2 모듈 NC 핀(M_NC2)은 메모리 모듈(200) 내부의 메모리 칩들(CP1 ~ CPn)로부터 출력되는 테스트 결과 신호(TRST)를 모듈(200) 외부로 출력하는 핀이다. A second module NC pin (M_NC2) includes a memory module 200 is a pin for outputting a test result signal (TRST) to be output from the internal memory chips (CP1 ~ CPn) to the outside module 200.

그러나, 도 7의 메모리 모듈(700)에 장착되는 메모리 장치들(CP1~CPn)은 각각 도 6의 메모리 장치(600)와 동일한 구조를 가지므로 테스트 결과 신호(TRST)를 외부로 출력하지 아니한다. However, the memory devices mounted on the memory module 700 of FIG. 7 (CP1 ~ CPn) shall not outputting the test result signal have the same structure as the memory device 600 of Figure 6, respectively (TRST) to the outside. 따라서 테스트 결과 신호(TRST)를 메모리 모듈(700) 외부로 출력하는 별도의 핀이 필요 없다. Therefore, the test results do not require a separate pin for outputting a signal (TRST) of the memory module (700).

메모리 모듈(700)의 메모리 장치들(CP1~CPn)은 제 1 모듈 NC 핀(M_NC1)을 통하여 입력되는 테스트 모드 신호(TMODE)에 응답하여 테스트 모드가 결정된다. The memory device of a memory module (700) (CP1 ~ CPn) is the test mode is determined in response to the test mode signal (TMODE) to be input through the first module NC pin (M_NC1). 테스트 모드에서, 앞서 설명된 제 1 메모리 블록(610)과 제 2 메모리 블록(620)을 동시 에 테스트하는 동작이 수행된다. In the test mode, the operation is carried out to test the first memory block 610 and the second memory block 620, previously described at the same time.

여기서 테스트 모드 신호(TMODE)는 MRS(Mode Register Set)에 의하여 발생되거나 또는 일정한 전압 레벨을 가지는 직류 전압에 의하여 발생될 수 있다. The test mode signal (TMODE) may be generated by a direct current voltage having a constant voltage level generated or by MRS (Mode Register Set).

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. An example best embodiment disclosed in the drawings and specifications, as in the above. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. Here, although specific terms are used, which only geotyiji used for the purpose of illustrating the present invention is a thing used to limit the scope of the invention as set forth in the limited sense or the claims. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. Therefore, those skilled in the art will appreciate the various modifications and equivalent embodiments are possible that changes therefrom. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다. Therefore, the true technical protection scope of the invention as defined by the technical spirit of the appended claims.

상술한 바와 같이 본 발명에 따른 메모리 모듈은 기입한 테스트 데이터를 다시 독출 함으로써 실장 테스트에 적합하며 테스트 시간을 감소시킬 수 있는 장점이 있다. The memory module according to the invention is suitable for mounting the test by reading the test data write operation again, as described above, and has the advantage of reducing the test time.

Claims (43)

  1. 복수개의 메모리 칩들 ; A plurality of memory chips;
    테스트 모드 신호를 수신하여 상기 메모리 칩들 각각의 제 1 NC(No Connection) 핀으로 인가하는 제 1 모듈 NC 핀 ; Receiving the test mode signal, the first module NC pin to be applied to the memory chips, each of the first NC (No Connection) pin; And
    상기 메모리 칩들 각각의 제 2 NC 핀으로부터 상기 메모리 칩이 결함 칩인지 정상 칩인지를 나타내는 테스트 결과 신호를 수신하는 제 2 모듈 NC 핀을 구비하고, Wherein the memory chip from the memory chips, each of the second NC pin and a second module NC pin to receive the test result signal indicating whether the defective chip is normal chip,
    상기 메모리 칩들 각각은, Each of said memory chips is,
    내부의 서로 다른 메모리 블록을 동시에 테스트하고 상기 테스트 결과 신호를 상기 제 2NC 핀을 통하여 출력하며, At the same time to test the different memory blocks of the internal and outputs via the first pin 2NC the test result signal,
    상기 서로 다른 메모리 블록들 중 하나의 메모리 블록의 테스트 데이터를 출력하는 것을 특징으로 하는 것을 특징으로 하는 메모리 모듈. A memory module, characterized in that characterized in that said each output a test data in one memory block of the other memory block.
  2. 제 1항에 있어서, 상기 메모리 칩들 각각은, The method of claim 1, wherein each of the memory chips is,
    N 비트의 메모리 셀들을 테스트하고 N/2 비트의 메모리 셀들에 대응되는 상기 테스트 데이터를 출력하는 것을 특징으로 하는 메모리 모듈. Testing the memory cells in the N bits, and the memory module outputs said test data corresponding to the memory cells of the N / 2 bits.
  3. 제 1항에 있어서, 상기 서로 다른 메모리 블록들은, 2. The method of claim 1, wherein different memory blocks,
    동일한 뱅크(bank) 내부에 배치되는 것을 특징으로 하는 메모리 모듈. A memory module, characterized in that disposed within the same bank (bank).
  4. 제 1항에 있어서, 상기 테스트 모드 신호는, The method of claim 1, wherein the test mode signal,
    MRS(Mode Register Set)에 의하여 발생되는 것을 특징으로 하는 메모리 모듈. A memory module, characterized in that generated by the MRS (Mode Register Set).
  5. 제 1항에 있어서, 상기 테스트 모드 신호는, The method of claim 1, wherein the test mode signal,
    일정한 전압 레벨을 가지는 직류 전압인 것을 특징으로 하는 메모리 모듈. A memory module, characterized in that a direct current voltage having a constant voltage level.
  6. 제 1항에 있어서, 상기 각각의 메모리 칩은, 2. The method of claim 1, wherein each memory chip comprises:
    하나 이상의 제 1 및 제 2 메모리 블록 ; One or more first and second memory blocks;
    상기 제 1 및 제 2 메모리 블록에 기입된 테스트 데이터를 증폭하여 출력하는 센스 앰프 ; A sense amplifier for amplifying and outputting the test data written in the first and second memory blocks; And
    상기 제 1 메모리 블록의 임의의 테스트 데이터와 상기 임의의 테스트 데이터에 대응되는 상기 제 2 메모리 블록의 테스트 데이터가 동일한지 다른지를 비교하여 상기 테스트 결과 신호를 발생하고, 상기 제 1 메모리 블록의 테스트 데이터를 출력하는 비교부를 구비하는 것을 특징으로 하는 메모리 모듈. Test data in the second memory block corresponding to the random test data and the random test data of the first memory block, and generates the test result signal by comparing the differ are the same, the test data of the first memory block memory module of comparison characterized in that it comprises a unit for outputting.
  7. 제 6항에 있어서, 상기 비교부는, The method of claim 6, wherein the comparison unit includes:
    상기 제 1 메모리 블록의 임의의 테스트 데이터와 상기 임의의 테스트 데이터에 대응되는 상기 제 2 메모리 블록의 테스트 데이터를 비교하는 제 1 비교 수단들 ; The first comparison means for comparing the test data in the second memory block corresponding to the random test data and the test data, any of the first memory block; And
    상기 제 1 비교 수단들의 출력들을 비교하여 상기 테스트 결과 신호를 발생하는 제 2 비교 수단들을 구비하는 것을 특징으로 하는 메모리 모듈. A memory module, characterized in that for comparing the outputs of said first comparison means includes a second comparison means for generating said test result signal.
  8. 제 7항에 있어서, 상기 제 1 및 제 2 비교 수단들은, The method of claim 7, wherein said first and second comparing means are,
    배타적 논리합 수단(EXCLUSIVE OR GATE)인 것을 특징으로 하는 메모리 모듈. Exclusive-OR means (EXCLUSIVE OR GATE) of the memory module, characterized in that.
  9. 제 1항에 있어서, According to claim 1,
    상기 테스트 결과 신호가 제 1 레벨이면 상기 테스트 결과 신호를 발생하는 메모리 칩은 결함 칩이고 제 2 레벨이면 상기 테스트 결과 신호를 발생하는 메모리 칩은 정상 칩인 것을 특징으로 하는 메모리 모듈. The test result signal is the first level if the memory chip for generating the test result signal has a defect if the chip and the second level memory chip for generating the test result signal is a memory module, characterized in that the top chip.
  10. 복수개의 메모리 칩들 ; A plurality of memory chips; And
    테스트 모드 신호를 수신하여 상기 메모리 칩들 각각의 제 1 NC(No Connection) 핀으로 인가하는 제 1 모듈 NC 핀을 구비하고, Receiving the test mode signal and a first module applied to the NC pin of the memory chips, each of the first NC (No Connection) pin,
    상기 메모리 칩들 각각은, Each of said memory chips is,
    내부의 서로 다른 메모리 블록을 동시에 테스트하고, At the same time to test the different memory blocks of the internal and,
    상기 각각의 메모리 칩이 정상 칩이면 상기 서로 다른 메모리 블록들 중 하나의 메모리 블록의 테스트 데이터를 출력하고, 결함 칩이면 결함 신호를 출력하는 것을 특징으로 하는 것을 특징으로 하는 메모리 모듈. Wherein each memory chip is a normal chip is the another output test data of one memory block of the other block of memory and, if the defective memory chip module according to claim, characterized in that for outputting a defect signal.
  11. 제 10항에 있어서, 상기 메모리 칩들 각각은, 11. The method of claim 10, wherein each of the memory chips is,
    N 비트의 메모리 셀들을 테스트하고 N/2 비트의 메모리 셀들에 대응되는 상기 테스트 데이터를 출력하는 것을 특징으로 하는 메모리 모듈. Testing the memory cells in the N bits, and the memory module outputs said test data corresponding to the memory cells of the N / 2 bits.
  12. 제 10항에 있어서, 상기 서로 다른 메모리 블록들은, 11. The method of claim 10, wherein different memory blocks,
    동일한 뱅크(bank) 내부에 배치되는 것을 특징으로 하는 메모리 모듈. A memory module, characterized in that disposed within the same bank (bank).
  13. 제 10항에 있어서, 상기 테스트 모드 신호는, 11. The method of claim 10, wherein the test mode signal,
    MRS(Mode Register Set)에 의하여 발생되는 것을 특징으로 하는 메모리 모듈. A memory module, characterized in that generated by the MRS (Mode Register Set).
  14. 제 10항에 있어서, 상기 테스트 모드 신호는, 11. The method of claim 10, wherein the test mode signal,
    일정한 전압 레벨을 가지는 직류 전압인 것을 특징으로 하는 메모리 모듈. A memory module, characterized in that a direct current voltage having a constant voltage level.
  15. 제 10항에 있어서, 상기 각각의 메모리 칩은, 11. The method of claim 10, wherein each memory chip comprises:
    하나 이상의 제 1 및 제 2 메모리 블록 ; One or more first and second memory blocks;
    상기 제 1 및 제 2 메모리 블록에 기입된 테스트 데이터를 증폭하여 출력하는 센스 앰프 ; A sense amplifier for amplifying and outputting the test data written in the first and second memory blocks; And
    상기 제 1 메모리 블록의 임의의 테스트 데이터와 상기 임의의 테스트 데이터에 대응되는 상기 제 2 메모리 블록의 테스트 데이터가 동일한지 다른지를 비교하고 비교 결과에 응답하여 상기 테스트 데이터를 출력하거나 또는 상기 결함 신호를 출력하는 비교부를 구비하는 것을 특징으로 하는 메모리 모듈. By comparing the test data in the second memory block corresponding to the random test data and the random test data of the first memory block is different from or equal to the response to the comparison result and outputting the test data, or the fault signal memory module comprising: an output for comparison.
  16. 제 15항에 있어서, 상기 비교부는, 16. The method of claim 15, wherein the comparison unit includes:
    상기 제 1 메모리 블록의 임의의 테스트 데이터와 상기 임의의 테스트 데이터에 대응되는 상기 제 2 메모리 블록의 테스트 데이터를 비교하는 제 1 비교 수단들 ; The first comparison means for comparing the test data in the second memory block corresponding to the random test data and the test data, any of the first memory block; And
    상기 제 1 비교 수단들의 출력이 제 1 레벨이면 상기 결함 신호를 발생하고 상기 제 1 비교 수단들의 출력이 제 2 레벨이면 상기 테스트 데이터를 발생하는 출력부들을 구비하는 것을 특징으로 하는 메모리 모듈. If the output of the first comparison means a first level generating the defect signal and to the memory module, characterized in that it comprises the output units to the output of said first comparing means generating a second test data is the second level.
  17. 제 16항에 있어서, 상기 제 1 비교 수단들은, 17. The method of claim 16 wherein the first comparison means are,
    배타적 논리합 수단(EXCLUSIVE OR GATE)인 것을 특징으로 하는 메모리 모듈. Exclusive-OR means (EXCLUSIVE OR GATE) of the memory module, characterized in that.
  18. 제 16항에 있어서, 상기 출력부들은 각각, 17. The method of claim 16, wherein said output portions, respectively,
    상기 제 1 비교 수단들의 출력에 응답하여 상기 테스트 데이터를 출력하는 피모스 트랜지스터들 ; The PMOS transistor for outputting the test data in response to an output of said first comparing means; And
    상기 제 1 비교 수단들의 출력에 응답하여 상기 결함 신호를 출력하는 엔모스 트랜지스터들을 구비하는 것을 특징으로 하는 메모리 모듈. A memory module, characterized in that in response to an output of said first comparing means comprises a NMOS transistor which outputs the defect signal.
  19. 제 18항에 있어서, 상기 결함 신호는, 19. The method of claim 18, wherein the defect signal,
    전원 전압 레벨 또는 접지 전압 레벨이거나 일정한 전압 레벨을 가지는 것을 특징으로 하는 메모리 모듈. Power supply voltage level or the ground voltage level or a memory module, characterized in that has a constant voltage level.
  20. 하나 이상의 제 1 메모리 블록 및 하나 이상의 제 2 메모리 블록; At least a first memory block and at least one second memory block;
    상기 제 1 및 제 2 메모리 블록으로부터 테스트 데이터를 출력하는 테스트 수단; Test means for outputting the test data from the first and second memory blocks; And
    상기 제 1 메모리 블록에 저장된 테스트 데이터와 상기 제 2 메모리 블록에 저장된 테스트 데이터가 동일한지 다른지를 비교하여 테스트 결과 신호를 발생하는 비교부를 구비하며, Comparing the first test data stored in the stored test data and the second memory block in the memory block is different from it is the same, and comprising a comparison to generate a test result signal,
    상기 비교부는, The comparison unit,
    상기 제 1 메모리 블록에 저장된 테스트 데이터와 상기 제 2 메모리 블록에 저장된 테스트 데이터가 동일하면 상기 제 1 메모리 블록에 저장된 테스트 데이터 및 상기 제 2 메모리 블록에 저장된 테스트 데이터 중 하나를 출력하는 것을 특징으로 하는 반도체 메모리 장치. The first stored test data to the memory block and the second when the same test data stored in the memory block is characterized in that the output one of the test data stored in the stored test data and the second memory block in the first memory block A semiconductor memory device.
  21. 제 20항에 있어서, 상기 테스트 결과 신호는, 21. The method of claim 20, wherein the test result signal,
    상기 제 1 메모리 블록에 저장된 테스트 데이터와 상기 제 2 메모리 블록에 저장된 테스트 데이터가 동일하지 아니하면 제 1 레벨로 발생되고, If the first memory block on not equal the test data stored in the stored test data and the second memory block is generated to the first level,
    상기 제 1 메모리 블록에 저장된 테스트 데이터와 상기 제 2 메모리 블록에 저장된 테스트 데이터가 동일하면 제 2 레벨로 발생되며, If the first test data stored in the stored test data and the second memory block in the memory block are equal is generated in the second level,
    상기 테스트 모드에서 In the test mode,
    상기 제 1 메모리 블록 및 상기 제 2 메모리 블록에 기입되는 상기 테스트 데이터는 동일한 것을 특징으로 하는 반도체 메모리 장치. The first memory block and the semiconductor memory device according to the test data is characterized in that the same is written in the second memory block.
  22. 제 21항에 있어서, 상기 제 1 메모리 블록 및 상기 제 2 메모리 블록은, 22. The method of claim 21, wherein the first memory block and the second memory block,
    동일한 메모리 뱅크(bank) 내부에 배치되거나 또는 별도의 메모리 뱅크에 각각 배치되는 것을 특징으로 하는 반도체 메모리 장치. Or disposed within the same memory bank (bank) or a semiconductor memory device characterized in that each placed in a separate memory banks.
  23. 제 21항에 있어서, 상기 테스트 결과 신호가 제 1 레벨로 발생되면, 22. The method of claim 21 wherein if the test result signal is generated at a first level,
    상기 반도체 메모리 장치의 동작이 턴 오프 되는 것을 특징으로 하는 반도체 메모리 장치. A semiconductor memory device, characterized in that the operation of the semiconductor memory device is turned off.
  24. 제 21항에 있어서, 상기 제 1 레벨의 테스트 결과 신호는, The method of claim 21, wherein the test result signal in the first level,
    출력 드라이버, 메모리 장치의 데이터 출력을 제어하는 출력 제어부, 입력 드라이버, 입력 커맨드 및 어드레스를 제어하는 입력 제어부 중 하나의 동작을 턴 오프 시킴에 의하여 상기 반도체 메모리 장치의 전체 동작이 턴 오프 되도록 하는 것을 특징으로 하는 반도체 메모리 장치. By the output driver, the output control unit, the input driver, turn Sikkim off a single operation of the input control unit for controlling the input command and the address to control data output from the memory device characterized in that the entire operation of the semiconductor memory device to be turned off, the semiconductor memory device according to.
  25. 제 20항에 있어서, 상기 제 1 및 제 2 메모리 블록에 기입된 테스트 데이터를 증폭하여 상기 비교부로 인가하는 센스 앰프를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치. The method of claim 20, wherein the semiconductor memory device according to claim 1, further comprising a sense amplifier for applying the comparison part amplifies the test data written in the first and second memory blocks.
  26. 제 20항에 있어서, 상기 비교부는, 21. The method of claim 20, wherein the comparison unit includes:
    상기 제 1 메모리 블록의 임의의 테스트 데이터와 상기 임의의 테스트 데이터에 대응되는 상기 제 2 메모리 블록의 테스트 데이터를 비교하는 제 1 비교 수단들 ; The first comparison means for comparing the test data in the second memory block corresponding to the random test data and the test data, any of the first memory block; And
    상기 제 1 비교 수단들의 출력들을 비교하여 상기 테스트 결과 신호를 발생하는 제 2 비교 수단들을 구비하는 것을 특징으로 하는 반도체 메모리 장치. A semiconductor memory device, characterized in that for comparing the outputs of said first comparison means includes a second comparison means for generating said test result signal.
  27. 제 26항에 있어서, 상기 제 1 및 제 2 비교 수단들은, 27. The method of claim 26, wherein said first and second comparing means are,
    배타적 논리합 수단(EXCLUSIVE OR GATE)인 것을 특징으로 하는 반도체 메모리 장치. Exclusive-OR means (EXCLUSIVE OR GATE) A semiconductor memory device, characterized in that.
  28. 제 20항에 있어서, 21. The method of claim 20,
    상기 제 1 메모리 블록에 저장된 테스트 데이터와 상기 제 2 메모리 블록에 저장된 테스트 데이터가 동일하지 아니하면, 상기 제 1 메모리 블록 또는 상기 제2 메모리 블록에 결함이 발생한 것으로 판단하고, When the first not equal the test data stored in the stored test data and the second memory block in the memory block, it is determined to be defective in the first memory blocks or the second memory block,
    상기 제 1 메모리 블록에 저장된 테스트 데이터와 상기 제 2 메모리 블록에 저장된 테스트 데이터가 동일하면, 상기 제 1 메모리 블록 및 상기 제2 메모리 블록은 정상적인 메모리 블록으로 판단하는 것을 특징으로 하는 반도체 메모리 장치. A semiconductor memory device characterized in that the determination in the first memory block stored test data to the second when the same test data stored in the memory block, the first block memory and the second memory block is a normal memory block on.
  29. 제 20항에 있어서, 입력되는 테스트 모드 신호에 응답하여 상기 테스트 모드가 결정되며, 상기 테스트 모드 신호는, 21. The method of claim 20, wherein the test mode is determined in response to an input test mode signal, the test mode signal,
    MRS(Mode Register Set)에 의하여 발생되거나 또는 일정한 전압 레벨을 가지는 직류 전압에 의하여 발생되는 것을 특징으로 하는 반도체 메모리 장치. MRS (Mode Register Set) to the semiconductor memory device characterized in that the generated or generated by the direct current voltage having a constant voltage level by.
  30. 제 20항에 있어서, 상기 비교부는, 21. The method of claim 20, wherein the comparison unit includes:
    상기 제 1 메모리 블록의 임의의 테스트 데이터와 상기 임의의 테스트 데이터에 대응되는 상기 제 2 메모리 블록의 테스트 데이터를 비교하는 제 1 비교 수단들 ; The first comparison means for comparing the test data in the second memory block corresponding to the random test data and the test data, any of the first memory block; And
    상기 제 1 비교 수단들의 출력이 제 1 레벨이면 결함 신호를 발생하고 상기 제 1 비교 수단들의 출력이 제 2 레벨이면 상기 테스트 데이터를 발생하는 출력부들을 구비하는 것을 특징으로 하는 반도체 메모리 장치. If the output of said first comparing means generating a first level fault signal when the output of the first comparison means a second level, the semiconductor memory device comprising the output parts for generating the test data.
  31. 제 30항에 있어서, 상기 제 1 비교 수단들은, 31. The method of claim 30, wherein the first comparison means are,
    배타적 논리합 수단(EXCLUSIVE OR GATE)인 것을 특징으로 하는 반도체 메모리 장치. Exclusive-OR means (EXCLUSIVE OR GATE) A semiconductor memory device, characterized in that.
  32. 제 30항에 있어서, 상기 출력부들은 각각, 31. The method of claim 30, wherein said output portions, respectively,
    상기 제 1 비교 수단들의 출력에 응답하여 상기 테스트 데이터를 출력하는 피모스 트랜지스터들 ; The PMOS transistor for outputting the test data in response to an output of said first comparing means; And
    상기 제 1 비교 수단들의 출력에 응답하여 상기 결함 신호를 출력하는 엔모스 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 메모리 장치. A semiconductor memory device, characterized in that in response to an output of said first comparing means comprises a NMOS transistor which outputs the defect signal.
  33. 제 30항에 있어서, 상기 결함 신호는, The method of claim 30, wherein the defect signal,
    전원 전압 레벨 또는 접지 전압 레벨이거나 일정한 전압 레벨을 가지는 것을 특징으로 하는 반도체 메모리 장치. Semiconductor memory device characterized by having the power supply voltage level or the ground voltage level or a predetermined voltage level.
  34. 복수개의 메모리 칩들 ; A plurality of memory chips; And
    테스트 모드 신호를 수신하여 상기 메모리 칩들 각각의 제 1 NC(No Connection) 핀으로 인가하는 제 1 모듈 NC 핀을 구비하고, Receiving the test mode signal and a first module applied to the NC pin of the memory chips, each of the first NC (No Connection) pin,
    상기 메모리 칩들 각각은, Each of said memory chips is,
    내부의 서로 다른 메모리 블록을 동시에 테스트하고 테스트 된 메모리 칩이 정상 칩이면 상기 서로 다른 메모리 블록들 중 하나의 메모리 블록의 테스트 데이터를 출력하는 것을 특징으로 하는 것을 특징으로 하는 메모리 모듈. A memory module, characterized in that characterized in that at the same time to test the different memory block within the memory chip, and if the test is normal the chips to each other outputs one of the test data in the memory block of the other memory block.
  35. 제 34항에 있어서, 상기 메모리 칩들 각각은, 35. The method of claim 34, wherein each of the memory chips is,
    N 비트의 메모리 셀들을 테스트하고 N/2 비트의 메모리 셀들에 대응되는 상기 테스트 데이터를 출력하는 것을 특징으로 하는 메모리 모듈. Testing the memory cells in the N bits, and the memory module outputs said test data corresponding to the memory cells of the N / 2 bits.
  36. 제 34항에 있어서, 상기 메모리 칩들 각각은, 35. The method of claim 34, wherein each of the memory chips is,
    하나 이상의 제 1 메모리 블록 및 하나 이상의 제 2 메모리 블록 ; At least a first memory block and at least one second memory block; And
    테스트 모드인 경우, 상기 제 1 메모리 블록에 저장된 테스트 데이터와 상기 제 2 메모리 블록에 저장된 테스트 데이터가 동일한지 다른지를 비교하여 테스트 결과 신호를 발생하는 비교부를 구비하며, If the test mode, and comprising a comparison of the second test data stored in the stored test data and the second memory block in the first memory block generates a test result signal by comparing the differ are the same,
    상기 비교부는, The comparison unit,
    상기 제 1 메모리 블록에 저장된 테스트 데이터와 상기 제 2 메모리 블록에 저장된 테스트 데이터가 동일하면 상기 제 1 메모리 블록에 저장된 테스트 데이터 및 상기 제 2 메모리 블록에 저장된 테스트 데이터 중 하나를 출력하는 것을 특징으로 하는 메모리 모듈. The first stored test data to the memory block and the second when the same test data stored in the memory block is characterized in that the output one of the test data stored in the stored test data and the second memory block in the first memory block memory modules.
  37. 제 36항에 있어서, 상기 테스트 결과 신호는, 37. The method of claim 36, wherein the test result signal,
    상기 제 1 메모리 블록에 저장된 테스트 데이터와 상기 제 2 메모리 블록에 저장된 테스트 데이터가 동일하지 아니하면 제 1 레벨로 발생되고, If the first memory block on not equal the test data stored in the stored test data and the second memory block is generated to the first level,
    상기 제 1 메모리 블록에 저장된 테스트 데이터와 상기 제 2 메모리 블록에 저장된 테스트 데이터가 동일하면 제 2 레벨로 발생되며, If the first test data stored in the stored test data and the second memory block in the memory block are equal is generated in the second level,
    상기 테스트 모드에서 In the test mode,
    상기 제 1 메모리 블록 및 상기 제 2 메모리 블록에 기입되는 상기 테스트 데이터는 동일한 것을 특징으로 하는 메모리 모듈. The first memory block and the test data memory module, characterized in that the same is written in the second memory block.
  38. 제 36항에 있어서, 상기 제 1 메모리 블록 및 상기 제 2 메모리 블록은, 37. The method of claim 36, wherein the first memory block and the second memory block,
    동일한 메모리 뱅크(bank) 내부에 배치되거나 또는 별도의 메모리 뱅크에 각각 배치되는 것을 특징으로 하는 메모리 모듈. Disposed within the same memory bank (bank), or a memory module, it characterized in that each placed in a separate memory banks.
  39. 제 36항에 있어서, 상기 테스트 결과 신호가 제 1 레벨로 발생되면, 37. The method of claim 36 wherein if the test result signal is generated at a first level,
    상기 메모리 칩의 동작이 턴 오프 되는 것을 특징으로 하는 메모리 모듈. A memory module, characterized in that the operation of the memory chip is turned off.
  40. 제 36항에 있어서, 상기 제 1 레벨의 테스트 결과 신호는, 37. The method of claim 36, wherein the test result signal in the first level,
    출력 드라이버, 메모리 칩의 데이터 출력을 제어하는 출력 제어부, 입력 드라이버, 입력 커맨드 및 어드레스를 제어하는 입력 제어부 중 하나의 동작을 턴 오프 시킴에 의하여 상기 메모리 칩의 전체 동작이 턴 오프 되도록 하는 것을 특징으로 하는 메모리 모듈. By the output driver, the output control unit, the input driver, turn Sikkim off a single operation of the input control unit for controlling the input command and the address to control data output from the memory chip characterized in that the entire operation of the memory chip so that the turn-off memory modules.
  41. 제 36항에 있어서, 상기 제 1 및 제 2 메모리 블록에 기입된 테스트 데이터를 증폭하여 상기 비교부로 인가하는 센스 앰프를 더 구비하는 것을 특징으로 하는 메모리 모듈. 37. The method of claim 36, wherein the memory module, characterized in that amplifies the test data written in the first and second memory block further comprising a sense amplifier for applying the comparison portion.
  42. 제 36항에 있어서, 상기 비교부는, 37. The method of claim 36, wherein the comparison unit includes:
    상기 제 1 메모리 블록의 임의의 테스트 데이터와 상기 임의의 테스트 데이터에 대응되는 상기 제 2 메모리 블록의 테스트 데이터를 비교하는 제 1 비교 수단들 ; The first comparison means for comparing the test data in the second memory block corresponding to the random test data and the test data, any of the first memory block; And
    상기 제 1 비교 수단들의 출력들을 비교하여 상기 테스트 결과 신호를 발생하는 제 2 비교 수단들을 구비하는 것을 특징으로 하는 메모리 모듈. A memory module, characterized in that for comparing the outputs of said first comparison means includes a second comparison means for generating said test result signal.
  43. 제 42항에 있어서, 상기 제 1 및 제 2 비교 수단들은, 43. The method of claim 42, wherein said first and second comparing means are,
    배타적 논리합 수단(EXCLUSIVE OR GATE)인 것을 특징으로 하는 메모리 모듈. Exclusive-OR means (EXCLUSIVE OR GATE) of the memory module, characterized in that.
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