KR20060011033A - 반도체 패키지의 휨현상 감소를 위한 리드프레임 - Google Patents

반도체 패키지의 휨현상 감소를 위한 리드프레임 Download PDF

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Abstract

본 발명은 반도체 패키지의 휨(warpage) 현상이 감소된 리드프레임에 관한 것으로, 리드프레임의 표면부에 V자형의 그루브(groove)를 복수개 형성하는 것을 특징으로 한다.
이와 같이 본 발명은 리드프레임의 표면부에 그루브를 형성하여 몰딩 공정에서 발생하는 열에 의해 리드프레임 및 내외부 리드가 열팽창함으로써 발생하는 열응력을 그루브를 통해 자체 해소함으로써 내부 리드의 편평도(planarity)가 변형되는 것을 방지하고, 나아가 몰딩 공정에서 주입되는 에폭시 수지가 냉각되는 과정에서 발생하는 반도체 패키지의 휨 현상을 감소시키는 효과가 있다.
리드프레임(leadframe), 그루브(groove), 연결부, 열응력, 휨(warpage), 내부 리드, 반도체 패키지

Description

반도체 패키지의 휨현상 감소를 위한 리드프레임{Leadframe for reducing warpage of semiconductor package}
도 1은 종래 리드프레임의 개략적 평면도이고,
도 2a 및 2b는 종래 리드프레임 상에서 몰딩 공정이 수행되는 경우 반도체 패키지에 휨 현상이 발생하는 모습을 나타내는 도면이고,
도 3은 본 발명의 일실시예에 따른 리드프레임의 개략적 평면도이고,
도 4a 및 4b는 본 발명의 일실시예에 따른 리드프레임 상의 단위 리드프레임의 내부 리드에 발생하는 열응력을 그루브가 해소하는 모습을 나타내는 도면이고,
도 5는 종래 리드프레임과 본 발명의 일실시예에 따른 리드프레임에서의 휨 현상의 정도를 나타내는 그래프이다.
*도면의 주요 부분에 대한 부호설명*
10, 30; 리드프레임 11, 31; 단위 리드프레임
12, 32; 개구부 14, 34; 연결부
35; 그루브(groove) 15, 37; 반도체 칩
13, 33; 외부 리드 18, 38; 내부 리드
본 발명은 리드프레임에 관한 것으로, 보다 구체적으로는 몰딩 과정에서 단위 리드프레임의 내부 리드가 열팽창에 의해 변형됨에 따라 발생되는 반도체 패키지의 휨(warpage) 현상이 감소된 리드프레임에 관한 것이다.
반도체 패키지를 제조함에 있어서, 반도체 칩을 리드프레임에 접착시키고 반도체 칩과 리드프레임의 내부 리드를 와이어 본딩한 후 반도체 칩을 외부 환경으로부터 보호하기 위해 몰딩(molding) 공정을 수행하게 되는데, 리드프레임을 몰드 다이(mold die)에 안착시킨 후 에폭시 성형 수지(Epoxy molding compound; EMC)를 주입하는 방법으로 수행된다.
통상적으로 반도체 패키지를 몰딩하는 공정은 도 1에서 도시되는 바와 같은 단위 반도체 패키지를 제조하기 위한 단위 리드프레임(11)이 연배열되어 있는 리드프레임(10) 형태로 진행되게 된다. 리드프레임(10) 표면부에는 각 단위 리드프레임(11)의 주위를 따라 복수개의 단속적인 슬롯(slot) 형태의 개구부(12)가 형성되며, 각 개구부(12) 사이에는 각 단위 리드프레임(11)을 연결하는 연결부(14)가 구비된다.
도 2a 및 2b는 통상적인 리드프레임의 몰딩 공정시 발생하는 휨 현상을 나타내는 도면으로, 도 2b는 도 2a의 A부분의 평면도를 확대한 도면이다.
반도체 칩(15)은 칩 접착 공정에서 단위 리드프레임(11)의 다이 패드(16)에 접착되고, 금속 와이어(17)를 이용하여 반도체 칩(15)과 단위 리드프레임(11)의 내부 리드(18)를 와이어 본딩한 상태에서 에폭시 성형 수지등을 이용하여 몰딩하여 개별 반도체 패키지를 형성하게 되는데, 이 경우 단위 리드프레임(11)이 고온의 몰드 다이(mold die; 도시되지 않음)에 놓이게 되고, 몰드 다이로부터 열이 단위 리드프레임(11)으로 전달되어 단위 리드프레임(11) 및 내외부 리드(18, 13)들이 열팽창하게 된다. 이와 같이 열팽창을 하는 과정에서 각 단위 리드프레임(11)의 내외부 리드(18, 13)들은 열팽창으로 인한 열응력(thermal stress; 화살표로 표시됨)을 받게 되는데, 각 단위 리드프레임(11) 주위의 개구부(12)가 이와 같은 내외부 리드(18, 13)들의 열팽창에 의한 열응력을 일부 해소하는 역할을 하게 된다.
그러나, 종래의 리드프레임(10)은 개구부(12) 사이의 연결부(14)에서는 상대적으로 이와 같은 열응력을 해소하지 못하게 되므로 연결부(14)가 배치되어 있는 영역의 내외부 리드(18, 13)들은 열응력을 받아 휘어지는 현상이 발생한다. 특히 내부 리드(18)가 휘어지는 현상이 발생하는 경우, 다이 패드(16)에 접착된 반도체 칩(15)의 위치가 변경되거나 기울어지는 현상이 발생하게 되고, 그에 따라 에폭시 성형 수지의 상하부 주입량의 불균형이 발생한다. 에폭시 성형 수지의 주입이 완료된 후 상온으로 냉각하는 과정에서 에폭시 성형 수지는 수축하게 되는데, 에폭시 성형 수지의 주입량의 불균형으로 인해 냉각 경화 과정에서의 에폭시 성형 수지의 수축 불균형이 발생하게 되고, 그 결과 반도체 패키지가 휘어지는 휨 현상이 발생하는 문제가 있다.
본 발명의 목적은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로써, 리드프레임의 표면부의 특정부에 열팽창을 수용할 수 있는 공간부를 형성 하여 몰딩 과정에서 리드프레임의 연결부에 발생하는 내부 리드의 열팽창에 의한 열응력을 해소하여 내부 리드의 편평도가 악화되는 것을 방지하고, 나아가 에폭시 성형 수지의 냉각 경화시 발생하는 수축 과정에서 반도체 패키지가 휘어지는 휨 현상을 감소시키는데 있다.
이와 같은 목적을 구현하기 위한 본 발명 리드프레임은 반도체 칩이 실장되는 다이 패드와, 상기 칩과 와이어 본딩에 의해 연결되는 내부 리드와, 외부 기판과 연결되는 외부 리드를 구비하는 단위 리드프레임이 연배열되는 리드프레임에 있어서, 상기 리드프레임의 표면부에 적어도 하나 이상의 V자형의 그루브가 상기 외부 리드가 도출되는 방향에 수직인 방향으로 형성되어 있는 것을 특징으로 한다.
또한 본 발명에 따른 리드프레임에 형성되는 적어도 하나 이상의 그루브는 단위 리드프레임의 주위를 따라 형성되는 개구부 사이의 연결부에 형성되는 것이 바람직하며, 이와 같은 연결부는 리드프레임 표면부 중 후면에 있는 것이 바람직하다.
이하, 본 발명의 구체적인 실시예를 첨부된 도면을 참조하여 구체적으로 설명하면 다음과 같다.
도 3은 본 발명의 일실시예에 따른 리드프레임에 대한 개략도이고, 도 4a 및 4b는 리드프레임 상의 단위 리드프레임의 내부 리드에 발생하는 열응력을 그루브가 해소하는 모습을 나타내는 도면이다.
도 3에서 도시되는 바와 같이, 리드프레임(30)에는 단위 리드프레임(31)들이 복수개 형성되는데, 일렬 이상으로 연배열된다. 단위 반도체 패키지를 제조함에 있어서, 반도체 칩 접착 공정, 와이어 본딩 공정, 및 몰딩 공정은 모두 이와 같은 리드프레임(30) 형태로 진행된다. 리드프레임(30)에는 단위 리드프레임(31)의 둘레를 따라 단속적으로 슬롯 형태의 개구부(32)가 형성되고, 리드프레임(30)의 표면부 중 후면에는 단위 리드프레임(31)의 외부 리드(33)가 도출되어 있는 방향과 수직인 방향으로 V자형의 그루브(groove; 34)가 형성된다.
그루브(35)는 리드프레임(30)의 표면부 중 후면에 형성되는데, 특히 단속적인 개구부(32)가 형성되어 있지 않은 공간, 즉 서로 인접하는 개구부(32)사이의 공간으로 단위 리드프레임(31)들을 연결되게 하는 연결부(34)에 외부 리드(33)가 도출되어 있는 방향과 수직인 방향으로 형성된다.
다만, 본 발명에 따른 리드프레임(30)에서 그루브(35)가 형성되는 위치는 리드프레임(30)의 표면부이면 되고, 이와 같은 연결부(34)로만 한정되는 것은 아니다.
도 4a에서 도시되는 바와 같이, 단위 리드프레임(31)은 반도체 칩(37)이 접착되는 다이 패드(36), 반도체 칩(37)과 와이어 본딩 되는 내부 리드(38), 및 외부 기판과 연결되는 외부 리드(33)를 구비한다.
단위 리드프레임(31)에 반도체 칩(37)이 접착된 상태에서 에폭시 성형 수지를 충진하여 몰딩 공정을 수행하게 되는데, 이러한 몰딩 공정은 약 175℃의 고온에서 수행되므로 몰드 다이는 상당한 고온을 유지하고 있게 된다. 몰딩 공정을 수행하기 위해서는 단위 리드프레임(31)이 고온의 몰드 다이에 안착되어야 하는데, 이 때문에 몰드 다이로부터 단위 리드프레임(31)으로 열이 전달되게 된다.
단위 리드프레임(31)은 몰드 다이로부터 전달된 열에 의해 열팽창을 하게 되는데, 리드프레임(30)의 연결부(34) 상에서 단위 리드프레임(31)의 열팽창의 방향이 서로 반대가 됨으로 인해 단위 리드프레임(31) 및 내외부 리드(38, 33)들의 열팽창 방향으로 열응력이 발생(화살표로 표시됨)하게 된다.
이와 같이 발생한 열응력 중 일부는 종래 기술과 마찬가지로 리드프레임(30) 표면부의 개구부(32)를 통해 해소되고, 종래 기술에서는 해소하지 못하는 연결부(34)에 집중되는 나머지 일부의 열응력은 연결부(34)에 형성된 그루브(35)를 통해 해소된다.
도 4b는 도 4a의 B 부분을 확대한 것으로, 리드프레임(30) 표면부 중 후면에 있는 연결부(34) 상에 형성된 그루브(35)를 통해 열응력이 해소되는 모습을 나타내고 있다.
도 4b에서 도시되는 바와 같이, 그루브(35)에 수직하는 방향으로 서로 반대 방향의 열응력이 작용하면, 그루브(35)가 열응력이 작용하는 방향으로 움직임(점선으로 도시됨)으로써 리드들이 열팽창하는 만큼의 팽창을 그루브(35)가 담당하게 되고, 그리하여 연결부(34)에 집중되는 열응력을 자체 해소하게 된다. 그루브(35)의 깊이는 통상 리드프레임(30)의 두께의 50%를 초과하지 않는 것이 바람직하나, 특별히 이러한 수치에 한정되는 것은 아니며, 리드프레임(30)의 기계적 강도를 유지하는 정도이면 된다.
이와 같이 본 발명의 일실시예에 따른 리드프레임(30)은 표면부 중 후면에 형성되는 그루브(35)가 열응력을 해소하는 과정에서 V자형의 홈이 이루는 각도가 작아지는 방향으로 이동하는 결과로, 단위 리드프레임(31)의 내부 리드(38)는 그 편평도가 악화되지 않고, 그에 따라 에폭시 성형 수지의 주입량은 상하 편차가 발생하지 않게 되고, 에폭시 수지의 냉각 경화 과정에서 단위 반도체 패키지에 휨 현상이 발생하는 것이 감소된다.
도 5는 본 발명의 일실시예에 따른 리드프레임의 휨 정도와 종래의 그루브가 형성되어 있지 않는 리드프레임의 휨 정도를 비교해주는 박스플롯 그래프이다.
도 5에서 도시하는 바와 같이, 본 발명의 일실시예의 경우 반도체 패키지의 휨 정도의 평균값은 21㎛ 정도로, 종래 기술인 그루브가 구비되지 않은 비교예의 휨 정도의 평균값 45.34㎛ 보다 절반이상 휨 정도가 경감된다는 것을 알 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 리드프레임은 몰딩 공정에서 제공받는 열에 의한 열응력을 그루브를 통해 자체 해소함으로써 내부 리드의 편평도가 악화되는 것을 방지하고, 또한 몰딩 공정에서 주입되는 에폭시 성형 수지가 냉각 경화되는 과정에서 발생하는 휨 현상을 감소시키는 효과가 있다.

Claims (3)

  1. 반도체 칩이 실장되는 다이 패드와, 상기 칩과 와이어 본딩에 의해 연결되는 내부 리드와, 외부 기판과 연결되는 외부 리드를 구비하는 단위 리드프레임이 연배열되는 리드프레임에 있어서,
    상기 리드프레임의 표면부에 적어도 하나 이상의 V자형의 그루브가 상기 외부 리드가 도출되는 방향에 수직인 방향으로 형성되어 있는 것을 특징으로 하는 리드프레임.
  2. 제 1항에 있어서, 상기 적어도 하나 이상의 그루브는 상기 단위 리드프레임의 주위를 따라 형성되는 개구부 사이의 연결부에 형성되는 것을 특징으로 하는 리드프레임.
  3. 제 2항에 있어서, 상기 연결부는 상기 리드프레임 표면부 중 후면에 있는 것을 특징으로 하는 리드프레임.
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CN109841590A (zh) * 2017-11-28 2019-06-04 恩智浦美国有限公司 用于具有j引线和鸥翼引线的集成电路装置的引线框
CN109904136A (zh) * 2017-12-07 2019-06-18 恩智浦美国有限公司 用于具有j引线和鸥翼引线的集成电路装置的引线框
CN110707063A (zh) * 2018-07-10 2020-01-17 恩智浦美国有限公司 具有可弯曲引线的引线框架

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* Cited by examiner, † Cited by third party
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CN109841590A (zh) * 2017-11-28 2019-06-04 恩智浦美国有限公司 用于具有j引线和鸥翼引线的集成电路装置的引线框
CN109904136A (zh) * 2017-12-07 2019-06-18 恩智浦美国有限公司 用于具有j引线和鸥翼引线的集成电路装置的引线框
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