KR100201063B1 - 반도체 패키지의 히트싱크 구조 - Google Patents

반도체 패키지의 히트싱크 구조 Download PDF

Info

Publication number
KR100201063B1
KR100201063B1 KR1019950036950A KR19950036950A KR100201063B1 KR 100201063 B1 KR100201063 B1 KR 100201063B1 KR 1019950036950 A KR1019950036950 A KR 1019950036950A KR 19950036950 A KR19950036950 A KR 19950036950A KR 100201063 B1 KR100201063 B1 KR 100201063B1
Authority
KR
South Korea
Prior art keywords
heat sink
package
semiconductor chip
hole
semiconductor package
Prior art date
Application number
KR1019950036950A
Other languages
English (en)
Other versions
KR970024050A (ko
Inventor
윤주훈
Original Assignee
김규현
아남반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김규현, 아남반도체주식회사 filed Critical 김규현
Priority to KR1019950036950A priority Critical patent/KR100201063B1/ko
Publication of KR970024050A publication Critical patent/KR970024050A/ko
Application granted granted Critical
Publication of KR100201063B1 publication Critical patent/KR100201063B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 반도체 패키지의 히트싱크 구조에 관한 것으로, 특히 패키지에 내에 내장되어 반도체 칩에서 발생되는 열을 효율적으로 방출시키도록 된 히트싱크에 상부면과 하부면을 관통하는 관통공을 형성하여 고온 상태에서 증발되는 패키지 내의 습기의 배출을 용이하게 하여 패키지의 박리 및 크랙의 발생을 미연에 방지하고, 패키지의 성능 및 신뢰성을 향상시키도록 된 반도체 패키지의 히트싱크 구조이다.

Description

반도체 패키지의 히트싱크 구조
제1도는 히크싱크가 내장된 반도체 패키지의 구조를 보인 단면도.
제2도는 종래의 히트싱크를 도시한 평면도.
제3도는 제2도의 단면도.
제4도는 본 발명의 히트싱크를 도시한 평면도.
제5도는 제4도의 A-A선 단면도.
제6도는 본 발명의 제1실시예를 도시한 히트싱크의 평면도.
제7도는 본 발명의 제2실시예를 도시한 히트싱크의 평면도.
제8도는 본 발명의 제3실시예를 도시한 히트싱크의 평면도.
제9도는 제8도의 B-B선 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 히트싱크 1a : 관통공
1b : 미세홈 1c : 홈
2 : 반도체 칩 3 : 리드
4 : 와이어 5 : 컴파운드
본 발명은 반도체 패키지의 히트싱크 구조에 관한 것으로, 더욱 상세하게는 패키지 내에 내장되어 반도체 칩에서 발생되는 열을 효율적으로 방출시키도록 된 히트싱크에 상.하면을 관통하는 관통공을 형성하여 고온 상태에서 패키지 내의 습기가 배출될때 압력을 최소화함으로서 패키지의 박리 및 크랙의 발생을 미연에 방지하고, 패키지의 성능 및 신뢰성을 향상시키도록 된 반도체 패키지의 히트싱크 구조에 관한 것이다.
일반적으로 반도체 패키지의 구조는 제1도에 도시된 바와같이 반도체 칩(2)의 주연부에는 리드프레임의 리드(3)가 형성되어 있고, 상기 리드(3)와 반도체 칩(2)의 상면에 구비된 칩 패드와는 와이어(4)로 본딩되어 있으며, 그 외부로는 산화 및 부식을 방지하기 위하여 컴파운드(5)로 몰딩하여 반도체 패키지를 구성된다. 이때, 반도체 칩(2)의 동작시 발생되는 열을 효율적으로 방출하기 위하여 몰딩공정시 반도체 칩(2) 하부에 히트싱크(1)를 부착한다.
그러나, 반도체 패키지의 제조공정 중에는 대략 200℃ 정도의 고온(와이어 본딩공정, 몰딩공정시 가해지는 고온, 각 공정후 오븐(Oven) 안에서 가열하여 접착력을 굳히는 공정등)에서 진행되는 공정이 있다.
이와같이 고온에서 작업이 진행됨에 따라 가해지는 고온에 의해 반도체 칩(2)과 히트싱크(1)와는 각각 열팽창을 하게 되는데, 이때, 반도체 칩(2)과 히트싱크(1)와는 그 재질이 서로 상이하고, 열팽창계수가 서로 달라 수축 및 이완현상이 발생되어 쉽게 변형이 발생된다. 즉, 서로 다른 열팽창계수로 인하여 크랙(Crack)이 발생되어 패키지가 깨지거나, 수분들의 침투로 인한 박리가 발생되어 패키지의 불량이 발생된다. 또한, 패키지 내에 있는 습기가 고온 상태에서 증발되어 외부로 배출될 때에도 그 압력에 의해 히트싱크의 주위에서 박리나 크랙이 발생된다.
또한, 패키지를 마더보드에 실장시에도 고온에 의해 변형이나 크랙이 발생되는데, 이러한 경우의 불량이 패키지 제조공정시의 불량보다 더욱 심각하며 자주 발생된다.
따라서, 본 발명의 목적은 상기한 문제점을 해결하기 위한 것으로, 반도체 칩에서 발생되는 열을 효율적으로 방출시킬수 있는 히트싱크에 있어서, 패키지 제조공정시 가해지는 고온 상태에서 습기가 배출될때의 압력을 최소화하여 박리 및 변형이 발생되지 않도록 하여 패키지의 불량을 방지하고, 패키지의 신뢰성을 향상시킬수 있도록 된 반도체 패키지의 히트싱크 구조를 제공함에 있다.
이러한 목적을 달성하기 위한 본 발명의 구성은, 반도체 칩의 외측으로는 리드프레임의 리드가 위치되고, 상기 리드와 반도체 칩의 상면에 구비된 칩 패드와는 와이어로 본딩되며, 상기 반도체 칩의 하부에는 열방출을 위한 히트싱크가 부착되고, 상기 반도체칩 및 그외의 구성 부품을 산화 및 부식을 방지하기 위하여 컴파운드로 몰딩된 반도체 패키지에 있어서, 상기 히트싱크에는 고온 상태에서 습기가 배출되는 압력을 최소화 할수 있도록 상.하면을 관통하는 관통공이 형성된 것이다.
즉, 상기한 히트싱크에 관통공을 형성함으로서 패키지에 가해지는 고온 상태에서의 습기 배출을 용이하게 하여 열적 스트레스로 인한 변형을 최대한 방지할수 있다.
이하, 본 발명을 첨부된 도면을 참조하여 각 실시예에 대해 상세히 설명하면 다음과 같다.
본 발명에 의한 반도체 패키지는 반도체 칩(2)의 외측으로는 리드프레임의 리드(3)가 위치되어 있고, 상기 리드(3)와 반도체 칩(2)의 상면에 구비된 칩 패드와는 와이어(4)로 본딩되어 있으며, 상기 반도체 칩(2)의 하부에는 반도체 칩(2)의 동작시 발생되는 열을 효율적으로 방출하기 위하여 히트싱크(1)를 부착하고, 상기 반도체 칩(2)과 그 외부품을 산화 및 부식을 방지하기 위하여 컴파운드(5)로 몰딩하여 반도체 패키지를 구성한다.
이때, 상기 히트싱크(1)에는 고온 상태에서 습기가 배출되는 압력을 최소화 할수 있도록 제4도 내지 제9도에서와 같이 히트싱크(1)의 상부면과 하부면을 관통하는 관통공(1a)을 형성한다. 이때, 상기 관통공(1a)은 제4도와 같이 다수개를 형성하거나, 제6도와 같이 하나만을 형성할수 있다. 즉, 상기한 관통공(1a)은 적어도 하나 이상 형성된다.
뿐만 아니라, 상기 관통공(1a)의 형상은 삼각, 사각, 육각 또는 원형으로 각각 형성할수 있는 것으로, 관통공(1a)의 형상을 원형으로 한정하는 것은 물론 아니다.
또한, 제7도에서와 같이 관통공(1a)의 내주연에 미세홈(1b)이 형성하여 결합력을 증대 시킬수 있으며, 히트싱크(1)의 외주면에도 결합력을 향상시키기 위하여 외주면 둘레에 미세홈(1b)을 형성할 수 있다.
제8도 내지 제9도와 같이 히트싱크(1)의 상면에 십자형의 홈(1c)을 형성하고, 여기에 관통공(1c)을 형성하여 반도체 칩과의 접촉면적을 최대한 줄여 열적스트레스로 인한 변형을 최대한 방지할 수 있다.
이와같이 관통공(1a)이 형성된 히트싱크(1)는 접착수단을 이용하여 반도체 칩(2)의 하부에 부착 시킨다. 이때, 상기 접착수단은 에폭시나 솔더등을 사용하게 되면 상기 관통공(1a)으로 에폭시등이 흘러나오게 되므로 접착테이프를 이용하여 부착시키는 것이 가장 바람직하다.
이와같이 구성되는 본 발명의 반도체 패키지는 고온의 상태에서 공정이 진행되더라도 패키지 내의 습기가 상기 관통공(1a)을 통해서 외부로 배출되므로 습기의 배출압력을 최소화하여 박리 및 크랙을 방지하도록 된다. 즉, 고온에서 증발되는 습기가 상기 관통공(1a)을 통해서 빠져나오는 것이다.
이와같이 상기 관통공(1a)으로 습기가 배출되므로서 패키지에 직접적으로 미치는 열적 스트레스를 줄여 패키지의 신뢰성을 향상시킬수 있다. 또한, 상기 관통공(1a)에 의해서 히트싱크(1)가 외부에 노출되는 면적이 넓게되어 즉, 상기 관통공(1a)으로 공기가 유입되어 열 방출의 효과를 극대화 시킬수 있다.
이상의 설명에서 알수 있듯이 본 발명의 반도체 패키지의 히트싱크 구조에 의하면, 히트싱크의 상부면과 하부면을 관통하는 관통공을 형성함으로서 고온에서 공정시 발생되는 열적스트레스를 줄여 계면박리를 방지할수 있음은 물론, 열 방출 효과도 극대화 시켜 패키지의 신뢰성을 더욱 향상 시킬수 있는 등의 효과가 있다.

Claims (6)

  1. 반도체 칩의 외측으로는 리드프레임의 리드가 위치되고, 상기 리드와 반도체 칩의 상면에 구비된 칩 패드와는 와이어로 본딩되며, 상기 반도체 칩의 하부에는 열방출을 위한 히트싱크가 부착되고, 상기 반도체 칩과 그 외의 구성부품을 산화 및 부식을 방지하기 위하여 컴파운드로 몰딩된 반도체 패키지에 있어서, 상기한 히트싱크에는 상부면과 하부면을 관통하는 관통공이 형성된 것을 특징으로 하는 반도체 패키지의 히트싱크 구조.
  2. 제1항에 있어서, 상기 관통공은 히트싱크에 적어도 하나 이상 형성된 것을 특징으로 하는 반도체 패키지의 히트싱크.
  3. 제1항에 있어서, 상기 관통공의 내주연에는 미세홈이 형성된 것을 특징으로 하는 반도체 패키지의 히트싱크 구조.
  4. 제1항에 있어서, 상기 히트싱크의 외주면에는 미세홈이 형성된 것을 특징으로 하는 반도체 패키지의 히트싱크 구조.
  5. 제1항에 있어서, 상기 히트싱크의 상면에는 홈이 형성되고, 이 홈에 관통공이 형성된 것을 특징으로 하는 반도체 패키지의 히트싱크 구조.
  6. 제5항에 있어서, 상기 홈은 십자형으로 된 것을 특징으로 하는 반도체 패키지의 히트싱크 구조이다.
KR1019950036950A 1995-10-25 1995-10-25 반도체 패키지의 히트싱크 구조 KR100201063B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950036950A KR100201063B1 (ko) 1995-10-25 1995-10-25 반도체 패키지의 히트싱크 구조

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950036950A KR100201063B1 (ko) 1995-10-25 1995-10-25 반도체 패키지의 히트싱크 구조

Publications (2)

Publication Number Publication Date
KR970024050A KR970024050A (ko) 1997-05-30
KR100201063B1 true KR100201063B1 (ko) 1999-06-15

Family

ID=19431187

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950036950A KR100201063B1 (ko) 1995-10-25 1995-10-25 반도체 패키지의 히트싱크 구조

Country Status (1)

Country Link
KR (1) KR100201063B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100676315B1 (ko) * 2000-03-15 2007-01-31 삼성전자주식회사 고 열방출 반도체 칩 패키지

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100676315B1 (ko) * 2000-03-15 2007-01-31 삼성전자주식회사 고 열방출 반도체 칩 패키지

Also Published As

Publication number Publication date
KR970024050A (ko) 1997-05-30

Similar Documents

Publication Publication Date Title
KR101017533B1 (ko) 오버몰드된 플라스틱 패키지를 위한 히트싱크 또는플래그용 소형 몰드로크들
KR100586699B1 (ko) 반도체 칩 패키지와 그 제조 방법
JPH10163401A (ja) リードフレーム、半導体パッケージ及び半導体パッケージの製造方法
US6686652B1 (en) Locking lead tips and die attach pad for a leadless package apparatus and method
KR100201063B1 (ko) 반도체 패키지의 히트싱크 구조
JP3421137B2 (ja) ベアチップの搭載構造及び放熱板
JP5096812B2 (ja) 複合リードフレームを用いた半導体装置
KR100225597B1 (ko) 반도체 패키지의 히트싱크 제조방법
JPH04242966A (ja) 樹脂封止形半導体装置
WO2016084768A1 (ja) 表面実装型パッケージおよびその製造方法
JPH11307713A (ja) 半導体装置用リードフレーム
JP2004273946A (ja) 半導体装置
WO2008083146A1 (en) Stress-resistant leadframe and method
KR200179999Y1 (ko) 반도체 패키지의 히트싱크 구조
JP2003007933A (ja) 樹脂封止型半導体装置
KR19980021184A (ko) 방열판을 갖는 반도체 칩 패키지
KR0180604B1 (ko) 히트싱크의 표면처리방법 및 이를 이용한 반도체 패키지 구조
KR0132404Y1 (ko) 반도체 패키지
KR100236634B1 (ko) 반도체 패키지용 리드 프레임
KR0137067B1 (ko) 히트싱크 내장형 패키지 제조방법
KR0156515B1 (ko) 반도체 패키지
KR100198312B1 (ko) 리드프레임의 구조 및 이를 이용한 반도체 패키지
KR0183649B1 (ko) 리드프레임 조립체 및 그 리드프레임 조립체를 사용한 반도체장치
KR200238127Y1 (ko) 열방출형반도체패키지
KR100187714B1 (ko) 십자형 타이바를 갖는 고방열 패키지용 리드프레임 및 그를 이용한 반도체 칩 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120307

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20130307

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee