KR20060006382A - Method for designing a power capacitor using a dummy pattern and semiconductor device having power capacitors - Google Patents

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Abstract

더미 패턴을 이용하여 파워 커패시터를 설계하는 방법 및 파워 커패시터를 구비한 반도체 장치가 개시된다. 파워 커패시터 설계 방법은 반도체 집적회로의 수평구조에서, 제 1 단위 회로와 제 2 단위 회로 사이의 더미 패턴 자리에 파워 커패시터를 설계한다. 반도체 장치는 반도체 집적회로를 구성하는 제 1 및 제 2 단위 회로, 및 파워 커패시터를 구비한다. 파워 커패시터는 상기 제 1 단위 회로와 상기 제 2 단위 회로 사이의 더미 패턴 자리에 위치한다. 파워 커패시터를 구비한 반도체 장치는 회로의 기능에 영향을 주지 않는 더미 패턴을 이용하여 파워 커패시터를 설계하기 때문에 반도체 칩 사이즈를 증가시키지 않고서도 전원라인 상에 존재하는 노이즈를 감소시킬 수 있다.
A method of designing a power capacitor using a dummy pattern and a semiconductor device having a power capacitor are disclosed. The power capacitor design method designs a power capacitor in a dummy pattern position between a first unit circuit and a second unit circuit in a horizontal structure of a semiconductor integrated circuit. The semiconductor device includes first and second unit circuits constituting a semiconductor integrated circuit, and a power capacitor. The power capacitor is positioned in the dummy pattern position between the first unit circuit and the second unit circuit. In the semiconductor device having the power capacitor, the power capacitor is designed using a dummy pattern that does not affect the function of the circuit, thereby reducing noise on the power supply line without increasing the semiconductor chip size.

Description

더미 패턴을 이용하여 파워 커패시터를 설계하는 방법 및 파워 커패시터를 구비한 반도체 장치{METHOD FOR DESIGNING A POWER CAPACITOR USING A DUMMY PATTERN AND SEMICONDUCTOR DEVICE HAVING POWER CAPACITORS}METHOD FOR DESIGNING A POWER CAPACITOR USING A DUMMY PATTERN AND SEMICONDUCTOR DEVICE HAVING POWER CAPACITORS}

도 1은 전원전압과 접지 사이에 연결된 종래의 파워 커패시터를 나타내는 도면이다.1 is a view showing a conventional power capacitor connected between a power supply voltage and ground.

도 2는 PMOS 트랜지스터와 NMOS 트랜지스터를 사용하여 설계한 종래의 파워 커패시터를 나타내는 도면이다.2 is a view showing a conventional power capacitor designed using a PMOS transistor and an NMOS transistor.

도 3은 인버터들 사이의 공간에 삽입된 더미 패턴을 나타내는 레이아웃 도면이다. 3 is a layout diagram illustrating a dummy pattern inserted into a space between inverters.

도 4는 인버터들 사이의 공간에 삽입된 더미 패턴을 사용하여 파워 커패시터를 설계한 레이아웃 도면이다.4 is a layout diagram in which a power capacitor is designed using a dummy pattern inserted in a space between inverters.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

21, 23 : 파워 커패시터21, 23: power capacitor

25, 27 : 인버터25, 27: Inverter

31 : VDD 메탈라인31: VDD metal line

32 : VSS 메탈라인32: VSS metal line

33 : 기판 33: substrate                 

34 : N-WELL34: N-WELL

35 : P+ 액티브 영역35: P + active area

36 : N+ 액티브 영역36: N + active area

37, 38, 39, 40, 41, 42, 43, 52, 53, 55, 56 : 메탈라인37, 38, 39, 40, 41, 42, 43, 52, 53, 55, 56: metal line

45, 46, 51, 54 : 게이트 폴리45, 46, 51, 54: gate pulley

본 발명은 파워 커패시터의 설계 방법에 관한 것으로, 특히 반도체 집적회로 칩 내에서 더미 패턴을 이용한 파워 커패시터의 설계 방법에 관한 것이다. The present invention relates to a method of designing a power capacitor, and more particularly, to a method of designing a power capacitor using a dummy pattern in a semiconductor integrated circuit chip.

반도체 집적회로 내에는 회로의 동작을 위해 여러 가지 전원전압이 사용된다. 도 1에 도시된 바와 같이, 전원전압과 접지 사이에는 전원 노이즈를 감소시키기 위해 커패시터가 연결된다. 이 커패시터는 흔히 파워 커패시터 또는 디커플링(decoupling) 커패시터라고 불린다.Various power supply voltages are used in the semiconductor integrated circuit for the operation of the circuit. As shown in Fig. 1, a capacitor is connected between the power supply voltage and ground to reduce power supply noise. This capacitor is often called a power capacitor or decoupling capacitor.

도 2는 PMOS 트랜지스터와 NMOS 트랜지스터를 사용하여 설계한 종래의 파워 커패시터를 나타내는 도면이다. 도 2를 참조하면, 파워 트랜지스터는 전원전압(VDD)에 공통 연결된 드레인과 소스, 및 접지(VSS)에 연결된 게이트를 갖는 PMOS 트랜지스터(P-type Metal Oxide Semiconductor)(21)를 이용하여 구현할 수 있다. 또한, 파워 트랜지스터는 전원전압(VDD)에 연결된 게이트, 및 접지(VSS)에 공통 연결된 드레인과 소스를 갖는 NMOS 트랜지스터(N-type Metal Oxide Semiconductor) (23)를 이용하여 구현할 수도 있다.2 is a view showing a conventional power capacitor designed using a PMOS transistor and an NMOS transistor. Referring to FIG. 2, a power transistor may be implemented using a P-type metal oxide semiconductor (PMOS) 21 having a drain and a source commonly connected to a power supply voltage VDD, and a gate connected to a ground VSS. . In addition, the power transistor may be implemented using an N-type metal oxide semiconductor (NMOS transistor) 23 having a gate connected to the power supply voltage VDD, and a drain and a source commonly connected to the ground VSS.

집적회로 내에는 트랜지스터뿐만 아니라 저항, 커패시터 등이 포함되기 때문에, 집적회로를 설계하는 과정에서 회로와 회로 사이에 공간이 생기게 된다. 이러한 공간에는 보통 레이아웃의 균일성(uniformity)을 위하여 더미 패턴을 삽입한다. Since integrated circuits include not only transistors, but also resistors, capacitors, and the like, space is created between circuits and circuits in the process of designing integrated circuits. In these spaces dummy patterns are usually inserted for uniformity of layout.

도 3은 인버터들 사이의 공간에 삽입된 더미 패턴을 나타내는 레이아웃 도면이다. 도 3을 참조하면, 도면의 왼쪽과 오른쪽에 인버터가 배치되어 있고, 도면의 가운데 부분의 공간에 더미 패턴(48)이 배치되어 있다. P형 기판(33)위에 N-WELL(34)이 형성되고, N-WELL(34) 내에 PMOS 트랜지스터들이 배치된다. NMOS 트랜지스터들은 도 3의 레이아웃 도면의 아랫부분에 배치되어 있고, N-WELL(34)이 형성되지 않은 부분에 배치된다. 3 is a layout diagram illustrating a dummy pattern inserted into a space between inverters. Referring to FIG. 3, inverters are disposed on the left and right sides of the drawing, and a dummy pattern 48 is disposed in the space at the center of the drawing. An N-WELL 34 is formed on the P-type substrate 33, and PMOS transistors are disposed in the N-WELL 34. The NMOS transistors are arranged at the bottom of the layout diagram of FIG. 3 and at the portion where the N-WELL 34 is not formed.

그런데, 도 3의 가운데 부분에 배치되어 있는 더미 패턴을 플로팅된 채로 두지 않고, 이 것을 파워 커패시터로 사용하면, 칩 사이즈를 증가시키지 않으면서도 파워 커패시터의 커패시턴스를 증가시킬 수 있다. However, if the dummy pattern disposed in the center portion of FIG. 3 is not left floating and used as a power capacitor, the capacitance of the power capacitor can be increased without increasing the chip size.

본 발명의 목적은 더미 패턴을 이용하여 파워 커패시터를 설계하는 방법을 제공하는 것이다.It is an object of the present invention to provide a method of designing a power capacitor using a dummy pattern.

본 발명의 다른 목적은 더미 패턴을 이용하여 설계된 파워 커패시터를 구비한 반도체 장치를 제공하는 것이다.Another object of the present invention is to provide a semiconductor device having a power capacitor designed using a dummy pattern.

본 발명의 또 다른 목적은 반도체 칩 사이즈를 증가시키지 않고도 효율적으로 전원 노이즈를 감소시킬 수 있는 반도체 장치를 제공하는 것이다. It is still another object of the present invention to provide a semiconductor device capable of efficiently reducing power supply noise without increasing the semiconductor chip size.

상기 목적을 달성하기 위하여 본 발명에 따른 파워 커패시터 설계 방법은 반도체 집적회로의 수평구조에서, 제 1 단위 회로와 제 2 단위 회로 사이의 더미 패턴 자리에 파워 커패시터를 설계한다.In order to achieve the above object, a power capacitor design method according to the present invention designs a power capacitor in a dummy pattern position between a first unit circuit and a second unit circuit in a horizontal structure of a semiconductor integrated circuit.

본 발명에 따른 반도체 장치는 제 1 단위 회로, 제 2 단위 회로, 및 파워 커패시터를 구비한다. 제 1 및 제 2 단위회로는 상기 반도체 집적회로를 구성한다. 파워 커패시터는 상기 제 1 단위 회로와 상기 제 2 단위 회로 사이의 더미 패턴 자리에 위치한다.The semiconductor device according to the present invention includes a first unit circuit, a second unit circuit, and a power capacitor. The first and second unit circuits constitute the semiconductor integrated circuit. The power capacitor is positioned in the dummy pattern position between the first unit circuit and the second unit circuit.

상기 제 1 및 제 2 단위 회로는 트랜지스터로 구성될 수 있다.The first and second unit circuits may be composed of transistors.

상기 파워 커패시터는 고전원전압에 공통 연결된 소스와 드레인, 및 저전원전압에 연결된 게이트를 갖는 PMOS 트랜지스터로 구성될 수 있다.The power capacitor may include a PMOS transistor having a source and a drain commonly connected to a high power voltage, and a gate connected to a low power supply voltage.

상기 파워 커패시터는 저전원전압에 공통 연결된 소스와 드레인, 및 고전원전압에 연결된 게이트를 갖는 NMOS 트랜지스터로 구성될 수 있다. The power capacitor may include an NMOS transistor having a source and a drain commonly connected to a low power supply voltage, and a gate connected to a high power supply voltage.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4는 인버터들 사이의 공간에 삽입된 더미 패턴을 이용하여 파워 커패시터를 설계한 레이아웃 도면이다. 도 4는 반도체 집적회로 칩의 일부를 나타낸 도면으로서, 도면의 왼쪽과 오른쪽에 인버터들(25, 27)이 배치되어 있고, 더미 패턴이 들어갈 위치인 도면의 가운데 부분의 공간에 파워 커패시터들(21, 23)이 배치되어 있다. P형 기판(33)위에 N-WELL(34)이 형성되고, N-WELL(34) 내에 P+ 액티브 영역(35)을 갖는 PMOS 트랜지스터들이 배치된다. P+ 액티브 영역(35)은 게이트 폴리(45)에 의해 드레인 영역과 소스 영역으로 구분된다. NMOS 트랜지스터들은 -WELL(34)이 형성되지 않은 부분에 배치된다. NMOS 트랜지스터들은 도 3의 레이아웃 도면의 아랫부분에 배치되어 있고, N+ 액티브 영역(36)을 갖는다. 인버터들(25, 27)을 구성하는 PMOS트랜지스터들의 소스는 메탈라인(37)을 통해 VDD 메탈라인(31)에 연결되어 있고, 인버터들(25, 27)을 구성하는 NMOS트랜지스터들의 소스는 메탈라인(38)을 통해 VSS 메탈라인(32)에 연결되어 있다.4 is a layout diagram of a power capacitor using a dummy pattern inserted in a space between inverters. FIG. 4 is a view illustrating a portion of a semiconductor integrated circuit chip, in which inverters 25 and 27 are disposed on the left and right sides of the drawing, and power capacitors 21 are arranged in a space in the center of the drawing where a dummy pattern is to be inserted. , 23) are arranged. An N-WELL 34 is formed on the P-type substrate 33, and PMOS transistors having a P + active region 35 are disposed in the N-WELL 34. The P + active region 35 is divided into a drain region and a source region by the gate poly 45. NMOS transistors are disposed in a portion where -WELL 34 is not formed. NMOS transistors are disposed at the bottom of the layout diagram of FIG. 3 and have an N + active region 36. The source of the PMOS transistors constituting the inverters 25, 27 is connected to the VDD metalline 31 via the metal line 37, and the source of the NMOS transistors constituting the inverters 25, 27 is a metal line. It is connected to the VSS metalline 32 via 38.

도 4의 중앙 상부에 위치한 파워 커패시터(21)는 P+ 액티브 영역(35)을 갖는 PMOS 트랜지스터로 구성된다. 파워 커패시터(21)를 구성하는 PMOS 트랜지스터(21)의 소스 영역은 메탈라인(52)을 통해 VDD 메탈라인(31)에 연결되어 있고, PMOS 트랜지스터(21)의 드레인 영역은 메탈라인(53)을 통해 VDD 메탈라인(31)에 연결되어 있다. PMOS 트랜지스터(21)의 게이트는 게이트 폴리(51)와 메탈라인(55)을 통해 VSS 메탈라인(32)에 연결되어 있다. The power capacitor 21 located in the upper center of FIG. 4 is composed of a PMOS transistor having a P + active region 35. The source region of the PMOS transistor 21 constituting the power capacitor 21 is connected to the VDD metal line 31 through the metal line 52, and the drain region of the PMOS transistor 21 connects the metal line 53. It is connected to the VDD metalline 31 through. The gate of the PMOS transistor 21 is connected to the VSS metal line 32 through the gate poly 51 and the metal line 55.

도 4의 중앙 하부에 위치한 파워 커패시터(23)는 N+ 액티브 영역(36)을 갖는 NMOS 트랜지스터로 구성된다. 파워 커패시터(23)를 구성하는 NMOS 트랜지스터(23)의 소스 영역은 메탈라인(55)을 통해 VSS 메탈라인(32)에 연결되어 있고, NMOS 트랜지스터(23)의 드레인 영역은 메탈라인(56)을 통해 VSS 메탈라인(32)에 연결되어 있다. NMOS 트랜지스터(23)의 게이트는 게이트 폴리(54)와 메탈라인(53)을 통해 VDD 메탈라인(31)에 연결되어 있다.The power capacitor 23 located in the lower center of FIG. 4 is composed of an NMOS transistor having an N + active region 36. The source region of the NMOS transistor 23 constituting the power capacitor 23 is connected to the VSS metal line 32 through the metal line 55, and the drain region of the NMOS transistor 23 connects the metal line 56. It is connected to the VSS metalline 32 through. The gate of the NMOS transistor 23 is connected to the VDD metal line 31 through the gate poly 54 and the metal line 53.

도 4에 도시된 바와 같이, 파워 커패시터를 회로의 기능에 영향을 주지 않는 더미 패턴을 이용하여 설계하면, 칩 사이즈를 늘이지 않고도 집적회로의 전원라인에 존재할 수 있는 노이즈를 감소시킬 수 있다.As shown in FIG. 4, when the power capacitor is designed using a dummy pattern that does not affect the function of the circuit, noise that may exist in the power line of the integrated circuit may be reduced without increasing the chip size.

실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described with reference to the examples, those skilled in the art can understand that the present invention can be variously modified and changed without departing from the spirit and scope of the invention described in the claims below. There will be.

상술한 바와 같이 본 발명에 따른 파워 커패시터를 구비한 반도체 장치에서는 회로의 기능에 영향을 주지 않는 더미 패턴을 이용하여 파워 커패시터를 설계하기 때문에 반도체 칩 사이즈를 증가시키지 않고서도 전원라인 상에 존재하는 노이즈를 감소시킬 수 있다. As described above, in the semiconductor device having the power capacitor according to the present invention, since the power capacitor is designed using a dummy pattern that does not affect the function of the circuit, noise existing on the power supply line without increasing the semiconductor chip size. Can be reduced.

Claims (6)

반도체 집적회로의 수평구조에서, 제 1 단위 회로와 제 2 단위 회로 사이의 더미 패턴 자리에 파워 커패시터를 설계하는 것을 특징으로 하는 파워 커패시터 설계 방법.A method of designing a power capacitor in a horizontal structure of a semiconductor integrated circuit, wherein the power capacitor is designed in place of a dummy pattern between the first unit circuit and the second unit circuit. 반도체 웨이퍼 내에 설계되는 반도체 집적회로에 있어서,In a semiconductor integrated circuit designed in a semiconductor wafer, 상기 반도체 집적회로를 구성하는 제 1 단위 회로;A first unit circuit constituting the semiconductor integrated circuit; 상기 반도체 집적회로를 구성하는 제 2 단위 회로; 및A second unit circuit constituting the semiconductor integrated circuit; And 상기 반도체 집적회로의 수평구조에서, 상기 제 1 단위 회로와 상기 제 2 단위 회로 사이의 더미 패턴 자리에 위치한 파워 커패시터를 구비하는 것을 특징으로 하는 반도체 장치.And a power capacitor positioned in a dummy pattern position between the first unit circuit and the second unit circuit in the horizontal structure of the semiconductor integrated circuit. 제 2 항에 있어서, 상기 제 1 및 제 2 단위 회로는The method of claim 2, wherein the first and second unit circuits 트랜지스터로 구성된 것을 특징으로 하는 반도체 장치.A semiconductor device comprising a transistor. 제 2 항에 있어, 상기 파워 커패시터는The method of claim 2, wherein the power capacitor PMOS 트랜지스터 또는 NMOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 장치.A semiconductor device comprising a PMOS transistor or an NMOS transistor. 제 4 항에 있어서, 상기 파워 커패시터는The method of claim 4, wherein the power capacitor 고전원전압에 공통 연결된 소스와 드레인, 및 저전원전압에 연결된 게이트를 갖는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.And a PMOS transistor having a source and a drain commonly connected to a high power voltage, and a gate connected to a low power supply voltage. 제 4 항에 있어서, 상기 파워 커패시터는The method of claim 4, wherein the power capacitor 저전원전압에 공통 연결된 소스와 드레인, 및 고전원전압에 연결된 게이트를 갖는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.And an NMOS transistor having a source and a drain commonly connected to a low power supply voltage, and a gate connected to a high power supply voltage.
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