JP2006073696A - Semiconductor integrated circuit using standard cell and design method thereof - Google Patents

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Jiyuuko Nakada
充香 中田
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Matsushita Electric Ind Co Ltd
松下電器産業株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit which has an effect of power-supply noise suppression, and can be stabilized in power supply, in semiconductor integrated circuit designing using standard cells.
SOLUTION: In the semiconductor integrated circuit wherein a first standard cell and a second standard cell are provided adjacently, power supply noise can be restrained by arranging a transistor forming a power supply capacity so as to stride a face where the first and the second standard cells contact with each other.
COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、スタンダードセルを用いて自動配置・配線して作成する半導体集積回路とその設計方法に関するものである。 The present invention relates to a semiconductor integrated circuit and a design method thereof created by automatic placement and routing using a standard cell.

半導体装置内の半導体集積回路を設計するにあたり、一度に半導体集積回路の全体を構築するのではなく、スタンダードセルと呼ばれる機能ブロックを所定の規則をもとに複数組み合せることにより、半導体集積回路を構築する手法がとられることが多い。 In designing a semiconductor integrated circuit in the semiconductor device, rather than building the entire semiconductor integrated circuit, by combining a plurality of functional blocks called standard cell based on a predetermined rule once, the semiconductor integrated circuit approach to building is often taken. このようにスタンダードセルを複数組み合せる手法は、セルベース設計と呼ばれている。 The plurality combining technique standard cells as is called a cell-based design.

セルベース設計においては、インバータ回路、AND回路、NAND回路をはじめとする基本ゲート回路の他に、フリップフロップ回路等の複雑な回路、さらに加算器などの比較的規模の大きいブロック回路など、様々な種類の回路がスタンダードセルとして準備され、必要に応じて用いられる。 In the cell-based design, the inverter circuit, the AND circuit, in addition to the basic gate circuit including a NAND circuit, a complicated circuit such as a flip-flop circuit, such as a relatively size large block circuit, such as a further adder, various type of circuit is provided as standard cells, it is used as necessary.

セルベース設計のルールとしては、スタンダードセル同士をなるべく近くに隣接して配置できるように、スタンダードセル高さ、電源線太さ、入出力ピン位置などの統一が図られる。 The rule for cell-based designs, the standard cells to each other so as to be possible arranged closely adjacent to, the standard cell height, power line thickness, the unification of input and output pin location is achieved.

従来のスタンダードセルを用いたブロックレイアウト図について図11を参照しながら説明する。 Referring to FIG. 11 will be described block layout diagram using the conventional standard cells. ブロック200はセル1Aとセル2Aによって構成されている。 Block 200 is constituted by a cell 1A and the cell 2A. セル1Aとセル2Aはそれぞれ所定の機能(例えば、セル1AはAND回路、セル2Aはインバータ回路)を有する。 Each predetermined function cell 1A and the cell 2A (e.g., cell 1A AND circuit, the cell 2A inverter circuit) having a. 図中の上側にはP型拡散領域114、115、116が、下側にはN型拡散領域117、118、119が配置されている。 P-type diffusion region 114, 115 and 116 on the upper side in the figure, are arranged N-type diffusion region 117, 118 and 119 on the lower side.

セル1Aとセル2Aの境界である113を挟んで両側にP型拡散領域114とP型拡散領域115が対向している。 P-type diffusion region 114 and the P-type diffusion region 115 on both sides of the 113 is the boundary cell 1A and the cell 2A is opposed. したがって、ゲート長や拡散領域の形状のばらつきをなくすために、セル境界113の上側にダミーゲート電極111が配置されている。 Therefore, in order to eliminate variations in the shape of the gate length and the diffusion region, the dummy gate electrode 111 is disposed on the upper side of the cell boundary 113.

また、セル1Aとセル2Aの境界である113を挟んで両側にN型拡散領域117とN型拡散領域118が対向している。 Further, N-type diffusion region 117 and the N-type diffusion region 118 on both sides of the 113 is the boundary cell 1A and the cell 2A is opposed. したがって、ゲート長や拡散領域の形状のばらつきをなくすために、下側にはダミーゲート電極112が配置されている。 Therefore, in order to eliminate variations in the shape of the gate length and the diffusion region, the dummy gate electrode 112 is disposed on the lower side.

次に、従来のセルベース設計における設計手法について図12を参照しながら説明する。 Next, referring to FIG. 12 design method of the conventional cell-based design. 図12は、図11のようなブロックレイアウトを構成する場合に用いられる設計フローを示している。 Figure 12 shows a design flow used in the case of constituting the block layout as shown in FIG. 11. ステップ1では、スタンダードセルのレイアウト設計を行う。 In Step 1, a layout design of a standard cell. スタンダードセルはインバータ回路、AND回路、NAND回路といった基本ゲート回路の他に、フリップフロップ回路等の複雑な回路、さらに加算器などの比較的規模の大きいブロック回路等、様々な種類の回路について設計される。 Standard cell inverter circuit, the AND circuit, in addition to the basic gate circuits such NAND circuits, a complicated circuit such as a flip-flop circuit, is designed more relatively scale of large blocks circuits and the like such as adders, for various kinds of circuits that. 設計されたスタンダードセルはライブラリに格納される。 Standard cell designed is stored in the library.

ステップ2では、ステップ1で作成したスタンダードセルを格納したライブラリを使用してスタンダードセルの自動配置・配線を行う。 In step 2, for automatic placement and routing of standard cells by using a library that contains the standard cell created in step 1. 具体的には、ライブラリ内のスタンダードセルを実現すべき回路機能に応じて配置し、配置されたスタンダードセルの間を配線する。 Specifically, by arranging according to the circuit function to be realized standard cell in the library, to the wiring between the arranged standard cell. 上述の自動配置・配線は面積、クロックスキュー等を考慮して行われる。 Automatic placement and wiring above the area, is performed in consideration of the clock skew and the like.

なお、本願発明に関連する先行技術として、トランジスタの動作に寄与するゲート電極及びトランジスタの動作に寄与しないゲート電極を同一長さにし、また同一長さにそって同一のゲート間隔で配置し、ゲート電極の両端部を最も長い拡散領域以上設けることで、ゲートや拡散領域の仕上がり形状のばらつきをなくし、高速動作かつ低消費電力の半導体装置を実現する方法が提案されている(特許文献1参照)。 As prior art related to the present invention, the gate electrode does not contribute to the operation of the gate electrode and the transistor contributes to the operation of the transistor in the same length and arranged at the same gate spacing along the same length, the gate by providing both ends of the electrode longest diffusion region or eliminate variations in the finished shape of the gate and the diffusion region, a high speed operation and a method for realizing a semiconductor device with low power consumption it has been proposed (see Patent Document 1) .

また、スタンダードセル内に電源容量を構成するトランジスタを配置することで、電源ノイズ抑制効果が得られる半導体装置の実現方法が提案されている(特許文献2参照)。 Further, by disposing the transistors forming the power capacity in the standard cell, a method of realizing a semiconductor device power supply noise suppressing effect is obtained it has been proposed (see Patent Document 2).

また、スタンダードセルとして容量セルを設け、自動配置することにより、電源ノイズを抑制する設計方法が提案されている(特許文献3参照)。 Further, a capacitive cell is provided as standard cells, by automatic arrangement suppresses design method the power noise have been proposed (see Patent Document 3).
特開2002−26125号公報 JP 2002-26125 JP 特開2002−110798号公報 JP 2002-110798 JP 特開2000−277618号公報 JP 2000-277618 JP

近年、プロセスの微細化に伴って、電源配線上に生じる配線抵抗と電流の積による電圧降下は大きくなる一方である。 In recent years, with miniaturization of the process, the voltage drop due to the product of the wiring resistance and the current generated in the power supply wiring which is one larger. 電圧降下が大きくなるとブロックの電源電圧が下がり、電源ノイズの影響を受けやすくなる。 Supply voltage of the block decreases the voltage drop increases, more susceptible to power supply noise. 最悪の場合には、誤動作が生じることもあり得る。 In the worst case, it may be a malfunction occurs.

これを解決するために、特許文献2はスタンダードセル中に容量を構成しており、特許文献3はスタンダードセルとして容量セルを設けている。 To solve this problem, Patent Document 2 constitutes a capacitor in the standard cell, Patent Document 3 is provided a capacitive cell as a standard cell. しかしながら、特許文献2においては、スタンダードセル内に容量をあえて設けるためにスタンダードセルの面積が増加する。 However, in Patent Document 2, the area of ​​the standard cell is increased to dare providing capacity in the standard cell. また、特許文献3においては、各々のセル内には容量を設けていないが、容量セル自体を配置することになるので半導体集積回路としては結果的に面積が増加する。 Further, in Patent Document 3, is in each cell is not provided the capacity, it means to place the capacitor cell itself as a semiconductor integrated circuit results in area increases.

また、上述した従来の構成においては、トランジスタが隣接しないところにゲート電極を配置することで、トランジスタのゲート長や拡散領域の形状ばらつきを抑制してはいるが、ダミーゲート電極はその他に何らかの機能を果たしているわけではなく、面積としては無駄に使われているという課題があった。 Further, in the conventional configuration described above, by disposing the gate electrode where the transistors are not adjacent, but are suppressed variations in shape in the gate length and the diffusion region of the transistor, the dummy gate electrode is any function other does not mean to play a, there is a problem that has been wasted as the area.

本発明は、上記課題を解決するために、スタンダードセルを用いた半導体集積回路設計において、ダミーゲート電極を有効活用しつつ面積が増加しないように電源ノイズを効果的に抑制し、電源安定化の実現が可能な半導体集積回路を提供することを目的とする。 The present invention, in order to solve the above problems, a semiconductor integrated circuit design using standard cells, the dummy gate electrode effectively suppressed power supply noise so that the area is not increased while effectively utilizing, power stabilization realized and to provide a semiconductor integrated circuit capable.

上記課題を解決するために、本願発明の半導体集積回路は、各々が所定の論理を実現する第1のスタンダードセルと第2のスタンダードセルを備える半導体集積回路であって、前記第1のスタンダードセルと前記第2のスタンダードセルとの境界に1または複数のゲート電極が配置され、かつ前記1または複数のゲート電極のうち少なくとも一のゲート電極を用いて電源容量となるトランジスタが形成されていることを特徴とする。 In order to solve the above problems, a semiconductor integrated circuit of the present invention, each A semiconductor integrated circuit comprising a first standard cell and a second standard cell for implementing a predetermined logic, said first standard cell the second at the boundary between the standard cell one or more gate electrodes are arranged, and the transistor serving as a power supply capacity by using at least one gate electrode of the one or more gate electrodes are formed as the features.

また、本願発明の半導体集積回路の設計方法は、同一の論理を実現し、端面に1または複数のダミーゲート電極を有する第1のスタンダードセルと第3のスタンダードセルを含む複数のスタンダードセルを用いて行われる半導体集積回路の設計方法であって、前記第1のスタンダードセルが有するダミーゲート電極のうち少なくとも1つのダミーゲート電極は電位固定され、かつ下側に電位固定された拡散領域を備えており、前記第3のスタンダードセルが有するダミーゲート電極はいずれも電位固定されておらず、前記第3のスタンダードセルを含む複数のスタンダードセルを配置するステップと、前記複数のスタンダードセルが配置された結果、前記第3のスタンダードセルが端面に有する1または複数のダミーゲート電極のうち、(1)両 Further, a method of designing a semiconductor integrated circuit of the present invention to achieve the same logic, a plurality of standard cells including a first standard cell and a third standard cell having one or more dummy gate electrode to the end surface the method for designing a semiconductor integrated circuit to be performed Te, at least one of the dummy gate electrodes of the dummy gate electrodes of the said first standard cell are potential fixing, and provided with a potential fixed diffusion region on the lower side cage, said third both dummy gate electrode standard cells has not been fixed potential, placing a plurality of standard cells including the third standard cell, the plurality of standard cells are arranged result, of one or more of the dummy gate electrode to which the third standard cell has the end surface, (1) both が電位固定された拡散領域となったもの、(2)両側の一方が電位固定された拡散領域であり他方が空き領域となったもの、(3)両側が空き領域となったもの、があるか否かを検出するステップと、(1)〜(3)のいずれか1つが検出された場合に、前記第3のスタンダードセルを前記第1のスタンダードセルに置換することによって、電源容量を構成するステップを備えている。 There but that a potential fixed diffusion regions (2) which on both sides of one is diffusion regions which are potential fixing the other becomes the free area, (3) which on both sides has become a free area, is configuration detecting whether, when it is detected that one either (1) to (3), by replacing the third standard cell to said first standard cell, the power capacity and it includes the step of.

本発明に基づいた半導体集積回路によれば、セルベース設計において、スタンダードセルの接する面をまたがって電源容量を構成するトランジスタを配置することによって面積を増やすことなく電源ノイズを抑制することができる。 According to the semiconductor integrated circuit in accordance with the present invention, in a cell-based design, it is possible to suppress power supply noise without increasing the area by placing a transistor constituting the power source capacitor across the surface in contact with the standard cell.

また、本発明に基づいた半導体集積回路の設計方法によれば、セルを置き換えることで、容易に設計でき、かつ面積を増やすことなく電源容量を構成するトランジスタを配置でき、電源ノイズを抑制できる。 Further, according to the method of designing a semiconductor integrated circuit in accordance with the present invention, by replacing the cells, easily design, and the area can be arranged transistors forming the power supply capacity without increasing the power supply noise can be suppressed.

(実施の形態1) (Embodiment 1)
以下、本発明の第1の実施の形態の半導体集積回路について、図面を参照しながら説明する。 Hereinafter, a semiconductor integrated circuit of the first embodiment of the present invention will be described with reference to the drawings. 以下の図面において、黒塗りの四角はコンタクトを示している。 In the drawings, black squares indicate contact.

図1は本発明の実施の形態1において用いられるスタンダードセル1Aの構成を示した図であり、AND回路に相当する。 Figure 1 is a diagram showing a configuration of a standard cell 1A used in the first embodiment of the present invention, which corresponds to the AND circuit. 図1において、ゲート電極1、2はそれぞれ入力端子in1、in2に対応している。 In Figure 1, the gate electrode 2 corresponds to the input terminal in1, in2, respectively. すなわち、図1のスタンダードセル1Aはin1、in2が共にHのとき、Hを出力する回路である。 That is, the standard cell 1A of Figure 1 when the in1, in2 are both H, a circuit for outputting a H.

ゲート電極1〜3とP型拡散領域10、12によってPchトランジスタ14、15、16が構成されており、ゲート電極1〜3とN型拡散領域11、13によってNchトランジスタ17、18、19が構成されている。 Is configured the Pch transistor 14, 15 and 16 by the gate electrode 1-3 and the P-type diffusion region 10, 12, Nch transistors 17, 18 and 19 constituting the gate electrode 1-3 and the N-type diffusion region 11 and 13 It is. なお、スタンダードセルの領域を示すものとしてセル枠20を点線で示している。 Also shows the cell frame 20 by the dotted line as an indication of the area of ​​the standard cell.

Pchトランジスタ15、16の間にはトランジスタが存在しないため、ゲート電極2とゲート電極3の間の距離はゲート電極1とゲート電極2の間の距離より長くなっている。 Because during the Pch transistors 15 and 16 is not present transistor, the distance between the gate electrode 2 and the gate electrode 3 is longer than the distance between the gate electrode 1 and the gate electrode 2. したがって、ゲート長や拡散領域の形状ばらつきをなくすために、ダミーゲート電極8を配置している。 Therefore, in order to eliminate the variations in shape of the gate length and the diffusion region, and the dummy gate electrode 8. 同様に、Nchトランジスタ18、19の間にダミーゲート電極9を配置している。 Similarly, by arranging the dummy gate electrode 9 between the Nch transistor 18 and 19.

また、Pchトランジスタ14のソース領域、Pchトランジスタ16のソース領域、Nchトランジスタ17のソース領域、Nchトランジスタ19のソース領域はそれぞれ、スタンダードセルの端となっている。 Further, each source region of the Pch transistor 14, the source region of the Pch transistor 16, the source region of the Nch transistor 17, the source region of the Nch transistor 19, has an end of a standard cell. このため、スタンダードセル1Aを配置すると、隣に配置されたスタンダードセルと拡散領域が対向する。 Therefore, placing the standard cells 1A, standard cells and the diffusion region arranged adjacent faces. したがって、ゲート長や拡散領域の形状ばらつきをなくすためにダミーゲート電極4、5、6、7を配置する。 Thus, placing a dummy gate electrode 4, 5, 6, 7 in order to eliminate variations in shape in the gate length and the diffusion region.

図2は本発明の実施の形態1において用いられる別のスタンダードセル2Aの構成を示した図であり、インバータ回路に相当する。 Figure 2 is a diagram showing the configuration of another standard cell 2A used in the first embodiment of the present invention, it corresponds to the inverter circuit. 図2において、ゲート電極23とP型拡散領域21によってPchトランジスタが構成されており、ゲート電極23とN型拡散領域22によってNchトランジスタが構成されている。 2, is constituted the Pch transistor the gate electrode 23 and the P-type diffusion region 21, Nch transistor and a gate electrode 23 and the N-type diffusion region 22. ここで、スタンダードセル2Aを配置すると、P型拡散領域21とN型拡散領域22が、図面右側に隣接して配置されたスタンダードセルの拡散領域と対向する。 Here, placing the standard cells 2A, P-type diffusion region 21 and the N-type diffusion region 22, opposed to the diffusion region of the standard cell disposed adjacent to the right side of the drawing. したがって、拡散領域の形状がばらつくことがないように、ダミーゲート電極24、25が設けられている。 Therefore, so as not to the shape of the diffusion region varies, the dummy gate electrodes 24 and 25 are provided. また、左側についても同様にダミーゲート電極が設けられている。 Also the dummy gate electrode is provided as well for the left. なお、スタンダードセルの領域を示すものとしてセル枠26を点線で示す。 Incidentally, showing the cell frame 26 by the dotted line as an indication of the area of ​​the standard cell.

本実施の形態においては、スタンダードセル1A、2Aに加えて、図3と図4のスタンダードセルをもライブラリに備えている。 In this embodiment, standard cells 1A, in addition to 2A, and includes the library also standard cells shown in FIGS. 3 and 4. 図3は、スタンダードセル1Aと同一の論理(AND回路)を実現するスタンダードセル1Bであり、大部分の構成はスタンダードセル1Aと同様であるが、スタンダードセル1Aにおいてはダミーゲート電極であった、セルの境界に配置されたゲート電極27を用いて電源容量となるトランジスタ28を形成している点でスタンダードセル1Aと異なっている。 Figure 3 is a standard cell 1B to realize standard cell 1A is the same as the logical (AND circuit), but most of the configuration is the same as the standard cell 1A, the standard cell 1A was dummy gate electrode, is different from the standard cells 1A in that it forms a power source capacitor become transistor 28 with a gate electrode 27 disposed on the boundary of the cell. 具体的には、境界に配置された電極27をVDDに電位固定している点でスタンダードセル1Aと異なっている。 Specifically, different from the standard cells 1A in that it potential fixing electrode 27 disposed on the boundary to VDD. これによって、左側に隣接するセルにおいて拡散領域11と対向する拡散領域が電位固定されている場合には、ソースとドレインをVSSに、ゲートをVDDに電位固定したトランジスタ28が形成され、電源容量として利用することができる。 Thereby, when the diffusion region facing the diffusion region 11 in the cell adjacent to the left side is the potential fixed, the source and drain to VSS, transistor 28 was fixed potential of the gate to VDD is formed, as a power supply capacity it can be used.

また、図4は、スタンダードセル2Aと同一の論理(インバータ回路)を実現するスタンダードセル2Bであり、大部分の構成はスタンダードセル2Aと同様であるが、セルの境界に配置されたゲート電極29を利用して電源容量となるトランジスタ30を形成している点でスタンダードセル2Aと異なっている。 Further, FIG. 4, the standard is a cell 2B, although most of the configuration is the same as the standard cell 2A, a gate electrode 29 disposed on the boundary of the cell to achieve a standard cell 2A is the same as the logical (inverter circuit) It is different from the standard cells 2A in that it forms a transistor 30 serving as the power supply capacity by using. 具体的には、境界に配置されたゲート電極29をVSSに電位固定している点でスタンダードセル2Aと異なっている。 Specifically, different from the standard cell 2A gate electrode 29 arranged on the boundary in that the voltage clamped to VSS. これによって、右側に隣接するセルにおいて拡散領域21と対向する拡散領域が電位固定されている場合には、ソースとドレインをVSSに、ゲートをVDDに電位固定したトランジスタ30が形成され、電源容量として利用することができる。 Thereby, when the diffusion region opposed to the diffusion region 21 in the cell adjacent to the right side is the potential fixed, the source and drain to VSS, transistor 30 was fixed potential of the gate to VDD is formed, as a power supply capacity it can be used.

図5は、スタンダードセル1A、2A、1B、2Bを用いて設計された本発明のブロックレイアウトを示す図である。 Figure 5 is a diagram showing a standard cell 1A, 2A, 1B, a block layout of the present invention designed with 2B. なお、図5に示されたブロック100は、図11に示した従来例のブロック200に相当する機能を有する。 Note that block 100 shown in FIG. 5 has a function equivalent to block 200 of the prior art shown in FIG. 11. 図1〜図4で説明した構成要素については同一の符号を付して、説明を省略する。 Denoted by the same reference numerals for the components described in FIGS. 1 to 4, the description thereof is omitted.

上述したように、図11に示されるような従来の構成の半導体集積回路では、セル1Aとセル2Aの接する面113をまたがってダミーゲート電極111、112が設けられているが、有効活用できていない。 As described above, in the semiconductor integrated circuit of the conventional configuration as shown in FIG. 11, but the dummy gate electrodes 111 and 112 across the surface 113 in contact with the cell 1A and the cell 2A is provided, not used effectively Absent. そこで、本実施の形態1において作成されるブロックでは、図5に示すように、セル1Bとセル2Bが接する面31の上部両側のP型拡散領域21、10が電位固定されており、下部両側のN型拡散領域22、11が電位固定されているので、境界に配置されたゲート電極27、29を用いて、電位固定されたトランジスタ28、30を形成している。 Accordingly, in blocks that are created in the first embodiment, as shown in FIG. 5, the upper sides of the P-type diffusion region 21,10 of the surface 31 of the cell 1B and the cell 2B contacts are fixed potential, the lower sides since the N-type diffusion region 22,11 is fixed potential, using the gate electrode 27, 29 disposed at a boundary to form a transistor 28, 30 fixed potential. 具体的には、セルの境界に配置され、かつ両側の拡散領域がVSSに電位固定されたゲート電極27をVDDに電位固定している。 More specifically, the voltage clamped disposed on the boundary of the cell, and on both sides of the diffusion region is a gate electrode 27 which is a potential fixed to the VSS to VDD. また、セルの境界に配置され、かつ両側の拡散領域がVDDに電位固定されたゲート電極29をVSSに電位固定している。 Also been fixed potential is disposed on the boundary of the cell, and a gate electrode 29 diffused region is a potential fixed to VDD on both sides to VSS. なお、このブロックレイアウトは、スタンダードセル1Bとスタンダードセル2Bを配置したブロックレイアウトとなっている。 Incidentally, the block layout has a block layout of arranging the standard cells 1B and standard cell 2B.

ここで、図11で示されるスタンダードセル1A、2Aを配置したブロックレイアウトと、図5で示されるスタンダードセル1B、2Bを配置したブロックレイアウトとは、面積・論理が同一であり、電源容量となるトランジスタが構成されている点のみが異なることになる。 Here, the block layout arranged standard cell 1A, a 2A shown in FIG. 11, the standard cell 1B shown in FIG. 5, the block layout of arranging the 2B, area and logic are the same, the power supply capacity only in that the transistor is formed it will be different. したがって、ブロック面積を増やすことなく電源ノイズを抑制することができる。 Therefore, it is possible to suppress power supply noise without increasing the block area.

次にスタンダードセル1A、2A、1B、2Bを用いて、図5のようなブロックを設計するレイアウト設計方法について図面を参照しながら説明する。 Then standard cell 1A, 2A, 1B, by using a 2B, will be described with reference to the drawings layout design method of designing a block as shown in FIG. 5. 図6は本実施の形態におけるブロックレイアウトの設計フローを示した図である。 6 is a diagram showing a design flow of the block layout of this embodiment.

ステップ1はスタンダードセル自体の設計工程である。 Step 1 is a design process of the standard cell itself. ステップ1においてスタンダードセル1A、2Aのような従来と同様のレイアウトのスタンダードセルに加え、スタンダードセル1B、2Bに代表されるような、境界に配置されたゲート電極を電位固定して電源容量となるトランジスタを構成したスタンダードセルも設計する。 Standard cell 1A in step 1, in addition to the standard cell of the same as conventional layout as shown in 2A, standard cell 1B, and 2B, as represented, the power supply capacity by potential fixing a gate electrode disposed on the boundary standard cells that constitute a transistor also design. 本実施の形態においては、これら2つのタイプのスタンダードセルの双方を用いてブロックレイアウトが行われることになる。 In the present embodiment, so that the block layout is performed using both of the two types of standard cells.

ステップ2では、スタンダードセル1A、2Aに代表される従来のレイアウトのスタンダードセルを用いて、スタンダードセルの配置が行われる。 In step 2, using the standard cell of the conventional layout typified standard cells 1A, in 2A, the arrangement of the standard cell. これはレイアウトをしてみないと、隣接する2つのセルにおいて電位固定された拡散領域が対向するか否かが分からないからである。 If this is not try to layout, two diffusion regions which are potential fixed in a cell adjacent is not known whether opposed. その結果、図11に示されるようなブロックレイアウトが形成される。 As a result, the block layout as illustrated in FIG 11 is formed. このブロックレイアウトでは、スタンダードセル1Aとスタンダードセル2Aの接する面113をまたがってダミーゲート電極111、112が設けられているが、有効活用できていない。 This block layout, although the dummy gate electrodes 111 and 112 across the surface 113 in contact with the standard cell 1A and standard cells 2A are provided, can not be effectively utilized.

次にステップ3において、ステップ2で配置したスタンダードセルが接する面の両側で、電位固定された拡散領域が対向しているかを認識する。 In step 3, on both sides of the surface in contact with standard cells arranged in Step 2, to recognize whether the potential fixed diffused region is opposed. 電位固定された拡散領域が対向していると認識された場合には、ステップ4において、スタンダードセル1B、2Bに示される、セルの境界に配置されたゲート電極を電位固定して電源容量を構成したスタンダードセルへと置き換えられる。 When the potential fixed diffused region is recognized to be opposed, the configuration in step 4, the standard cell 1B, shown in 2B, the power capacity of the gate electrode by voltage clamp arranged on the boundary of the cell It is replaced to the standard cell. 置き換えた結果、図5のようなブロックレイアウトが完成する。 Replaced as a result, the block layout as shown in FIG. 5 is completed.

このように、スタンダードセルの接する面をまたがるダミーゲート電極の両側で電位固定された拡散領域が対向していることを認識し、境界に配置されたゲート電極が電位固定されている同論理のスタンダードセルに置き換えることによって、ブロック面積を増やすことなくブロックレイアウト設計を容易に行うことができ、電源ノイズを抑制することができる。 Thus, recognizing that both sides potential fixed diffused region of the dummy gate electrode across the surface in contact with the standard cells are opposed, a gate electrode disposed on the boundary of the logic that are potential fixed Standard by replacing the cell, the block layout design can be easily performed without increasing the block area, it is possible to suppress power supply noise.

以上のように本実施の形態によると、スタンダードセルの接する面をまたがるゲート電極を電位固定し、電源容量を構成するトランジスタとして有効活用することができ、ブロック面積を増やすことなく電源ノイズを抑制することができる。 According to the present embodiment as described above, the gate electrode across the surface in contact with the standard cell voltage clamped, can be effectively used as a transistor constituting the power source capacitor, suppressing power supply noise without increasing the block area be able to. また、ブロック面積を増やすことなく電源ノイズを抑制した半導体集積装置を容易に設計することができる。 Further, it is possible to easily design a semiconductor integrated device that suppresses power supply noise without increasing the block area.

また、本実施の形態では、Pchトランジスタ形成領域、Nchトランジスタ形成領域の両方の境界に配置されたゲート電極を用いて電源容量となるトランジスタを形成する構成としたが、片方のみを用いて電源容量となるトランジスタを形成する構成でもかまわない。 Further, in this embodiment, Pch transistor formation region, a configuration for forming a power source capacitor to become a transistor with both gate electrodes disposed on the boundary of the Nch transistor formation region, a power source capacitor using only one it may be configured to form an become transistors. 例えば、P型拡散領域、N型拡散領域のいずれか一方においてのみ電位固定された拡散領域が対向している場合等は、いずれか一方の境界に配置されたゲート電極のみを用いて電源容量となるトランジスタを形成する。 For example, like the case where P-type diffusion region, the potential fixed diffused region only in one of the N-type diffusion region is opposed includes a power supply capacity by using only one gate electrode disposed on one of the boundary to form a made transistor.

(実施の形態2) (Embodiment 2)
以下、本発明の第2の実施の形態の半導体集積回路について、図面を参照しながら説明する。 Hereinafter, a semiconductor integrated circuit of the second embodiment of the present invention will be described with reference to the drawings.

第2の実施形態においては、実施の形態1と同様のスタンダードセルをライブラリに備えている。 In the second embodiment, it has the same standard cell in the first embodiment in the library. 詳細については第1の実施形態で説明しているので省略する。 For details omitted it is described in the first embodiment. さらに第2の実施形態においては図7と図8のライブラリセルを備えている。 And a library cells of FIGS. 7 and 8 in yet a second embodiment.

図7は第2の実施形態において用いられるスタンダードセルの一例であるスタンダードセル3Aを示している。 Figure 7 shows a standard cell 3A is an example of standard cells used in the second embodiment. スタンダードセル3Aにおいては、右側のスタンダードセルと接する面50の、Pchトランジスタ形成領域である上側が空き領域となっており、下側のN型拡散領域51はVSSに電位固定されている。 In standard cell 3A, the surface 50 in contact with the right side of the standard cell, the upper is Pch transistor formation region has a free space, N-type diffusion region 51 on the lower side is the potential fixed to VSS. そして、拡散領域の形状がばらつくことのないようにセル内部にダミーゲート電極53が設けられ、右端のセル境界の上側にダミーゲート電極52が、下側にダミーゲート電極54が設けられている。 Then, the dummy gate electrode 53 is provided within the cell so that not to vary the shape of the diffusion region, the dummy gate electrode 52 on the upper side of the right edge of the cell boundary, the dummy gate electrode 54 is provided on the lower side.

図8は第2の実施形態において用いられるスタンダードセルの一例であるスタンダードセル3Cを示している。 Figure 8 shows a standard cell 3C is an example of standard cells used in the second embodiment. スタンダードセル3Cはスタンダードセル3Aと同一の論理を構成するものであり、大部分の構成はスタンダードセル3Aと同様である。 Standard cell. 3C constitutes a standard cell 3A same logic and, most of configuration is the same as the standard cell 3A. しかしながら、セルの境界に配置されたゲート電極55を用いて電源容量を構成している点でスタンダードセル3Aと異なっている。 However, different from the standard cell 3A in that it constitutes a power source capacitor using a gate electrode 55 disposed on the boundary of the cell. 具体的には、セルの境界に配置されたゲート電極55をVSSに電位固定し、VDDに電位固定されたP型拡散領域56を挿入している。 Specifically, a gate electrode 55 disposed on the boundary of the cell voltage clamped to VSS, are inserted P-type diffusion region 56, which is a potential fixed to VDD. これによって、右側に隣接するセルにおいて挿入された拡散領域56と対向する拡散領域がVDDに電位固定されている場合には、ソースとドレインをVDDに、ゲートをVSSに電位固定したトランジスタ57が形成され、電源容量として利用することができる。 Thereby, in the case where the inserted diffused region 56 opposed to the diffusion regions in the cell adjacent to the right side is the potential fixed to VDD, a source and a drain to VDD, transistor 57 potential fixing the gate to VSS is formed it is, can be utilized as a power supply capacity.

図9は、スタンダードセル1A、1B、3A、3Cを用いて設計された本発明のブロックレイアウトを示す図である。 Figure 9 is a diagram showing a standard cell 1A, 1B, 3A, a block layout of the present invention designed with 3C. すでに説明した構成要素については同一の符号を付して、説明を省略する。 The components already described are denoted by the same reference numerals, and description thereof is omitted.

本実施の形態2において作成されるブロックでは、図9に示すように、スタンダードセル1Bとスタンダードセル3Cが接する面の上部両側のP型拡散領域56、10がVDDに電位固定されており、下部両側のN型拡散領域51、11がVSSに電位固定されており、スタンダードセル3Aにおいてはダミーゲート電極であった、セルの境界に配置されたゲート電極55、27を用いて、電位固定されたトランジスタ57、28を形成する。 At block created in the second embodiment, as shown in FIG. 9, P-type diffusion region 56,10 of the upper sides of the surface standard cell 1B and standard cell 3C contacts are potential fixed to VDD, the lower both sides of the N-type diffusion region 51,11 are potential fixed to VSS, the standard cell 3A was dummy gate electrode, using the gate electrode 55,27 which is arranged on the boundary of the cell, it was fixed potential to form a transistor 57,28. 具体的には、両側の拡散領域がVDDに電位固定されたゲート電極55をVSSに電位固定している。 More specifically, the voltage clamped to both sides of the gate electrode 55 diffused region is a potential fixed to the VDD of the VSS. また、両側の拡散領域がVSSに電位固定されたゲート電極27をVDDに電位固定している。 Also, it has the potential fixing the both sides of the gate electrode 27 diffused region is a potential fixed to VSS of the VDD. なお、このブロックレイアウトは、図3で示されるスタンダードセル1Bと図8で示されるスタンダードセル3Cを配置したブロックレイアウトとなっている。 Incidentally, the block layout has a block layout of arranging the standard cells 3C represented by standard cell 1B and 8 shown in Figure 3.

ここで、スタンダードセル1A、3Aを配置したブロックレイアウトである図10とスタンダードセル1B、3Cを配置したブロックレイアウトである図9を比較すると、面積・論理が同一であり、電源容量となるトランジスタが構成されている点のみが異なることになる。 Here, the standard cell 1A, 1 10 and the standard cell 1B is a block layout of arranging the 3A, a comparison of FIG. 9 is a block layout of arranging the 3C, area and logic are identical, transistor serving as a power source capacitor only points that are configured will be different. したがって、ブロック面積を増やすことなく電源ノイズを抑制することができる。 Therefore, it is possible to suppress power supply noise without increasing the block area.

次にスタンダードセル1A、1B、3A、3Cを用いて、図9のようなブロックを設計するレイアウト設計方法について図面を参照しながら説明する。 Then standard cells 1A, 1B, 3A, using 3C, will be described with reference to the drawings layout design method block designed similar to the FIG. ここで、レイアウト設計方法のフロー図は実施の形態1のフロー図である図6と同一であるので、同じ図面を用いる。 Since the flow diagram of the layout design method is the same as FIG. 6 is a flow diagram of the first embodiment, using the same drawing. しかしながら、実施の形態2では各ステップの詳細が実施の形態1と異なっている。 However, details of each step in the second embodiment is different from the first embodiment.

ステップ1はスタンダードセル自体の設計工程である。 Step 1 is a design process of the standard cell itself. ステップ1においてスタンダードセル1A、3Aに代表される従来と同様のレイアウトのスタンダードセルに加え、スタンダードセル1B、3Cに代表される境界に配置されたゲート電極を電位固定したスタンダードセルも設計する。 Standard cell 1A in step 1, in addition to the standard cell as in the prior art layout represented by 3A, standard cell 1B, also standard cell gate electrode and a potential fixing disposed at a boundary represented by 3C design. 本実施の形態においては、これら2つのタイプのスタンダードセルの双方を用いてブロックレイアウトが行われることになる。 In the present embodiment, so that the block layout is performed using both of the two types of standard cells.

ステップ2では、スタンダードセル1A、3Aに代表されるレイアウトのスタンダードセルを用いて、スタンダードセルの配置が行われる。 In Step 2, using a standard cell layout typified standard cell 1A, the 3A, the arrangement of the standard cell. これはレイアウトをしてみないと、隣接する2つのセルにおいて電位固定された拡散領域が対向するか否か、あるいは一方にある電位固定された拡散領域が他方にある空き領域と対向するか否かが分からないからである。 If this is not try to layout, whether two diffusion regions which are potential fixed in a cell adjacent whether the opposing, or the potential fixed diffusion region in one facing the free space on the other whether it is because I do not know. その結果、図10に示されるブロックレイアウトが形成される。 As a result, the block layout is formed as shown in FIG. 10. このブロックレイアウトではセル境界に配置されたダミーゲート電極が有効活用されていない。 Dummy gate electrodes disposed in the cell boundary is not effectively used in the block layout.

次にステップ3において、ステップ2で配置したスタンダードセルが接する面の両側で、電位固定された2つの拡散領域あるいは電位固定された拡散領域と空き領域とが対向しているかを認識する。 In step 3, on both sides of the surface in contact with standard cells arranged in Step 2, recognizes whether the two diffusion regions or potential fixing spreading and free space that is potential fixing faces. 電位固定された拡散領域と空き領域が対向していると認識された場合には、空き領域を有するスタンダードセル3Aを、空き領域に電位固定された拡散領域を挿入し、境界に配置されたゲート電極を電位固定したスタンダードセル3Cへと置き換える。 When the potential fixing diffused region and free space it is is recognized to be opposing gate standard cells 3A having a free space to insert a potential fixed diffused region in a vacant area and placed on the boundary replaced with an electrode into standard cell 3C was fixed potential. 本例においては、セル境界の下側においては電位固定された拡散領域が対向しているため、実施の形態1の手法を用いて、他方のスタンダードセル1Aも境界に配置されたゲート電極を電位固定したスタンダードセル1Bへと置き換えられている。 In this example, the diffusion regions that are potential fixed at the lower side of the cell boundary is opposed, using the technique of the first embodiment, a gate electrode arranged also border the other standard cells 1A potential It is replaced with the fixed standard cell 1B. 置き換えた結果、図9のようなブロックレイアウトが完成する。 Replaced as a result, the block layout as shown in FIG. 9 is completed.

このように、スタンダードセルの接する面をまたがるダミーゲート電極の両側で、電位固定された拡散領域と空き領域が対向している場合、空き領域に電位固定された拡散領域を挿入し、境界に配置されたゲート電極を電位固定した同論理のスタンダードセルに置き換えることによって、ブロック面積を増やすことなくブロックレイアウト設計を容易に行うことができ、電源ノイズを抑制することができる。 Thus, on both sides of the dummy gate electrode across the surface in contact with the standard cell, if the diffusion region and free space that is potential fixing is opposed, insert the potential fixed diffused region in the free space, located in the boundary by replacing in the logic of a standard cell gate electrode and a potential fixing that is, the block layout design can be easily performed without increasing the block area, it is possible to suppress power supply noise.

また、実施の形態2は、実施の形態1と組み合わせた形式で説明したが、Pchトランジスタ形成領域、Nchトランジスタ形成領域の一方のセル境界で対向する拡散領域が電位固定されている場合に、スタンダードセルの置換を行う必要は必ずしもない。 Further, when the second embodiment has been described in a form in combination with the first embodiment, the Pch transistor formation region, the diffusion region facing in one cell boundary of the Nch transistor formation region are fixed potential, Standard it is not always necessary to perform the replacement of the cell.

また、実施の形態2では一方が空き領域で他方が電位固定された拡散領域である場合を説明したが、両側が空き領域の場合でも、同様に電源容量となるトランジスタを形成することができる。 Further, it is possible to the other one is a free space in the second embodiment is a case has been described as diffusion regions which are potential fixed, even if both sides of the free space, forming a transistor to be similarly power capacity.

なお、本発明は、対象となるスタンダードセルの論理(インバータ回路、AND回路、NOR回路)によらず適用可能であることは言うまでもない。 The present invention is logic standard cells of interest (inverter circuit, the AND circuit, NOR circuit) it is needless to say applicable regardless of.

本発明は、半導体集積回路に関し、スタンダードセルを用いたLSI設計における半導体集積回路のレイアウト構造とその設計方法に有用である。 The present invention relates to a semiconductor integrated circuit, useful layout structure of a semiconductor integrated circuit in the LSI design using standard cells and its design method.

本発明におけるスタンダードセル1Aのレイアウト図 Layout diagram of a standard cell 1A according to the present invention 本発明におけるスタンダードセル2Aのレイアウト図 Layout diagram of a standard cell 2A in the present invention 本発明におけるスタンダードセル1Bのレイアウト図 Layout diagram of a standard cell 1B of the present invention 本発明におけるスタンダードセル2Bのレイアウト図 Layout diagram of a standard cell 2B in the present invention 本発明の第1の実施の形態のブロックレイアウト図 Block layout diagram of a first embodiment of the present invention 本発明の第1、第2の実施の形態の設計フロー図 First, the design flow diagram of a second embodiment of the present invention 本発明におけるスタンダードセル3Aのレイアウト図 Layout diagram of a standard cell 3A of the present invention 本発明におけるスタンダードセル3Cのレイアウト図 Layout diagram of a standard cell 3C in the present invention 本発明の第2の実施の形態のブロックレイアウト図 Block layout diagram of a second embodiment of the present invention 本発明の第2の実施の形態の設計途中のブロックレイアウト図 Block layout diagram of the course design of the second embodiment of the present invention 従来のブロックレイアウト図 Conventional block layout diagram 従来の設計フロー図 Traditional design flow diagram

符号の説明 DESCRIPTION OF SYMBOLS

1、2、3、23 ゲート電極 4、5、6、7、8、9、24、25、52、54 ダミーゲート電極 10、12、21、56 P型拡散領域 11、13、22、51 N型拡散領域 14、15、16、30、57 Pchトランジスタ 17、18、19、28 Nchトランジスタ 20、26、31、50 セル枠 27、29、55 電源容量となるトランジスタのゲート電極 1,2,3,23 gate electrode 4,5,6,7,8,9,24,25,52,54 dummy gate electrode 10,12,21,56 P-type diffusion region 11,13,22,51 N -type diffusion region 14,15,16,30,57 Pch transistor 17,18,19,28 gate electrode of the Nch transistor 20,26,31,50 cell frame 27,29,55 power capacity and consisting transistor

Claims (8)

  1. 各々が所定の論理を実現する第1のスタンダードセルと第2のスタンダードセルを備える半導体集積回路であって、 Each A semiconductor integrated circuit comprising a first standard cell and a second standard cell for implementing a predetermined logic,
    前記第1のスタンダードセルと前記第2のスタンダードセルとの境界に1または複数のゲート電極が配置され、かつ前記1または複数のゲート電極のうち少なくとも一のゲート電極を用いて電源容量となるトランジスタが形成されていることを特徴とする半導体集積回路。 Wherein the first one or more of the gate electrodes to the boundary of the standard cell and said second standard cell is arranged, and the power supply capacity by using at least one gate electrode of the one or more gate electrodes transistor the semiconductor integrated circuit characterized in that There are formed.
  2. 前記電源容量となるトランジスタは前記一のゲート電極を第1の電位に、ソースとドレインを前記第1の電位と異なる第2の電位に固定されたトランジスタであることを特徴とする請求項1記載の半導体集積回路。 The transistor serving as the power supply capacity gate electrode of the one to a first potential, according to claim 1, characterized in that a second fixed transistor to a potential different from the source and drain and said first potential the semiconductor integrated circuit.
  3. 前記一のゲート電極の両側に、電位固定された拡散領域が配置されていることを特徴とする請求項1記載の半導体集積回路。 Wherein on both sides of one gate electrode, a semiconductor integrated circuit according to claim 1, wherein the electric potential fixed diffusion regions are arranged.
  4. 前記電源容量となるトランジスタは、前記一のゲート電極をゲートとして第1の電位に、前記電位固定された拡散領域の一方がソースとして他方がドレインとして、前記第1の電位と異なる第2の電位に固定されたトランジスタであることを特徴とする請求項3記載の半導体集積回路。 The power supply capacity and consisting transistor, the first potential of the gate electrode of the one as a gate, as one the other drain is as a source of the potential fixed diffusion region, a second potential different from said first potential the semiconductor integrated circuit according to claim 3, characterized in that a fixed transistor.
  5. 前記第1のスタンダードセルと同一の論理を実現する第3のスタンダードセルをさらに備え、 Further comprising a third standard cell to realize the same logic as the first standard cell,
    前記第3のスタンダードセルが他のスタンダードセルと隣接する境界に配置されたゲート電極はトランジスタの作成に寄与しないことを特徴とする請求項1記載の半導体集積回路。 The semiconductor integrated circuit according to claim 1, characterized in that said third gate electrode disposed on the boundary of the standard cells adjacent to another standard cell does not contribute to the creation of the transistor.
  6. 同一の論理を実現し、端面に1または複数のダミーゲート電極を有する第1のスタンダードセルと第3のスタンダードセルを含む複数のスタンダードセルを用いて行われる半導体集積回路の設計方法であって、 To achieve the same logic, a method for designing a semiconductor integrated circuit is performed by using a plurality of standard cells including a first standard cell and a third standard cell having one or more dummy gate electrode on the end face,
    前記第1のスタンダードセルが有するダミーゲート電極のうち少なくとも1つのダミーゲート電極は電位固定され、かつ下側に電位固定された拡散領域を備えており、前記第3のスタンダードセルが有するダミーゲート電極はいずれも電位固定されておらず、 At least one dummy gate electrode is fixed potential, and has a potential fixed diffused region on the lower side, the dummy gate electrode to which the third standard cell has one of the dummy gate electrodes of the said first standard cell even not been fixed potential eventually,
    前記第3のスタンダードセルを含む複数のスタンダードセルを配置するステップと、 Placing a plurality of standard cells including the third standard cell,
    前記複数のスタンダードセルが配置された結果、前記第3のスタンダードセルが端面に有する1または複数のダミーゲート電極のうち、両側が電位固定された拡散領域となったものがあるか否かを検出するステップと、 The results of the plurality of standard cells are arranged, among the one or more dummy gate electrode to which the third standard cell has the end surface, detecting whether there is one each side became potential fixed diffusion region the method comprising the steps of,
    電位固定された拡散領域となったものがあると検出された場合に、前記第3のスタンダードセルを前記第1のスタンダードセルに置換することによって、電源容量を構成するステップとを備える半導体集積回路の設計方法。 When it is detected that there is that a potential fixed diffusion region, by replacing the third standard cell to said first standard cell, the semiconductor integrated circuit and a step of configuring the power capacity design method.
  7. 同一の論理を実現し、端面に1または複数のダミーゲート電極を有する第1のスタンダードセルと第3のスタンダードセルを含む複数のスタンダードセルを用いて行われる半導体集積回路の設計方法であって、 To achieve the same logic, a method for designing a semiconductor integrated circuit is performed by using a plurality of standard cells including a first standard cell and a third standard cell having one or more dummy gate electrode on the end face,
    前記第1のスタンダードセルが有するダミーゲート電極のうち少なくとも1つのダミーゲート電極は電位固定され、かつ下側に電位固定された拡散領域を備えており、前記第3のスタンダードセルが有するダミーゲート電極はいずれも電位固定されておらず、 At least one dummy gate electrode is fixed potential, and has a potential fixed diffused region on the lower side, the dummy gate electrode to which the third standard cell has one of the dummy gate electrodes of the said first standard cell even not been fixed potential eventually,
    前記第3のスタンダードセルを含む複数のスタンダードセルを配置するステップと、 Placing a plurality of standard cells including the third standard cell,
    前記複数のスタンダードセルが配置された結果、前記第3のスタンダードセルが端面に有する1または複数のダミーゲート電極のうち、両側の一方が電位固定された拡散領域であり他方が空き領域となったものがあるか否かを検出するステップと、 The results of the plurality of standard cells are arranged, the third standard cell among the one or more dummy gate electrode on the end face, the other is a diffusion region where one of the sides is the potential fixed it becomes a free area detecting whether there is,
    電位固定された拡散領域となったものがあると検出された場合に、前記第3のスタンダードセルを前記第1のスタンダードセルに置換することによって、電源容量を構成するステップとを備える半導体集積回路の設計方法。 When it is detected that there is that a potential fixed diffusion region, by replacing the third standard cell to said first standard cell, the semiconductor integrated circuit and a step of configuring the power capacity design method.
  8. 同一の論理を実現し、端面に1または複数のダミーゲート電極を有する第1のスタンダードセルと第3のスタンダードセルを含む複数のスタンダードセルを用いて行われる半導体集積回路の設計方法であって、 To achieve the same logic, a method for designing a semiconductor integrated circuit is performed by using a plurality of standard cells including a first standard cell and a third standard cell having one or more dummy gate electrode on the end face,
    前記第1のスタンダードセルが有するダミーゲート電極のうち少なくとも1つのダミーゲート電極は電位固定され、かつ下側に電位固定された拡散領域を備えており、前記第3のスタンダードセルが有するダミーゲート電極はいずれも電位固定されておらず、 At least one dummy gate electrode is fixed potential, and has a potential fixed diffused region on the lower side, the dummy gate electrode to which the third standard cell has one of the dummy gate electrodes of the said first standard cell even not been fixed potential eventually,
    前記第3のスタンダードセルを含む複数のスタンダードセルを配置するステップと、 Placing a plurality of standard cells including the third standard cell,
    前記複数のスタンダードセルが配置された結果、前記第3のスタンダードセルが端面に有する1または複数のダミーゲート電極のうち、両側が空き領域となったものがあるか否かを検出するステップと、 It said plurality of results of standard cells are arranged, among the one or more dummy gate electrode to which the third standard cell has the end face, the steps on both sides to detect whether there is that vacant space,
    電位固定された拡散領域となったものがあると検出された場合に、前記第3のスタンダードセルを前記第1のスタンダードセルに置換することによって、電源容量を構成するステップとを備える半導体集積回路の設計方法。 When it is detected that there is that a potential fixed diffusion region, by replacing the third standard cell to said first standard cell, the semiconductor integrated circuit and a step of configuring the power capacity design method.
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