KR20060002549A - 디블록킹 필터에서의 효과적인 에지 필터링 연산을 위한레지스터 어레이 구조 - Google Patents

디블록킹 필터에서의 효과적인 에지 필터링 연산을 위한레지스터 어레이 구조 Download PDF

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Abstract

본 발명은 표준 비디오 코덱의 처리에 사용되는 디블록킹 필터에 관한 것으로, 보다 상세하게는 적은 면적으로 고속의 연산을 수행할 수 있는 디블록킹 필터의 레지스터 어레이 구조 및 이를 이용한 디블록킹 필터의 연산 방법에 관한 것이다.
본 발명의 레지스터 어레이는 필터링을 위한 현재 매크로 블록을 동일한 크기를 갖는 복수의 서브 매크로 블록들로 구분하여, 구분된 서브 매크로 블록 단위로 데이터들을 순서대로 저장하고 출력하는 제 1 레지스터와 제 1 레지스터에 저장되는 서브 매크로 블록의 좌측에 인접한 데이터들을 저장하는 제 2 레지스터 및 제 1 레지스터에 저장되는 서브 매크로 블록의 상단에 인접한 데이터들을 저장하는 제 3 레지스터를 구비한다. 그리고, 제 3 레지스터는 최초 현재 매크로 블록의 상단에 위치한 매크로 블록의 데이터들이 저장되며, 이 후에는 제 1 레지스터에서 출력되는 서브 매크로 블록의 데이터들이 저장됨을 특징으로 한다.
DEBLOCKING FILTER, REGISTER ARRAY,

Description

디블록킹 필터에서의 효과적인 에지 필터링 연산을 위한 레지스터 어레이 구조{REGISTER ARRAY STRUCTURE FOR EFFECTIVE EDGE FILTERING OPERATION OF DEBLOCKING FILTER}
도 1은 일반적인 비디오 디코더 시스템의 블록도이다.
도 2는 디블록킹 필터의 동작을 설명하기 위한 블록도이다.
도 3은 하나의 매크로 블록에 대한 필터링 연산 동작을 설명하기 위한 도면이다.
도 4의 (a)는 하나의 매크로 블록에 대한 휘도성분의 필터링 연산 순서를 보여주는 도면이며, 도 4의 (b)는 하나의 매크로 블록에 대한 채도성분의 필터링 연산 순서를 보여주는 도면이다.
도 5의 (a)는 하나의 수직경계에 대한 한번의 필터링 연산 수행시, 사용되는 픽셀들을 보여주는 도면이며, 도 5의 (b)는 하나의 수평경계에 대한 한번의 필터링 연산 수행시, 사용되는 픽셀들을 보여주는 도면이다.
도 6은 하나의 매크로 블록에 대한 본 발명에서의 필터링 연산 순서를 보여주는 도면이다.
도 7은 본 발명에서의 필터링 연산을 위한 디블록킹 필터의 동작을 설명하기 위한 블록도이다.
도 8은 본 발명에서 제안하는 레지스터 어레이에서의 수평성분 필터링 및 수직성분 필터링 연산을 위한 실시예를 보여주는 도면이다.
도 9는 본 발명에서 수평성분 필터링 연산을 위한 레지스터 어레이의 쉬프트 동작을 설명하는 도면이다.
도 10 내지 도 13은 본 발명에서의 레지스터 어레이 입출력 동작을 설명하기 위한 도면이다.
본 발명은 표준 비디오 코덱(Standard Video Codec)의 처리에 사용되는 디블록킹 필터(Deblocking Filter)에 관한 것으로, 보다 상세하게는 적은 면적으로 고속의 연산을 수행할 수 있는 디블록킹 필터의 레지스터 어레이(Register Array) 구조 및 이를 이용한 디블록킹 필터의 연산 방법에 관한 것이다.
대부분의 영상 처리 시스템들은 표준화된 비디오 코덱으로 압축된 영상 데이터들을 이용한다. 일반적으로 사용되는 비디오 코덱으로는 국제전기통신연합(ITU: International Telecommunication Union)에서 권고하는 H.261, H.262, H.263 등과 동화상 전문가 그룹(MPEG: Motion Picture Experts Group)에서 권고하는 앰팩-1(MPEG-1), 앰팩-2(MPEG-2), 앰팩-4(MPEG-4)의 코덱 표준이 있다. 그리고, 최근에는 더 높은 압축률을 구현할 수 있는 H.264 비디오 코덱에 대한 연구 및 표준화 작업이 활발히 진행되고 있다.
이와 같이 코딩된 영상 데이터들은 영상 처리 장치에서 별도의 디코딩 과정을 통해 원래의 데이터로 복원되어 화면에 디스플레이(Display)된다. 도 1은 일반적인 비디오 디코더 시스템의 블록도이다. 도 1을 참조하면, 비디오 디코더 시스템은 구문 분석기(102)와 코딩된 영상 데이터들을 디코딩하기 위한 복수의 하드웨어 모듈들(104, 106, 108, 110) 및 메모리(112)와 주변장치들(DMA 등..)로 구성된다. 그리고, 이들 각각은 버스(120)를 통해 상호 데이터 전송을 수행한다. 디코딩을 수행하는 하드웨어 모듈에는 엔트로피 디코더(104, Entropy Decoder)와 역 변환기(106, Inverse Transformer) 그리고, 예측기(108, Predictor) 및 디블록킹 필터(110, Deblocking Filter)들이 있다. 코딩된 영상 데이터들은 각 하드웨어 모듈들에 의해 순서대로 처리되어 원래의 데이터로 복원된다. 그리고, 디코딩 과정에서 해당 하드웨어 모듈들은 외부 메모리(External Memory)나 또는 SRAM으로 구현되는 내부 메모리(112)에 접속하여 필요한 데이터를 읽어오거나, 처리된 데이터들을 저장한다.
한편, 영상 데이터들은 매크로 블록(Macro Block) 단위로 압축되는데, 이러한 영상 데이터들을 복원하였을 때, 복원된 영상의 블록들간 경계지점에서는 영상 데이터 값 또는 경사의 불연속에 의해 블록 단위로 화면에 차이가 생기는 블록킹 현상(Blocking Effect)이 발생한다. 블록킹 현상은 블록의 경계를 따라 사각의 격자 형태로 나타나 쉽게 감지될 수 있기 때문에, 주관적 화질을 저하시키는 요인이 된다. 디블록킹은 블록킹 현상을 줄여주기 위한 과정으로서, 이러한 역할을 수행하는 하드웨어 모듈이 디블록킹 필터(Deblocking Filter)이다.
도 2는 디블록킹 필터의 동작을 설명하기 위한 블록도이다. 도 2를 참조하면, 디블록킹 필터는 먼저 필터링 연산을 수행할 에지들을 선택(단계 S210)하고, 이에 따라 해당 에지의 픽셀 데이터를 외부 메모리(202) 또는 내부 메모리(112)로부터 읽어와서 디블록킹 필터(110)내의 레지스터 어레이(204)에 저장한다(단계 S212). 그리고, 실제 영상의 에지(edge)부분은 살리고 과도한 필터링이 일어나지 않도록 바운드리 필터(Boundary Filter)의 필터링 강도(Filtering Strength)를 결정한다(단계 S214). 다음은 임계값(Threshold value)과 비교하여 필터링 수행 유무를 최종 결정한다(단계 S216). 만약, 여기서 필터링을 하는 것으로 결정되면, 레지스터 어레이(204)에 저장된 해당 에지의 픽셀 데이터를 이용하여 필터링을 수행하고(단계 S218), 필터링이 완료된 픽셀은 외부로 출력한다. 이와 같은 디블록킹 과정들은 H.264/AVC 표준화 문서에 상세한 알고리즘(Algorithm)이 개시되어 있다.
앞서 블록킹 현상은 영상 데이터들이 매크로 블록 단위로 압축되어 발생한 것으로 볼 수 있으므로, 디블록킹 필터에서의 에지 필터링 역시 매크로 블록 단위로 수행된다. 도 3은 하나의 매크로 블록에 대한 필터링 연산 동작을 설명하기 위한 도면이다. 도 3을 참조하면, 현재 매크로 블록에 대한 필터링 연산을 수행할 때, 현재 매크로 블록의 상단에 위치한 B 매크로 블록과 좌측에 위치한 A 매크로 블록을 이용하여 현재 매크로 블록에 대한 필터링 연산을 수행한다. 즉, 현재 매크로 블록의 에지 필터링을 위해서는 상단의 B 매크로 블록과 좌측의 A 매크로 블록에 대한 데이터들이 필요하다.
한편, 하나의 매크로 블록에 대한 필터링 연산은 매크로 블록을 구성하는 픽 셀의 휘도성분(Luma Component)과 채도성분(Chroma Component)에 대해 각각 수행된다. 도 4의 (a)는 하나의 매크로 블록에 대한 휘도성분의 필터링 연산 순서를 보여주는 도면이고, 도 4의 (b)는 하나의 매크로 블록에 대한 채도성분의 필터링 연산 순서를 보여주는 도면이다.
잘 알려진 바와 같이, 하나의 매크로 블록은 16×16의 픽셀들로 구성된다. 그리고, 도 4의 (a)에 보인 것처럼, 하나의 매크로 블록에 대한 휘도성분의 필터링 연산은 각각 4개씩의 수직경계(a, b, c, d)와 수평경계(e, f, g, h)에 대해 순서대로 수행된다. 즉, 휘도성분의 필터링 연산은 a, b, c, d, e, f, g, h 순으로 수행된다. 한편, 하나의 매크로 블록에 대한 채도성분의 필터링 연산은 도 4의 (b)와 같이 각각 두 개씩의 수직경계(i, j)와 수평경계(k, l)에 대해 순서대로 수행된다. 일반적으로, 휘도성분에 대한 필터링 연산이 먼저 수행되고, 이 후 채도성분에 대한 필터링 연산이 수행된다.
도 5의 (a)는 하나의 수직경계에 대한 한번의 필터링 연산 수행시, 사용되는 픽셀들을 보여주는 도면이고, 도 5의 (b)는 하나의 수평경계에 대한 한번의 필터링 연산 수행시, 사용되는 픽셀들을 보여주는 도면이다. 도 5의 (a) 및 도 5의 (b)에 보인 것처럼, 하나의 수직경계에 대해 좌우 4 픽셀씩 필터링 연산이 수행되며, 마찬가지로 하나의 수평경계에 대해 상하 4 픽셀씩 필터링 연산이 수행된다.
한편, 이상과 같은 종래의 일반적인 필터링 연산 수행 중 특히, 수평경계에 대한 수직 성분의 필터링 연산시, 상하 8개의 픽셀을 수직으로 억세스하여 연산을 수행하여야 하므로, 한번의 필터링 연산마다 8번의 메모리 억세스가 필요하다. 즉, 하나의 매크로 블록에 대한 수직 성분의 필터링 연산에는 총 768 싸이클이 소요되어 고화질의 영상 데이터에 대한 필터링 연산에서 시간 지연이 발생하게 된다. 이는 결과적으로 고화질의 영상 데이터를 실시간으로 처리하는데 문제가 된다.
본 발명에서는 디블록킹 필터에 의한 필터링 연산시간을 줄일 수 있는 디블록킹 필터의 레지스터 어레이 구조를 제공하고자 한다. 특히, 본 발명에서는 수직 성분의 필터링 연산에 소요되는 시간을 줄이는데 효과적인 레지스터 어레이 구조를 제공하고자 한다. 또한, 본 발명에서는 이러한 레지스터 어레이의 효율적인 운용방법도 더불어 제공하고자 한다.
(구성)
본 발명의 레지스터 어레이는 필터링을 위한 현재 매크로 블록을 동일한 크기를 갖는 복수의 서브 매크로 블록들로 구분하여, 구분된 서브 매크로 블록 단위로 데이터들을 순서대로 저장하고 출력하는 제 1 레지스터와 제 1 레지스터에 저장되는 서브 매크로 블록의 좌측에 인접한 데이터들을 저장하는 제 2 레지스터 및 제 1 레지스터에 저장되는 서브 매크로 블록의 상단에 인접한 데이터들을 저장하는 제 3 레지스터를 구비한다. 그리고, 제 3 레지스터는 최초 현재 매크로 블록의 상단에 위치한 매크로 블록의 데이터들이 저장되며, 이 후에는 제 1 레지스터에서 출력되는 서브 매크로 블록의 데이터들이 저장됨을 특징으로 한다.
(실시예)
도 6은 하나의 매크로 블록에 대한 본 발명에서의 필터링 연산 순서를 보여주는 도면이다. 도 6을 참조하면, 본 발명에서의 필터링 연산은 먼저, 현재 매크로 블록을 16×4 크기의 제 1 내지 제 4 서브 매크로 블록들로 구분하고, 맨 상단에 위치한 제 1 서브 매크로 블록에 대한 수평성분 필터링 연산을 수행한다. 그리고, 제 1 서브 매크로 블록에 대한 수평성분 필터링 연산이 완료되면, 제 1 서브 매크로 블록에 대한 수직성분 필터링 연산을 수행한다. 이러한 필터링 연산 과정들을 제 2, 제 3 및 제 4 서브 매크로 블록 순으로 수행한다. 이러한 본 발명에서의 필터링 연산 순서가 도 6에서 현재 매크로 블록에 아라비아 숫자로 표시되어 있다. 이는 각각 필터링 연산을 위한 수직경계와 수평경계를 나타낸다.
도 7은 본 발명에서의 필터링 연산을 위한 디블록킹 필터의 동작을 설명하기 위한 블록도이다. 도 7을 참조하면, 본 발명의 디블록킹 필터(110)는 예측 결과가 저장된 듀얼 버퍼(702)로부터 입력되는 현재 매크로 블록의 휘도성분과 채도성분의 데이터를 내부의 레지스터 어레이에 저장한다. 그리고, 외부 메모리(202)로부터 현재 매크로 블록에 인접한 매크로 블록들 중 상단의 B 매크로 블록과 좌측의 A 매크로 블록의 데이터를 가져와서 내부 메모리(112)에 저장하였다가, 이를 다시 레지스터 어레이에 저장한다.
한편, 앞서 언급한 것처럼, 본 발명에서는 도 6과 같이 현재 매크로 블록을 네개의 서브 매크로 블록으로 구분하여 필터링 연산을 수행한다. 먼저, 상단의 제 1 서브 매크로 블록 데이터를 레지스터 어레이에 저장한다. 그리고, 현재 매크로 블록의 상단에 위치한 B 매크로 블록으로부터 제 1 서브 매크로 블록과 인접한 16 ×4 크기의 데이터(602)만을 외부 메모리(202)로부터 읽어와서 내부 메모리(112)에 저장하고, 이를 다시 레지스터 어레이에 저장한다. 그리고, 좌측의 A 매크로 블록에 대해서는 현재 매크로 블록에 인접한 4×16 크기의 데이터(604)만을 내부 메모리(202)에 저장하고, 이중 상단의 4×4 블록(606)에 해당하는 데이터만을 레지스터 어레이에 먼저 저장한다. 따라서, 도 7에서 내부 메모리(112)에는 B 매크로 블록에 포함된 16×4 크기의 데이터(602)와 A 매크로 블록에 포함된 4×16 크기의 데이터(604)가 저장된다. 그리고, 디블록킹 필터(110)는 레지스터 어레이에 저장된 데이터들에 대해 필터링 연산을 수행하고, 연산이 완료된 매크로 블록의 데이터를 듀얼 버퍼(704)를 통해 출력한다.
도 8은 본 발명에서 제안하는 레지스터 어레이의 실시예를 보여주는 도면이다. 도 8을 참조하여, 본 발명에서 제안하는 서브 매크로 블록 단위의 필터링 연산을 보다 상세히 설명한다. 도 8에 보인 것처럼, 본 발명의 레지스터 어레이는 16×4 크기의 X-레지스터와 4×4 크기의 A-레지스터 및 16×4 크기의 B-레지스터로 구성된다. X-레지스터는 4×4 크기를 갖는 네 개의 저장영역(802, 804, 806, 808)으로 구분되며, 예측 결과가 저장된 듀얼 버퍼(702)로부터 입력되는 현재 매크로 블록에서 제 1 서브 매크로 블록의 데이터들이 저장된다. 즉, X-레지스터에는 실제 필터링 연산이 수행될 현재 매크로 블록의 데이터들이 저장된다. A-레지스터에는 내부 메모리(112)에 저장된 좌측 매크로 블록(604) 데이터들 중 상단의 4×4 블록(606) 데이터가 저장된다. 그리고, B-레지스터는 X-레지스터와 마찬가지로 4×4 크기를 갖는 네 개의 저장영역(810, 812, 814, 816)으로 구분되며, 내부 메모 리(112)에 저장되어 있는 16×4 크기의 상단 매크로 블록(602) 데이터들이 저장된다.
각각의 레지스터에 연산을 수행하기 위한 데이터들이 저장되면, A-레지스터에 저장된 데이터들을 이용하여 X-레지스터에 저장된 현재 서브 매크로 블록 데이터들의 수평성분 필터링 연산이 수행된다. 그리고, B-레지스터에 저장된 데이터들을 이용하여 수직성분 필터링 연산이 수행된다.
먼저, X-레지스터에 저장된 서브 매크로 블록 데이터들 중 수평성분에 대한 필터링 연산은 A-레지스터에 저장된 데이터들과 X-레지스터의 맨 좌측 제 1 영역(802)에 저장된 데이터들을 이용하여 그 사이의 수직경계에 대해 좌우 네 픽셀씩 위에서 아래로 네 개의 포지션에 대한 필터링 연산을 수행한다.
한편, 제 1 영역(802)에 대한 필터링 연산이 완료되면, 각 레지스터에 저장된 데이터들은 4×4 단위로 좌로 쉬프트된다. 도 9는 본 발명에서 이러한 쉬프트 동작을 설명하기 위한 도면이다. 도 9에 보인 것처럼, 제 1 영역(802)에 대한 필터링 연산이 완료되면, X-레지스터의 제 1 영역(802)에 저장된 데이터들(X1)은 A-레지스터로, 제 2 영역(804)에 저장된 데이터들(X2)은 제 1영역(802)으로, 제 3 영역(806)에 저장된 데이터들(X3)은 제 2 영역(804)으로 쉬프트되어 저장된다. 그리고, 제 4 영역(808)에 저장된 데이터들(X4)은 제 3 영역(806)으로, A-레지스터(820)에 저장된 데이터들(A1)은 제 4 영역(808)으로 쉬프트되어 저장된다. 이 후, 상기와 같은 과정들(연산-->쉬프팅)을 X-레지스터에 저장된 데이터들 모두에 대한 필터링 연산이 완료될 때까지 반복한다. X-레지스터에 대한 모든 필터 링 연산이 완료되면, 최초 A-레지스터(820)에 저장된 데이터들(A1)은 네 번 쉬프트되어 X-레지스터의 제 1 영역(802)에 위치한다. 이를 한번 더 쉬프트시켜주면, 모든 데이터들이 최초에 저장되었던 영역들에 위치하게 된다.
다음에는 X-레지스터에 저장된 서브 매크로 블록 데이터들에 대한 수직성분 필터링 연산이 수행된다. 이는 B-레지스터에 저장된 데이터들을 이용하여 수행된다. 한편, X-레지스터와 B-레지스터는 모두 16×4 크기를 가지므로 하나의 수평경계에 대해 상하 네 픽셀씩 16 포지션에 대한 필터링 연산이 수행된다.
상기와 같은 과정들을 통해 16×4 크기를 갖는 하나의 서브 매크로 블록에 대한 수직,수평성분 필터링 연산이 모두 완료되면, 다음 서브 매크로 블록의 데이터들이 X-레지스터에 채워지고, 기존 X-레지스터에 저장되었던 데이터들은 B-레지스터로 쉬프트되며, 내부 메모리로부터 A-레지스터에 저장될 4×4 데이터들이 입력된다. 그리고, 최초 A-레지스터와 B-레지스터에 저장되었던 데이터들은 외부로 출력된다. 이러한 과정들은 전체 매크로 블록에 대해 연속적으로 수행될 수 있다. 즉, 새로운 서브 매크로 블록 데이터의 입력과 필터링 연산이 완료된 서브 매크로 블록의 이동 및 A-레지스터와 B-레지스터에 저장된 데이터들의 출력이 동시에 연속하여 수행된다.
도 10 내지 도 13은 본 발명에서의 레지스터 어레이 입출력 동작을 설명하기 위한 도면이다. 먼저 도 10에 보인 것처럼, X-레지스터의 제 1 영역(802)에 제 2 서브 매크로 블록의 맨 좌측 4×4 영역에 저장되어 있던 데이터들(X5)이 입력되고, A-레지스터(820)에는 내부 메모리에 저장되어 있던 A 매크로 블록의 다음 데이터들(A2)이 입력되면, 기존에 X-레지스터의 제 1 영역(802)에 저장되어 있던 데이터들(X1)은 B-레지스터의 제 1 영역(810)으로 쉬프트되고, B-레지스터의 제 1 영역(810)에 저장되어 있던 데이터들(B1)은 외부로 출력되며, A-레지스터(820)에 저장되어 있던 데이터들(A1)도 외부로 출력된다.
다음에는 도 11과 같이, X-레지스터의 제 2 영역(804)에 제 2 서브 매크로 블록의 두 번째 영역 데이터들(X6)이 입력되면, 기존에 X-레지스터의 제 2 영역(804)에 저장되어 있던 데이터들(X2)은 B-레지스터의 제 2 영역(812)으로 쉬프트되고, 이에 따라 B-레지스터의 제 2 영역(812)에 저장되어 있던 데이터들(B2)은 외부로 출력된다. 이때, A-레지스터(820)와 X-레지스터의 제 1 영역(802)에 저장된 데이터들(A2와 X5)에 대한 수평성분 필터링 연산이 동시에 수행된다. X-레지스터의 제 1 영역(802)에 대한 필터링 연산이 완료되면, 도 12와 같이 A-레지스터(820)와 X-레지스터의 각 영역에 저장된 데이터들이 4×4 단위로 쉬프트된다. 이 때, B-레지스터의 각 영역에 저장된 데이터들도 4×4 단위로 쉬프트된다. 각 레지스터에 저장된 데이터들이 쉬프트되면, X-레지스터의 제 1 영역(802)에 저장된 데이터들(X6)과 A-레지스터(802)에 저장된 데이터들(X5)에 대한 수평성분 필터링 연산이 수행된다. 그리고, 이와 동시에 X-레지스터의 제 2 영역(804)으로 제 2 서브 매크로 블록의 세 번째 영역 데이터들(X7)이 입력되고, 이 때, X-레지스터의 제 2 영역(804)에 저장되어 있던 제 1 서브 매크로 블록의 세 번째 영역 데이터들(X3)이 B-레지스터의 제 2 영역(812)으로 쉬프트 된다. 이에 따라, B-레지스터의 제 2 영역(812)에 저장되어 있던 B 매크로 블록의 세 번째 영역 데이터들(B3)이 외부로 출력된다.
이와 같은 과정들을 반복하여, 도 13과 같이 제 2 서브 매크로 블록의 네 번째 영역 데이터들(X8)에 대한 입력까지 완료되면, 이후에는 나머지 수평성분에 대한 필터링 연산이 수행된다. 수평성분 필터링 연산이 완료되고, 쉬프트되어 각 레지스터에 순서대로 데이터들이 배열되면, X-레지스터에 저장된 데이터들에 대한 수직성분 필터링 연산이 수행된다.
위와 같은 과정들을 다음 서브 매크로 블록에 대해서도 반복하여 하나의 매크로 블록 전체에 대한 필터링 연산을 수행한다. 한편, 앞서 설명한 바에서도 알 수 있지만, X-레지스터의 맨 좌측 제 1 영역(802)에 데이터를 채울때만 제 1 영역(802)을 통해 아래서 위로 쉬프트되어 입력되며, 나머지 데이터들은 X-레지스터의 제 2 영역(804)을 통해서 입력된다.
이상과 같은 본 발명의 레지스터 어레이를 이용하여 하나의 매크로 블록에 대한 필터링 연산을 수행하는 경우, 소요되는 시간은 최초 A-레지스터와 X-레지스터의 제 1 영역에 대한 데이터 입력에 4 싸이클이 소요되며, 이에 대한 수평성분 필터링 연산에 8 사이클(한 포지션당 필터링 연산에 소요되는 시간이 2 싸이클이다.)이 소요되고, 좌로 쉬프트되는데 1 싸이클이 소요되므로, 하나의 서브 매크로 블록의 수평성분 필터링 연산에 소요되는 시간은 36 사이클이 된다. 그리고, 수직성분 필터링 연산을 위해 각 영역의 배열을 원위치하기 위해 다시 1 싸이클이 소요되어 결과적으로 하나의 서브 매크로 블록에 대한 수평성분 필터링 연산에 총 37 싸이클이 소요된다. 그리고, 수직성분 필터링 연산은 16개의 포지션에 대해 수행되므로, 총 32 사이클이 소요된다. 따라서, 하나의 매크로 블록에 대한 필터링 연산 에 소요되는 시간은 오버 헤드 14 사이클을 포함하더라도 총 14+4*(37+32)=306 싸이클만이 소요된다. 여기에 채도성분에 대한 필터링 연산에 소요되는 시간 153(306*0.5) 사이클을 포함하더라도 총 459 싸이클만이 소요된다.
상기의 설명 및 도면을 통해 본 발명에서 제안하는 디블록킹 필터의 레지스터 어레이에 대해 상세히 설명하였지만, 이는 일실시예에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 한도 내에서 다양한 변화 및 변경이 가능하다.
상술한 바와 같이, 본 발명의 레지스터 어레이는 적은 면적의 디블록킹 필터 설계를 가능하게 한다. 또한, 데이터의 입력과 필터링 연산, 데이터의 이동 및 데이터의 출력을 동시에 수행하여 고속의 필터링 연산을 가능하게 한다.

Claims (24)

  1. 디블록킹 필터의 레지스터 어레이에 있어서,
    필터링을 위한 현재 매크로 블록을 동일한 크기를 갖는 복수의 서브 매크로 블록들로 구분하여 구분된 서브 매크로 블록 단위로 데이터들을 순서대로 저장하고 출력하는 제 1 레지스터;
    상기 제 1 레지스터에 저장되는 서브 매크로 블록의 좌측에 인접한 데이터들을 저장하는 제 2 레지스터; 및
    상기 제 1 레지스터에 저장되는 서브 매크로 블록의 상단에 인접한 데이터들을 저장하는 제 3 레지스터를 구비하되,
    상기 제 3 레지스터는 최초 상기 현재 매크로 블록의 상단에 위치한 매크로 블록의 데이터들이 저장되며, 이 후에는 상기 제 1 레지스터에서 출력되는 서브 매크로 블록의 데이터들이 저장됨을 특징으로 하는 레지스터 어레이.
  2. 제 1 항에 있어서,
    상기 제 2 레지스터는 상기 제 1 레지스터에 대해 좌측에 위치함을 특징으로 하는 레지스터 어레이.
  3. 제 1 항에 있어서,
    상기 제 3 레지스터는 상기 제 1 레지스터의 상단에 위치함을 특징으로 하는 레지스터 어레이.
  4. 제 1 항에 있어서,
    상기 제 2 및 상기 제 3 레지스터에 저장되는 데이터들은 상기 디블록킹 필터의 내부 메모리에 저장되어 있는 데이터들임을 특징으로 하는 레지스터 어레이.
  5. 제 1항에 있어서,
    상기 제 1 레지스터와 상기 제 3 레지스터는 16×4 크기를 가지는 레지스터이며, 상기 제 2 레지스터는 4×4 크기를 가지는 레지스터임을 특징으로 하는 레지스터 어레이.
  6. 제 5항에 있어서,
    상기 제 1 레지스터 및 상기 제 3 레지스터는 4×4 크기로 구분된 네 개의 저장영역으로 구분됨을 특징으로 하는 레지스터 어레이.
  7. 제 6항에 있어서,
    상기 제 1 레지스터의 저장영역들 중 맨 좌측으로부터 첫 번째 저장영역과 두 번째 저장영역은 외부와의 데이터 입출력이 이루어지는 레지스터임을 특징으로 하는 레지스터 어레이.
  8. 제 6항에 있어서,
    상기 제 3 레지스터의 첫 번째 저장영역과 두 번째 저장영역은 각각 상기 제 1 레지스터로부터의 데이터 입력과 외부로의 데이터 출력이 이루어짐을 특징으로 하는 레지스터 어레이.
  9. 제 6항에 있어서,
    상기 제 1 레지스터에 저장된 데이터들에 대한 수평성분 필터링 연산은 상기 4×4 크기의 저장영역 단위로 상기 제 2 레지스터에 저장된 데이터들을 이용하여 수행됨을 특징으로 하는 레지스터 어레이.
  10. 제 9항에 있어서,
    상기 수평성분 필터링 연산은 상기 제 1 레지스터의 맨 좌측 저장영역에 저장된 데이터들과 상기 제 2 레지스터에 저장된 데이터들을 통해 수행됨을 특징으로 하는 레지스터 어레이.
  11. 제 1항에 있어서,
    상기 제 1 레지스터와 상기 제 2 레지스터 및 상기 제 3 레지스터는 쉬프트 레지스터임을 특징으로 하는 레지스터 어레이.
  12. 제 11항에 있어서,
    상기 제 1 레지스터와 상기 제 2 레지스터 및 상기 제 3 레지스터는 좌측과 상단으로 쉬프트됨을 특징으로 하는 레지스터 어레이.
  13. 현재 필터링 연산이 수행될 현재 매크로 블록의 일부 데이터들을 포함하는 16×4 크기의 제 1 레지스터와 상기 제 1 레지스터의 좌측에 구성되며, 상기 현재 매크로 블록의 좌측에 위치한 매크로 블록의 데이터들이 저장되는 4×4 크기의 제 2 레지스터 및 상기 제 1 레지스터의 상단에 구성되며, 상기 현재 매크로 블록의 상단에 인접하여 위치한 매크로 블록의 데이터들이 저장되는 16×4 크기의 제 3 레지스터로 구성되는 레지스터 어레이에서의 필터링 연산방법에 있어서,
    상기 제 1 레지스터와 상기 제 2 레지스터에 저장된 데이터들을 이용하여 상기 제 1 레지스터에 저장된 데이터들에 대한 수평성분 필터링 연산을 수행하는 제 1 단계;
    상기 수평성분 필터링 연산이 완료되면, 상기 제 1 레지스터와 상기 제 3 레지스터에 저장된 데이터들을 이용하여 수직성분 필터링 연산을 수행하는 제 2 단계;
    상기 수직성분 연산이 완료되면, 상기 현재 매크로 블록 데이터들 중 상기 제 1 레지스터에 저장된 데이터들에 이어지는 서브 매크로 블록의 데이터들을 상기 제 1 레지스터에 저장하고, 상기 제 1 레지스터에 이전에 저장된 데이터들은 상기 제 3 레지스터로 입력하고, 상기 제 2 레지스터에 저장된 데이터들에 이어지는 데이터들을 외부로부터 읽어와서 상기 제 2 레지스터에 저장하는 제 3 단계를 구비함 을 특징으로 하는 필터링 연산방법.
  14. 제 13항에 있어서,
    상기 제 1 단계에서 상기 제 1 레지스터를 4×4 크기의 저장영역들로 구분하고, 상기 저장영역들 중 상기 제 2 레지스터에 인접한 저장영역에 대해 맨 먼저 수평성분 필터링 연산을 수행함을 특징으로 하는 필터링 연산방법.
  15. 제 14항에 있어서,
    하나의 저장영역에 대한 수평성분 필터링 연산이 완료되면, 상기 제 1 레지스터의 데이터들은 상기 저장영역 단위로 좌로 쉬프트되고, 상기 제 2 레지스터에 저장된 데이터들은 상기 제 1 레지스터의 맨 오른 쪽 저장영역으로 쉬프트되며, 상기 제 1 레지스터의 모든 저장영역에 대한 수평성분 필터링 연산이 완료될 때까지 상기 과정들이 반복됨을 특징으로 하는 필터링 연산방법.
  16. 제 15항에 있어서,
    상기 수평성분 필터링 연산이 완료되면, 상기 제 1 레지스터의 각 저장영역에 저장된 데이터들과 상기 제 2 레지스터에 저장된 데이터들을 좌로 쉬프트하여 상기 각 데이터들이 맨 처음 저장된 저장영역에 위치하도록 함을 특징으로 하는 필터링 연산방법.
  17. 제 13항에 있어서,
    상기 제 3 단계에서 상기 제 1 레지스터에 이어서 입력되는 서브 매크로 블록 데이터는 상기 제 1 레지스터의 저장영역 단위로 상기 제 1 레지스터의 맨 좌측 저장영역부터 입력됨을 특징으로 하는 필터링 연산방법.
  18. 제 17항에 있어서,
    상기 제 1 레지스터의 두 번째 저장영역에 데이터가 입력될 때, 상기 제 1 레지스터의 첫 번째 저장영역에 저장된 데이터들과 상기 제 2 레지스터에 새롭게 저장된 데이터들과의 수평 필터링 연산이 동시에 이루어짐을 특징으로 하는 필터링 연산방법.
  19. 제 18항에 있어서,
    상기 제 18항에서의 수평 필터링 연산이 완료되면, 상기 제 1 레지스터와 상기 제 2 레지스터 및 상기 제 3 레지스터는 저장영역 단위로 쉬프트되며, 상기 제 1 레지스터의 두 번째 저장영역으로 새로운 데이터가 입력됨을 특징으로 하는 필터링 연산방법.
  20. 제 18항에 있어서,
    쉬프트되어 상기 제 1 레지스터의 첫 번째 저장영역에 저장된 데이터들과 상기 제 2 레지스터에 저장된 데이터들은 상기 두 번째 저장영역에 새로운 데이터가 입력됨과 동시에 수평 필터링 연산을 수행함을 특징으로 하는 필터링 연산방법.
  21. 제 13항에 있어서,
    상기 제 1 레지스터의 각 저장영역에 외부로부터 새로운 데이터가 입력되면, 기존에 상기 제 1 레지스터에 저장되어 있던 데이터들은 상기 제 3 레지스터로 입력됨을 특징으로 하는 필터링 연산방법.
  22. 제 13항에 있어서,
    상기 제 2 레지스터에 외부로부터 새로운 데이터가 입력되면, 기존에 상기 제 2 레지스터에 저장되어 있던 데이터는 외부의 메모리로 출력됨을 특징으로 하는 필터링 연산방법.
  23. 제 13항에 있어서,
    상기 제 3 레지스터의 각 저장영역에 상기 제 1 레지스터로부터 데이터가 입력되면, 기존에 상기 제 3 레지스터에 저장되어 있던 데이터는 외부의 메모리로 출력됨을 특징으로 하는 필터링 연산방법.
  24. 하나의 매크로 블록에 대한 필터링 연산을 수행하는 방법에 있어서,
    상기 매크로 블록에 대한 필터링 연산 수행 방법은 상기 매크로 블록들을 16×4 크기를 갖는 제 1 내지 제 4 서브 매크로 블록으로 구분하여 상기 제 1 서브 매크로 블록에 대한 수평성분 필터링 연산을 수행하는 단계;
    상기 제 1 서브 매크로 블록에 대한 수직성분 필터링 연산을 수행하는 단계;
    상기 제 2 서브 매크로 블록에 대한 수평성분 필터링 연산을 수행하는 단계;
    상기 제 2 서브 매크로 블록에 대한 수직성분 필터링 연산을 수행하는 단계;
    상기 제 3 서브 매크로 블록에 대한 수평성분 필터링 연산을 수행하는 단계;
    상기 제 3 서브 매크로 블록에 대한 수직성분 필터링 연산을 수행하는 단계;
    상기 제 4 서브 매크로 블록에 대한 수평성분 필터링 연산을 수행하는 단계;
    상기 제 4 서브 매크로 블록에 대한 수직성분 필터링 연산을 수행하는 단계를 구비하되,
    상기 제 1 서브 매크로 블록은 상기 매크로 블록의 최상단에 위치하며, 위에서 아래로 순서대로 상기 제 2, 제 3 및 제 4 서브 매크로 블록이 위치함을 특징으로 하는 필터링 연산 수행 방법.
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