KR100359208B1 - 고속 디블럭킹 필터 장치 - Google Patents

Abstract

본 발명은 컨트롤 신호를 입력받아 디블럭킹 필터 장치내 각 부분의 동작을 제어하는 제어부; 제어부의 신호에 따라 픽셀 데이터를 입력받는 데이터 입력부; 제어부의 신호에 따라 적절한 메모리 어드레스 및 메모리 제어신호를 출력하는 어드레싱부; 데이터 입력부로부터 입력 받은 데이터를 디블럭킹 필터링하는 복수의 필터 처리부; 및 필터처리부로부터 처리된 데이터를 입력받아 외부로 출력하는 데이터 출력부를 포함하는 고속 디블럭킹 필터 장치를 제공하는 것으로, 본 발명의 디블럭킹 필터 장치는 데이터를 8비트의 짝수배로 입출력하고 디블럭킹 필터링을 복수의 필터처리부에 의해 동시에 병렬 처리함으로써 필터링 시간을 대폭 단축시켜 디블럭킹 필터 장치의 처리 속도를 향상시키는 현저한 효과가 있다.

Description

고속 디블럭킹 필터 장치{HIGH SPEED DEBLOCKING FILTER DEVICE}

본 발명은 MPEG-4 디코더와 같이 블록 기반 DCT 방식을 이용한 압축영상을복원하는 영상 디코더에서 복원된 압축 영상의 화질 개선을 위한 디블럭킹 필터 장치에 관한 것으로, 더욱 상세하게는 데이터를 8비트의 짝수배로 입출력시키고 필터링을 동시에 병렬처리함으로써 필터링 처리 시간을 단축시킨 고속 디블럭킹 필터 장치에 관한 것이다.

후처리(postprocessing)는 MPEG-2, MPEG-4와 같은 영상의 블록 기반 압축 부호화 후 영상을 복원하였을 때 시각적으로 화질의 저하를 느끼게 하는 인위적인 요소들을 제거하는 과정이다. 블록 DCT 기반의 영상 부호화에서는 독립적인 예측과 변환, 양자화로 인해 블록간의 상관 관계를 잃어버리게 되어 블록킹 효과 (blocking effect), 링잉 효과(ringing effect) 등에 의한 화질 저하가 초래된다. 이들 왜곡 현상은 특히 코딩하는 DCT 계수의 수가 적어지는 저전송률에서 특히 두드러지게 나타난다. 블록킹 효과는 복원된 영상의 블록간 경계에서 값이나 경사의 불연속에 의하여 발생하는 것이다. 블록 경계를 따라 사각의 격자 형태로 발생하므로 쉽게 눈에 띄며 주관적 화질을 저하시킨다.

기존의 JPEG, H.261/3, MPEG-1/2와 같은 압축 표준은 블록 DCT 변환에 기반을 두고 있기 때문에 복원된 압축 영상의 화질을 개선하기 위한 디블럭킹(deblocking)에 대한 연구가 활발하게 진행되어 왔다. 블록킹 현상은 블록 경계에서의 불연속성에 기인하는 것이기 때문에, 디블럭킹은 블록의 경계를 따라 평탄화(smoothing) 즉, 저역통과 필터링하므로써 블록킹 영향을 감소시키는 것이다.

종래의 디블럭킹 필터는 디코더에서 8×8 블록의 경계에서 수행되며 픽셀 단위 처리를 하므로 데이터 입출력을 8비트 단위로 취급하는데, 데이터 입출력에 시간이 거의 필요 없는 소프트웨어와 달리, 디블록킹 필터를 ASIC으로 구현하는 경우, 한번의 필터링을 위해 많은 양의 주변 데이터가 필요한 디블록킹의 특성상 전체 처리시간의 상당 부분을 데이터 입출력에 할당해야 하고, 필터링을 위한 실질적인 계산 시간을 줄인다해도 전체적인 처리시간에 있어 큰 효과를 볼 수 없는 문제가 있다. 그 예로 하나의 매크로 블록 처리를 위해 최대 560번의 데이터 입력과 448번의 출력이 필요하며, 이는 하드웨어 구현시 많은 처리 시간을 요구하는 원인이 되므로 디블럭킹 필터링 시간을 지연시키는 문제점을 유발한다.

본 발명의 목적은 상술한 바와 같은 종래 기술의 문제를 해결하기 위한 것으로, 데이터를 8비트의 짝수배로 입력한 후 입력된 데이터를 8비트로 나누어 복수의 필터처리부에 의해 필터링을 동시에 병렬 처리하고, 처리된 8비트 데이터를 팩킹하여 8비트의 짝수배로 출력함으로써 전체적인 처리 시간을 단축시킨 고속 디블럭킹 필터 장치를 제공하는 것이다.

즉, 본 발명은

컨트롤 신호를 입력받아 디블럭킹 필터 장치내 각 부분의 동작을 제어하는 제어부;

제어부의 신호에 따라 픽셀 데이터를 입력받는 데이터 입력부;

제어부의 신호에 따라 적절한 메모리 어드레스 및 메모리 제어신호를 출력하는 어드레싱부;

데이터 입력부로부터 입력 받은 데이터를 디블럭킹 필터링하는 복수의 필터 처리부; 및

필터처리부로부터 처리된 데이터를 입력받아 외부로 출력하는 데이터 출력부를 포함하고,

데이터를 8비트의 짝수배로 입출력하고 디블럭킹 필터링을 상기 복수의 필터처리부에 의해 동시에 병렬 처리하는 것을 특징으로 하는 고속 디블럭킹 필터 장치를 제공하는 것이다.

도 1은 본 발명의 고속 디블럭킹 필터 장치의 일실시예의 블럭도,

도 2는 도 1의 본 발명의 고속 디블럭킹 필터 장치중 필터 처리부의 세부 블럭도,

도 3은 본 발명의 하나의 실시예의 디블럭킹 필터의 개략도이다.

*도면의 주요 부분에 대한 부호의 설명*

10: 데이터 입력부 20: 제어부

30: 어드레싱부 40: 필터처리부

50: 데이터 출력부 41: 모드 결정부

42: 디폴트 모드 필터 43: DC 모드 필터

44: 다중화부

이하에서 첨부 도면을 참고하여 본 발명을 더욱 상세하게 설명한다.

도 1은 본 발명의 고속 디블럭킹 필터 장치의 일실시예의 내부 구성을 도시한 블럭도이다. 도 1을 참조하면, 본 발명의 고속 디블럭킹 필터 장치는 데이터 입력부(10), 제어부(20), 어드레싱부(30), 복수의 필터 처리부(40), 데이터 출력부(50)를 포함한다.

본 발명의 고속 디블럭킹 필터 장치에서 제어부(20)는 매크로블록의 위치와 수직 필터링인지 수평 필터링인지 필터링 방향에 따라 적절한 컨트롤 신호를 디블럭킹 필터 장치내의 각 부분, 즉 어드레싱부(30), 필터처리부(40) 및 데이터 출력부(5)로 출력하고 디블럭킹 계산에 필요한 DQP 값을 필터 처리부(40)에 출력한다.

어드레싱부(30)는 매크로블록의 위치에 따라 필요한 위치에 있는 데이터를 정해진 수만큼 입출력할 수 있도록 적절한 어드레스와 메모리 제어신호를 생성하여 출력한다.

데이터 입력부(10)는 8비트의 짝수배의 데이터를 입력받아 필터링 방향에 따라, 이를 동시에 병렬로 디블럭킹 처리할 수 있도록 8비트씩 나누어 복수의 필터처리부(40-1, 40-2 등)에 각각 넘겨준다.

도 2는 본 발명의 고속 디블럭킹 필터 장치중 각 필터처리부(40)의 내부 구성을 상세하게 도시한 것이다. 도3은 16비트 단위 데이터 입출력 포트 두 쌍을 갖는 본 발명의 고속 디블럭킹 필터 장치의 하나의 실시예를 도시한 도면이다. 도 2를 참조하면 필터 처리부(40)는 데이터 입력부(10)로부터 입력 받은 데이터를 디블럭킹 필터링처리하는 역할을 담당하며, 입력되는 일련의 데이터 간의 상관관계에 따라 필터링 모드를 결정하는 모드 결정부(41); 상기 모드 결정부(41)에 의해 결정된 필터링 모드에 따라 동작하는 DC 모드 필터(43), 상기 모드 결정부(41)로부터의 구동신호에 의해 동작하는 디폴트 모드 필터(Default mode filter)(42), 및 선택된 필터링 모드에 따라 유효한 결과를 출력하는 다중화부(44)를 포함하여 구성된다. 모드 결정부(41)는 필터링 모드를 결정하여 이러한 정보를 디폴트 모드 필터(42), DC 모드 필터(43) 및 다중화부(44)로 출력한다. 디블럭킹 필터는 블록 경계 주위의 화소 조건에 따라 디폴트 모드와 DC 모드의 두 가지 모드 필터로 동작한다. 작은 DC 차이에 의한 블록킹 왜곡이 있는 평탄 영역은 DC 모드 필터(43)에 의해 처리하며, 그 밖의 경우에는 디폴트 모드 필터(42)로 처리한다. 디폴트 모드 필터(42)는 화소들의 주파수 정보를 이용하여 블록 경계 주위에서 영상 세부를 구별하여 적응 평탄화를 수행한다. 다중화부(44)는 모드 결정부(41)로부터 필터링 모드에 관한 정보를 수신하여 선택된 필터링 모드에 따라 유효한 결과를 출력한다. 디블럭킹 필터링은 먼저 모든 수평 방향의 블록 경계에 대한 처리후에 수직 경계에 대한 처리가 이루어진다.

본 발명의 고속 디블럭킹 장치에서 필터 처리부(40)의 수는 데이터 입력부(10)에서 받아들이는 데이터 비트 수에 따라 결정된다. 즉, 데이터 입력부(10)에서 16비트를 받아들이면 8비트 데이터를 처리할 수 있는 필터 처리부(40)의 수가 두 개 필요하게 되고, 24 비트를 받아들이면 필터 처리부 세 개가 필요하게 된다.

데이터 출력부(50)는 각각의 필터처리부(40-1, 40-2 등)로부터 수신한 디블럭킹 처리된 다수개의 8비트 데이터를 팩킹하여 8의 배수 비트로 만들어 외부로 출력한다.

본 발명의 고속 디블럭킹 필터 장치의 동작 과정을 도 2를 참조하여 설명하면 다음과 같다. 본 발명의 고속 디블럭킹 필터 장치에서 제어부(20)는 매크로 블록이 영상에서 차지하는 위치에 따라 적절한 수직 필터링과 수평 필터링 횟수를 결정하여 그에 맞는 컨트롤 신호를 디블럭킹 장치내 각 블럭으로 출력하고 디블럭킹 계산에 필요한 DQP 값을 필터처리부(40)에 전달한다. 데이터 입력부(10)는 제어부(20)의 지시에 따라 수직 필터링일 때는 입력포트 1만 작동하여 16비트 데이터를 받아들인 후 상위 8비트, 하위 8비트로 나누어 각각 필터 처리부 1(40-1) 및 필터처리부 2(40-2)로 동시에 출력한다. 수평 필터링일 때는 입력포트 1 및 2 모두 작동하여 16비트 데이터 두개를 받아 상하위 8비트로 분리한 후 입력포트 1의 상위 8비트를 필터처리부 1(40-1)에, 입력포트 2의 상위 8비트를 필터처리부 2(40-2)로 동시 출력한다. 그런 다음 각각의 하위 8비트도 상기한 방법과 동일하게 출력한다. 상기한 방법으로 필요한 데이터를 입력받은 필터처리부 1(40-1) 및 필터처리부 2(40-2)는 각 필터링 모드에 따라 주어진 데이터를 디블럭킹처리한 후 필터링 모드에 따라 다중화하여 유효한 결과를 출력한다. 즉 모드 결정부(41)에서 디폴트 모드로 판단되면 디폴트 모드 필터(42)에 의해 디블럭킹 처리하고, 모드 결정부(41)에서 DC 모드로 결정되면 DC 모드 필터(43)에 의해 디블럭킹 처리한 후 모드에 다라 다중화부(44)에 의해 다중화하여 출력한다. 데이터 출력부(50)는 필터처리부 1(40-1) 및 필터처리부 2(40-2)의 출력결과를 받아 필터링 방향에 따라 8비트 데이터를 16비트로 팩킹하여 출력한다. 즉, 수직 필터링이면 동시에 출력된 필터 1 결과를 상위 8비트로 필터 2의 결과를 하위 8비트로 팩킹하여 16비트를 출력 포트 1을 통해 출력하고, 수평 필터링이면 필터 1의 처음 결과를 상위 비트로 저장하고 그 다음 결과를 하위 비트로 하여 출력 포트 1을 통해 출력하고, 필터 2의 결과는 동일한 방법으로 출력포트 2를 통해 출력한다. 어드레싱부(30)는 매크로 블록 위치 및 필터링 방향에 따라 적절한 값의 어드레스와 메모리 제어 신호를출력한다.

본 발명의 디블럭킹 필터 장치는 디블럭킹 필터를 ASIC으로 구현하는데 있어서, 픽셀 데이터의 입출력을 8비트의 짝수배로 하고 디블럭킹 필터링을 동시에 병렬 처리하도록 다수개의 필터부를 구비함으로써, 데이터를 8비트씩 입출력하는 종래의 디블럭킹 필터 장치에 비해 전체 처리 시간을 현저하게 단축시켜 고속 디블렁킹 장치를 제공하므로 고속 영상 코덱에 적용가능하다.

Claims (4)

1. 컨트롤 신호를 입력받아 디블럭킹 필터 장치내 각 부분의 동작을 제어하는 제어부;

   제어부의 신호에 따라 픽셀 데이터를 입력받는 데이터 입력부;

   제어부의 신호에 따라 적절한 메모리 어드레스 및 메모리 제어신호를 출력하는 어드레싱부;

   데이터 입력부로부터 입력 받은 데이터를 디블럭킹 필터링하는 복수의 필터 처리부; 및

   필터처리부로부터 처리된 데이터를 입력받아 외부로 출력하는 데이터 출력부를 포함하고,

   데이터를 8비트의 짝수배로 입출력하고 디블럭킹 필터링을 상기 복수의 필터처리부에 의해 동시에 병렬 처리하는 것을 특징으로 하는 고속 디블럭킹 필터 장치.
2. 제 1항에 있어서, 상기 필터 처리부가

   입력되는 일련의 데이터 간의 상관관계에 따라 필터링 모드를 결정하는 모드 결정부;

   모드 결정부로부터 구동신호를 입력받아 DC 모드 필터링을 수행하는 DC 모드 필터;

   모드 결정부로부터의 구동신호를 입력받아 디폴트 모드 필터링을 수행하는 디폴트 모드 필터(Default mode filter); 및

   선택된 모드에 따라 필터링한 유효한 결과를 출력하는 다중화부를 포함하는 것을 특징으로 하는 고속 디블럭킹 필터 장치.
3. 제 1항에 있어서, 상기 데이터 입력부가 8비트의 짝수배의 데이터를 입력받아 필터링 방향에 따라, 이를 디블럭킹 처리할 수 있도록 8비트씩 나누어 복수의 필터처리부에 전달하는 것임을 특징으로 하는 고속 디블럭킹 필터 장치.
4. 제 1항에 있어서, 상기 데이터 출력부는 각각의 필터처리부로부터 수신한 디블럭킹 처리된 다수개의 8비트 데이터를 팩킹하여 8의 배수 비트로 만들어 외부로 출력하는 것임을 특징으로 하는 고속 디블럭킹 필터 장치.