KR20060000921A - Capacitor in semiconductor device and method for fabricating the same - Google Patents
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Abstract
본 발명은 하부전극이 하부층과 접촉하는 면적을 증가시켜, 종래보다 하부전극이 튼튼한 3차원 실린더형 캐패시터 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 소정공정이 완료된 기판상에 식각멈춤막을 형성하는 단계; 상기 식각멈춤막상에 캐패시터 형성용 절연막을 형성하는 단계; 캐패시터가 형성될 영역의 상기 캐패시터 형성용 절연막을 선택적으로 제거하여, 상기 식각멈춤막을 노출시키는 캐패시터 형성용 홀을 형성하여 단계; 상기 캐패시터 형성용 홀 바닥 주변영역인, 상기 캐패시터 형성용 절연막의 하단부분에 형성된 식각멈춤막의 일부를 제거하여 하부전극 형성용 틈을 만드는 단계; 상기 캐패시터 형성용 홀의 내부 표면에 도전성막을 형성하되, 상기 하부전극 형성용 틈에도 상기 도전성막이 매립되도록 하여 외벽에 환형테두리를 가지는 하부전극을 형성하는 단계; 상기 캐패시터 형성용 절연막을 제거하는 단계; 상기 하부전극의 표면 상에 유전체 박막을 형성하는 단계; 및 상기 유전체 박막 상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.
The present invention is to provide a three-dimensional cylindrical capacitor and a method for manufacturing the lower electrode is more durable than the conventional, by increasing the area that the lower electrode is in contact with the lower layer, for this purpose, the present invention stops the etching on the substrate is completed Forming a film; Forming an insulating film for forming a capacitor on the etch stop film; Selectively removing the capacitor forming insulating layer in the region where the capacitor is to be formed, to form a capacitor forming hole exposing the etch stop film; Removing a portion of an etch stop layer formed at a lower portion of the capacitor forming insulating layer, which is a peripheral area of the bottom of the capacitor forming hole, to form a gap for forming a lower electrode; Forming a conductive film on an inner surface of the capacitor forming hole, and allowing the conductive film to be filled in the gap for forming the lower electrode, thereby forming a lower electrode having an annular border on an outer wall; Removing the capacitor forming insulating film; Forming a dielectric thin film on a surface of the lower electrode; And forming an upper electrode on the dielectric thin film.
반도체, 캐패시터, 실린더, 하부전극, 식각멈춤막.Semiconductors, capacitors, cylinders, lower electrodes, etch stops.
Description
도1a 내지 도1c는 종래기술에 의한 반도체 장치의 3차원 실린더형 캐패시터 제조방법을 나타내는 도면.1A to 1C are views showing a three-dimensional cylindrical capacitor manufacturing method of a semiconductor device according to the prior art.
도1d는 종래기술에 의한 3차원 실린더형 캐패시터를 제조할 때의 문제점을 나타내는 도면.1D is a diagram showing a problem when manufacturing a three-dimensional cylindrical capacitor according to the prior art.
도2는 도1d의 문제점을 나타내는 전자현미경 사진.Figure 2 is an electron micrograph showing the problem of Figure 1d.
도3a 내지 도3e는 본 발명의 바람직한 실시예에 따른 반도체 장치의 3차원 실린더형 캐패시터 제조방법을 나타내는 도면.
3A to 3E illustrate a method of manufacturing a three-dimensional cylindrical capacitor in a semiconductor device according to a preferred embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on main parts of drawing
34 : 식각멈춤막34 etch stop film
35 : 캐패시터 하부전극 형성용 절연막35: insulating film for forming the capacitor lower electrode
36 : 캐패시터 하부전극 형성용 홀36: hole for forming the capacitor lower electrode
38 : 하부전극38: lower electrode
39 : 유전체 박막 39: dielectric thin film
40 : 상부전극
40: upper electrode
본 발명은 반도체 장치에 관한 것으로, 특히 3차원 실린터구조를 가지는 반도체 장치의 캐패시터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a capacitor of a semiconductor device having a three-dimensional cylinder structure and a manufacturing method thereof.
반도체 메모리 장치, 특히 DRAM(Dynamic Random Access Memory)의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.As the degree of integration of semiconductor memory devices, in particular DRAM (Dynamic Random Access Memory), increases, the area of memory cells, which are basic units for information storage, has been rapidly reduced.
이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.Such a reduction in the memory cell area is accompanied by a reduction in the area of the cell capacitor, thereby lowering the sensing margin and the sensing speed, and causes a problem that the durability against soft errors caused by α-particles is degraded. Accordingly, there is a need for a method capable of securing sufficient capacitance in a limited cell area.
캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.The capacitance C of the capacitor is defined as in Equation 1 below.
여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다. 따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다. Is the dielectric constant, As is the effective surface area of the electrode, and d is the distance between the electrodes. Therefore, in order to increase the capacitance of the capacitor, it is necessary to increase the surface area of the electrode, reduce the thickness of the dielectric thin film, or increase the dielectric constant.
이 중에서 콘케이브(Concave) 구조, 실린더(Cylinder) 구조등과 같이 캐패시터의 전극 구조를 3차원 형태로 만들어 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키는 방안이 먼저 고려되었다.Among them, a method of increasing the effective surface area of the electrode in a limited layout area by first making a three-dimensional form of the electrode structure of the capacitor, such as a concave structure and a cylinder structure, was first considered.
콘케이브 구조는 절연막에 캐패시터의 전극이 형성될 홀을 만들고, 홀의 내부 표면에 캐패시터의 하부전극을 형성시키고, 그 상부에 유전체 박막과 상부전극을 형성시키는 형태이다. 그러나, 반도체 메모리 장치가 점점 더 고집적화되면서 콘케이브 구조로도 제한된 셀면적 내에서 셀당 요구되는 충분한 캐패시터 용량을 확보하기 힘들게 되어, 보다 큰 표면적을 제공할 수 있는 실린더 구조가 제안되었다.The concave structure forms a hole in which an electrode of a capacitor is to be formed in an insulating film, a lower electrode of a capacitor is formed on an inner surface of the hole, and a dielectric thin film and an upper electrode are formed thereon. However, as semiconductor memory devices are increasingly integrated, it is difficult to secure sufficient capacitor capacity per cell within a limited cell area even with a concave structure, and thus a cylinder structure capable of providing a larger surface area has been proposed.
실린더 구조는 절연막에 캐패시터의 전극이 형성될 홀을 만들고, 그 홀의 내부에 캐패시터의 하부전극을 형성한 다음, 거푸집으로 사용된 절연막을 제거한 다음, 남은 하부전극의 표면을 따라 유전체 박막과 상부전극을 차례로 적층하는 형태이다.The cylinder structure forms a hole in which the electrode of the capacitor is to be formed in the insulating film, forms a lower electrode of the capacitor in the hole, removes the insulating film used as a formwork, and then removes the dielectric thin film and the upper electrode along the remaining lower electrode surface. It is a form laminated in order.
따라서 실린더 구조는 하부전극의 안쪽과 바깥쪽 표면 모두를 캐패시터의 유효 표면적으로 사용할 수 있어, 콘케이브 구조보다 제한된 면적에서 보다 큰 캐패시턴스를 가지는 캐패시터를 형성할 수 있다.Therefore, the cylinder structure can use both the inner and outer surfaces of the lower electrode as the effective surface area of the capacitor, thereby forming a capacitor having a larger capacitance in a limited area than the concave structure.
그러나, 반도체 메모리 장치의 집적도는 점점 더 증가되어 하나의 단위셀에 할당되는 면적이 계속 줄어들고 있다. 반면에 안정적인 데이터의 유지를 위해서는 캐패시터는 일정한 용량이 요구되는 상황에서는 실린더 구조의 캐패시터도 제조되는 전극의 형태가 그 폭은 점점 더 좁아지고, 높이는 점점 더 높아지고 있는 실정 이다.However, the degree of integration of semiconductor memory devices is increasing and the area allocated to one unit cell continues to decrease. On the other hand, in a situation where a capacitor needs a constant capacity to maintain stable data, the shape of electrodes in which a capacitor of a cylinder structure is also manufactured is getting narrower in width and higher in height.
실린더 구조의 캐패시터 하부전극의 형태가 수평방향으로의 면적은 감소하고 수직방향으로의 높이만 점점 더 증가하게 되면, 하부전극의 지지력이 감소하여 캐패시터 산화막 제거 후 하부전극들 사이의 기댐현상이 다발적으로 발생하여 브리지(bridge) 등을 유발함으로서 장치 패일(fail)을 일으키게 되는 문제점이 빈번하게 나타난다.When the shape of the capacitor lower electrode of the cylindrical structure decreases in the horizontal direction and increases only in the vertical direction, the supporting force of the lower electrode decreases, resulting in frequent damaging between the lower electrodes after the removal of the capacitor oxide film. As a result, a problem occurs that causes a device failure by causing a bridge or the like.
도1a 내지 도1c는 종래기술에 의한 반도체 장치의 3차원 실린더형 캐패시터 제조방법을 나타내는 도면이다.1A to 1C are views showing a three-dimensional cylindrical capacitor manufacturing method of a semiconductor device according to the prior art.
먼저 도1a에 도시된 바와 같이, 활성영역(11)이 형성된 반도체기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그(13)를 형성한다. First, as shown in FIG. 1A, the interlayer
이어서 실리콘질화막등을 이용하여 식각멈춤막(14)을 형성하고, 그 상부에 캐패시터의 하부전극이 형성될 만큼 캐패시터 하부전극 형성용 절연막(15)을 형성한다.Subsequently, the
이어서 캐패시터가 형성될 영역의 절연막(15)을 선택적으로 제거하여 캐패시터 하부전극 형성용 홀(16)을 형성한다. 이 때 식각멈춤막(14)으로 인해 하부구조물인 콘택플러그(13)가 식각되는 것이 방지된다. 캐패시터 하부전극 형성용 절연막(15)은 캐패시터의 하부전극을 형성하도록 하는 거푸집역할을 하게 되는 것이다.Subsequently, the
이어서 도1b에 도시된 바와 같이, 캐패시터 하부전극 형성용 홀(16)의 내부 표면을 따라서 도전체막으로 하부전극(17)을 형성한다.Subsequently, as shown in FIG. 1B, the
이어서 도1c에 도시된 바와 같이, 캐패시터 하부전극 형성용 절연막(15)을 제거한다. 이어서 하부전극(17)의 표면을 따라 유전체 박막(18)을 형성하고, 그 상부에 도전체막으로 상부전극(19)을 형성한다.Subsequently, as shown in FIG. 1C, the
도1d는 종래기술에 의한 3차원 실린더형 캐패시터를 제조할 때의 문제점을 나타내는 도면이다.1D is a diagram showing a problem in manufacturing a three-dimensional cylindrical capacitor according to the prior art.
계속해서 도1d를 참조하여, 종래기술에 의한 실린더형 캐패시터를 제조할 때의 문제점을 살펴보면, 전술한 바와 같이 메모리 장치가 고집적화되면서, 하부전극의 폭은 좁아지고, 높이는 더 높아지게 되었다. 따라서 거푸집역할을 캐패시터 하부전극 형성용 절연막(15)을 제거하고 난 뒤에 남은 하부전극이 기울어져 이웃한 하부전극과 붙어버리는 브리지등의 발생된다.(참조 A)Subsequently, referring to FIG. 1D, a problem in manufacturing a cylindrical capacitor according to the prior art will be described. As described above, as the memory device is highly integrated, the width of the lower electrode becomes narrower and the height becomes higher. Therefore, after removing the
제한된 면적에서 일정한 캐패시터의 용량 확보를 위해서는 일정한 높이이상으로 캐패시터의 하부전극을 형성해야 하기 때문에, 실린더형 캐패시터의 하부전극높이를 낮출수도 없는 실정이다.In order to secure the capacity of a certain capacitor in a limited area, the lower electrode of the capacitor must be formed above a certain height, so the height of the lower electrode of the cylindrical capacitor cannot be lowered.
도2는 도1d의 문제점을 나타내는 전자현미경 사진으로서, 실린더형 캐패시터의 하부전극이 서로 붙어버리는 브리지현상을 나타내는 사진이다.FIG. 2 is an electron micrograph showing the problem of FIG. 1D, showing a bridge phenomenon in which lower electrodes of a cylindrical capacitor stick together.
도2를 참조하면, B영역의 캐패시터 하부전극이 서로 붙어버린 것을 알 수 있다. 이 상태로 계속 공정이 진행되면 결국 메모리 장치는 결국 불량으로 판정 나게 된다.
Referring to FIG. 2, it can be seen that the capacitor lower electrodes of the region B adhere to each other. If the process continues in this state, the memory device eventually becomes defective.
본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로, 하부전극이 하부층과 접촉하는 면적을 증가시켜, 종래보다 하부전극이 튼튼한 3차원 실린더형 캐패시터 및 그 제조방법을 제공함을 목적으로 한다.
The present invention has been proposed to solve the above problems, and an object of the present invention is to provide a three-dimensional cylindrical capacitor having a lower electrode that is stronger than the conventional one, and a method of manufacturing the same, by increasing the area where the lower electrode contacts the lower layer.
상기의 과제를 해결하기 위해 본 발명은 소정공정이 완료된 기판상에 식각멈춤막을 형성하는 단계; 상기 식각멈춤막상에 캐패시터 형성용 절연막을 형성하는 단계; 캐패시터가 형성될 영역의 상기 캐패시터 형성용 절연막을 선택적으로 제거하여, 상기 식각멈춤막을 노출시키는 캐패시터 형성용 홀을 형성하여 단계; 상기 캐패시터 형성용 홀 바닥 주변영역인, 상기 캐패시터 형성용 절연막의 하단부분에 형성된 식각멈춤막의 일부를 제거하여 하부전극 형성용 틈을 만드는 단계; 상기 캐패시터 형성용 홀의 내부 표면에 도전성막을 형성하되, 상기 하부전극 형성용 틈에도 상기 도전성막이 매립되도록 하여 외벽에 환형테두리를 가지는 하부전극을 형성하는 단계; 상기 캐패시터 형성용 절연막을 제거하는 단계; 상기 하부전극의 표면 상에 유전체 박막을 형성하는 단계; 및 상기 유전체 박막 상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.In order to solve the above problems, the present invention comprises the steps of forming an etch stop film on the substrate is completed a predetermined process; Forming an insulating film for forming a capacitor on the etch stop film; Selectively removing the capacitor forming insulating layer in the region where the capacitor is to be formed, to form a capacitor forming hole exposing the etch stop film; Removing a portion of an etch stop layer formed at a lower portion of the capacitor forming insulating layer, which is a peripheral area of the bottom of the capacitor forming hole, to form a gap for forming a lower electrode; Forming a conductive film on an inner surface of the capacitor forming hole, and allowing the conductive film to be filled in the gap for forming the lower electrode, thereby forming a lower electrode having an annular border on an outer wall; Removing the capacitor forming insulating film; Forming a dielectric thin film on a surface of the lower electrode; And forming an upper electrode on the dielectric thin film.
또한, 본 발명은 기판상에 절연막; 외벽 하단에 접착된 환형의 테두리까지 상기 절연막에 매립된 실린더 형태의 하부전극; 상기 하부전극의 표면에 형성된 유전체박막; 및 상기 유전체박막상에 상부전극을 구비하는 반도체 장치의 캐패시터를 제공한다.
In addition, the present invention is an insulating film on a substrate; A lower electrode of a cylindrical shape embedded in the insulating film up to an annular edge bonded to the bottom of the outer wall; A dielectric thin film formed on the surface of the lower electrode; And a capacitor of the semiconductor device including an upper electrode on the dielectric thin film.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도3a 내지 도3e는 본 발명의 바람직한 실시예에 따른 실린더형 캐패시터 제조방법을 나타내는 도면이다.3A to 3E are views illustrating a method of manufacturing a cylindrical capacitor according to a preferred embodiment of the present invention.
도3a에 도시된 바와 같이, 본 실시예에 따른 실린더형 캐패시터 제조방법은 활성영역(31)이 형성된 반도체기판(30)상에 층간절연막(32)을 형성한 후, 층간절연막(32)을 관통하여 반도체기판(30)의 활성영역(31)과 연결되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그(33)를 형성한다. 여기서 층간절연막(32)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.As shown in FIG. 3A, the cylindrical capacitor manufacturing method according to the present embodiment forms an interlayer
이어서 실리콘질화막등을 이용하여 식각멈춤막(34)을 형성하고, 그 상부에 캐패시터의 하부전극이 형성될 만큼 캐패시터 하부전극 형성용 절연막(35)을 형성한다. 여기서 식각멈춤막(34)는 실리콘질화막을 사용하여 500 ~ 5000Å범위로 형성 한다. 여기서 바람직하게는 캐패시터 하부전극 형성용 절연막(35)은 5000 ~ 50000Å 범위로 형성한다.Subsequently, an
또한, 캐패시터 하부전극 형성용 절연막(34)은 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.In addition, the insulating
이어서 캐패시터가 형성될 영역의 절연막(35)을 선택적으로 제거하여 캐패시터 하부전극 형성용 홀(36)을 형성한다. 이 때 식각멈춤막(34)으로 인해 하부구조물인 콘택플러그(13)가 식각되는 것이 방지된다. Subsequently, the insulating
이어서 도3b에 도시된 바와 같이, 식각멈춤막(34)만 선택적으로 식각하는 용액을 사용하여 식각멈춤막(34)의 일부를 습식식각한다. 식각멈춤막(34)의 일부를 습식식각하게 되면, 식각된 깊이보다 좌우로 약 2배정도의 틈(37)이 생기는 등방성식각이 된다. 도3b에서와 같이 절연막(35)의 안쪽으로 일정부분 리세스(recess)되어 틈(37)이 생긴 것을 알 수 있다. 여기서 습식식각하여 제거하는 식각멈춤막(34)의 깊이는 50 ~ 5000Å범위 내에서 조절하며, 바람직하게는 습식식각 공정을 위한 용액으로 H3PO4가 포함된 용액을 사용한다.Subsequently, as shown in FIG. 3B, a portion of the
이어서 도3c에 도시된 바와 같이, 캐패시터 하부전극 형성용 홀(36)에 의해 노출된 나머지 식각멈춤막(34)를 제거하여 콘택플러그(33)이 노출되도록 한다.Subsequently, as shown in FIG. 3C, the remaining
이어서, 도전성막을 이용하여 캐패시터 하부전극 형성용 홀(36)의 내부표면에 하부전극(38)을 형성한다. 하부전극을 형성할 때에는 원자층증착법(ALD) 또는 화학기상증착법(CVD)등의 스텝커버리지가 우수한 공정을 이용하여 리세스된 틈에도 하부전극이 완전히 매워지게 한다.Subsequently, the
여기서 도시하지는 않았지만, 하부전극을 형성하는 실제공정에서는 캐패시터 하부전극 형성용 홀(36)의 패턴을 따라서 하부전극용 도전막을 먼저 형성하고, 이후 에치백등의 공정을 이용하여 캐패시터 하부전극 형성용 절연막(35)상에 형성된 하부전극용 도전막을 제거하여 캐패시터 하부전극 형성용 홀(36)의 내부에만 하부전극용 도전막이 남도록 하여 하부전극을 형성시킨다.Although not shown here, in the actual process of forming the lower electrode, the conductive film for the lower electrode is first formed along the pattern of the capacitor lower
여기서 도전성막은 폴리실리콘막, 텅스텐막(W) 또는 티타늄질화막(TiN), 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화막(RuO2), 텅스텐질화막(WN)등을 사용하거나, 이들의 조합을 이용하여 적층하여 사용한다.The conductive film may be a polysilicon film, tungsten film (W) or titanium nitride film (TiN), platinum film (Pt), iridium film (Ir), iridium oxide film (IrO 2 ), ruthenium film (Ru), ruthenium oxide film (RuO 2 ), Tungsten nitride film (WN), or the like, or a combination thereof is used for lamination.
또한, 여기서 도시하지는 않았지만, 하부전극(38)과 콘택플러그(33) 사이에 확산방지막(Diffusion barrier)으로 티타늄질화막(TiN) 또는 티타늄질화알미늄막(TiAlN)등을 형성하며, 하부전극(38)이 폴리실리콘막(38)이 아닌 경우, 콘택플러그(33)의 상단에 콘택플러그(33)의 컨택저항 감소를 위해 하부전극(38) 형성전에 티타늄실리사이드막(TiSix)을 형성한다.Although not shown here, a titanium nitride film TiN or a titanium nitride film TiAlN is formed between the
이어서 도3d에 도시된 바와 같이, 거푸집으로 사용된 캐패시터 하부전극 형 성용 절연막(35)을 제거한다. 이 때 캐패시터 하부전극 형성용 절연막(35)만 제거된 이후를 살펴보면, 하부전극(38)이 종래보다 훨씬 넓게 식각멈춤막(34)에 접착되어 있고, 하부면적이 넓기 때문에 쓰러지지 않고 튼튼한 구조를 갖게 된다. Subsequently, as shown in FIG. 3D, the insulating
따라서 본실시예에 따라 실린터형태의 캐패시터 하부전극을 형성하게 되면, 종래보다 더 높이 신뢰성있게 형성할 수 있으며, 이웃한 캐패시터 하부전극간 붙어버리는 브리지현상을 제거할 수 있다. 또한 식각멈춤막(34)에 접착된 하부전극으로 인하여 캐패시터의 유효면적이 증가되는 효과도 있다.Therefore, according to the present embodiment, when the capacitor lower electrode of the cylinder type is formed, it can be formed more reliably than before, and the bridge phenomenon that is stuck between neighboring capacitor lower electrodes can be eliminated. In addition, the effective area of the capacitor is increased due to the lower electrode adhered to the
이어서 도3e에 도시된 바와 같이, 하부전극(38)의 표면을 따라 유전체 박막(39)을 형성한다. 이어서 그 상부에 도전성막으로 상부전극(40)을 형성한다.Subsequently, as shown in FIG. 3E, a dielectric
여기서 유전체박막으로는 Ta2O5, Al2O3, HfO2, SrTiO 3, BST등의 고유전체 물질이나, PZT, PLZT, SBT, BLT등의 강유전체 물질을 사용한다.As the dielectric thin film, high dielectric materials such as Ta 2 O 5 , Al 2 O 3 , HfO 2 , SrTiO 3 , BST, and ferroelectric materials such as PZT, PLZT, SBT, and BLT are used.
또한, 여기서 상부전극으로 사용되는 도전성막도 도전성 폴리실리콘막, 텅스텐막(W) 또는 티타늄질화막(TiN), 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화막(RuO2), 텅스텐질화막(WN)중에서 선택된 하나를 사용할 수 있다.In addition, the conductive film used as the upper electrode may also be a conductive polysilicon film, tungsten film (W) or titanium nitride film (TiN), platinum film (Pt), iridium film (Ir), iridium oxide film (IrO 2 ), ruthenium film ( Ru), ruthenium oxide film (RuO 2 ), and tungsten nitride film (WN) may be used.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
본 발명에 의해서 실린더 형태의 3차원 캐패시터를 제조하게 되면, 하부전극을 종래보다 튼튼하게 제조할 수 있다. 따라서 종래보다 실린더형태의 하부전극을 더 높이 신뢰성있게 형성할 수 있으며, 이웃한 캐패시터 하부전극간 붙어버리는 브리지현상도 제거할 수 있다. According to the present invention, when a three-dimensional capacitor having a cylindrical shape is manufactured, the lower electrode can be manufactured more robustly than before. Accordingly, the lower electrode of the cylindrical shape can be formed more reliably than the conventional one, and the bridge phenomenon that is stuck between the adjacent capacitor lower electrodes can be eliminated.
또한 식각멈춤막에 접착된 하부전극으로 인하여 종래와 같은 제한된 면적에서 제조된 캐패시터의 표면 유효면적이 증가되는 효과도 기대할 수 있다.
In addition, due to the lower electrode adhered to the etch stop layer, the effect of increasing the surface effective area of the capacitor manufactured in the limited area as in the prior art can be expected.
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Publication number | Priority date | Publication date | Assignee | Title |
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KR100835086B1 (en) * | 2007-01-30 | 2008-06-03 | 삼성전기주식회사 | Preparing method of thin flim capacitor and manufacturing method of thin film capacitor-embedded printed circuit board |
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2004
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