KR100479606B1 - Method for fabricating capacitor in semiconductor device - Google Patents
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Abstract
본 발명은 고집적 반도체 장치의 실린더형 캐패시터 제조 공정에서 셀 오픈 마스크 공정 이후의 감광막잔류물에 의한 에러 발생을 줄일 수 있는 캐패시터 제조방법을 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 기판상에 캐패시터절연막을 형성하는 단계; 캐패시터가 형성될 영역의 상기 캐패시터절연막을 선택적으로 제거하여 캐패시터 홀을 형성하는 단계: 상기 캐패시터홀 내부에 하부전극을 형성하는 단계; 상기 캐패시터홀이 매립되도록 기판전면에 감광막을 도포하는 단계; 셀 오픈 마스크를 사용한 사진 공정을 실시하여 감광막패턴을 형성하는 단계: 셀 영역의 감광막 잔류물을 세정하는 단계: 상기 캐패시터절연막을 제거하는 단계; 상기 감광막패턴을 제거하는 단계: 상기 하부전극의 표면을 따라 유전체 박막을 형성하는 단계; 및 상기 유전체 박막상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법이 제공된다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a capacitor capable of reducing an error caused by photoresist residues after a cell open mask process in a cylindrical capacitor manufacturing process of a highly integrated semiconductor device. According to one aspect of the invention, forming a capacitor insulating film on a substrate; Selectively removing the capacitor insulating layer in the region where the capacitor is to be formed to form a capacitor hole: forming a lower electrode in the capacitor hole; Applying a photoresist film to the entire surface of the substrate to fill the capacitor holes; Forming a photoresist pattern by performing a photolithography process using a cell open mask: cleaning the photoresist residue in a cell region: removing the capacitor insulating film; Removing the photoresist pattern: forming a dielectric thin film along a surface of the lower electrode; And forming an upper electrode on the dielectric thin film.
Description
본 발명은 반도체 제조기술에 관한 것으로, 특히 반도체 소자의 캐패시터제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method for manufacturing a capacitor of a semiconductor device.
반도체 소자, 특히 DRAM(Dynamic Random Access Memory)의 반도체 메모리의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.As the degree of integration of semiconductor devices, in particular DRAM (Dynamic Random Access Memory) semiconductor memories, increases, the area of memory cells, which are basic units for information storage, is rapidly being reduced.
이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.Such a reduction in the memory cell area is accompanied by a reduction in the area of the cell capacitor, thereby lowering the sensing margin and the sensing speed, and causes a problem that the durability against soft errors caused by α-particles is degraded. Accordingly, there is a need for a method capable of securing sufficient capacitance in a limited cell area.
캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.The capacitance C of the capacitor is defined as in Equation 1 below.
여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다. Is the dielectric constant, As is the effective surface area of the electrode, and d is the distance between the electrodes.
따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다. Therefore, in order to increase the capacitance of the capacitor, it is necessary to increase the surface area of the electrode, reduce the thickness of the dielectric thin film, or increase the dielectric constant.
이 중에서 전극의 표면적을 넓히는 방안이 제일 먼저 고려되어 왔다. 컨케이브(Concave) 구조, 실린더(Cylinder) 구조, 다층 핀(fin) 구조 등과 같은 3차원 구조의 캐패시터는 모두 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키기 위하여 제안된 것이다. 그러나, 이러한 방법은 반도체 소자가 초고집적화 되면서 전극의 유효 표면적을 증대시키는데 한계를 보이고 있다.Among these, the first method of increasing the surface area of the electrode has been considered. Capacitors of three-dimensional structures, such as concave structures, cylinder structures, multilayer fin structures, and the like, are all proposed to increase the effective surface area of electrodes in a limited layout area. However, this method has a limitation in increasing the effective surface area of the electrode as the semiconductor device is very high integration.
그리고, 전극간 거리(d)를 최소화하기 위해 유전체 박막의 두께를 감소시키는 방안은 유전체 박막의 두께가 감소함에 따라 누설전류가 증가하는 문제 때문에 역시 그 한계에 직면하고 있다.In addition, the method of reducing the thickness of the dielectric thin film to minimize the distance between the electrodes (d) also faces the limitation because of the problem that the leakage current increases as the thickness of the dielectric thin film is reduced.
따라서, 근래에 들어서는 주로 유전체 박막의 유전율의 증대를 통한 캐패시터의 정전용량 확보에 초점을 맞추어 연구, 개발이 진행되고 있다. 전통적으로, 실리콘산화막이나 실리콘질화막을 유전체 박막 재료로 사용한 소위 NO(Nitride-Oxide) 구조의 캐패시터가 주류를 이루었으나, 최근에는 Ta2O5, (Ba,Sr)TiO3(이하 BST라 함) 등의 고유전체 물질이나, (Pb,Zr)TiO3(이하 PZT라 함), (Pb,La)(Zr,Ti)O3(이하 PLZT라 함), SrBi2Ta2O9(이하 SBT라 함), Bi4-xLa xTi3O12(이하, BLT라 함) 등의 강유전체 물질을 유전체 박막 재료로 적용하고 있다.Therefore, in recent years, research and development have been focused on securing capacitance of a capacitor mainly by increasing the dielectric constant of a dielectric thin film. Traditionally, so-called NO (Nitride-Oxide) capacitors using silicon oxide or silicon nitride as the dielectric thin film have become mainstream, but recently, Ta 2 O 5 , (Ba, Sr) TiO 3 (hereinafter referred to as BST) High dielectric materials such as (Pb, Zr) TiO 3 (hereinafter referred to as PZT), (Pb, La) (Zr, Ti) O 3 (hereinafter referred to as PLZT), SrBi2Ta2O 9 (hereinafter referred to as SBT), Bi Ferroelectric materials such as 4-x La x Ti 3 O 12 (hereinafter referred to as BLT) are applied as the dielectric thin film material.
이전에는 3차원 구조의 캐패시터 중에서 콘케이브형의 캐패시터를 주로 사용하였으나 점점더 미세패턴으로 반도체 장치가 제조됨에 따라 하부전극의 바깥측면도 전극의 표면전극으로 사용가능한 실린더형의 캐패시터가 널리 사용되고 있다. 실린더형의 캐패시터 제조시에는 거푸집으로 사용된 캐패시터절연막을 완전히 제거하는 추가적인 공정이 필요하다.Previously, concave-type capacitors were mainly used among three-dimensional capacitors. However, as semiconductor devices are manufactured in increasingly fine patterns, cylindrical capacitors that can be used as surface electrodes of electrodes are also widely used. In the manufacture of cylindrical capacitors, an additional process is required to completely remove the capacitor insulating film used as the formwork.
도1a 내지 도1e는 종래기술에 의한 실린더형 캐패시터 제조방법을 나타내는 공정단면도이다.1A to 1E are cross-sectional views showing a method of manufacturing a cylindrical capacitor according to the prior art.
먼저 도1a에 도시된 바와 같이, 활성영역(11)이 형성된 반도체기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그(13)를 형성한다. 이어서 캐패시터가 형성될 크기만큼 캐패시터절연막(14)을 형성한다. 이어서 콘택플러그가 노출되도록 캐패시터 절연막(14)를 선택적으로 제거하여 캐패시터홀(15)을 형성한다. 여기서 캐패시터 절연막(14)은 하부전극을 형성하도록 하는 거푸집역할을 한다.First, as shown in FIG. 1A, the interlayer insulating film 12 is formed on the semiconductor substrate 10 on which the active region 11 is formed, and then penetrates the interlayer insulating film 12 to form an active region ( A contact hole connected to 11) is formed. A contact plug 13 is formed by filling the contact hole with a conductive material. Subsequently, the capacitor insulating film 14 is formed as large as the capacitor is formed. Subsequently, the capacitor insulating layer 14 is selectively removed to expose the contact plug, thereby forming the capacitor hole 15. Here, the capacitor insulating film 14 serves as a form for forming the lower electrode.
이어서 도1b에 도시된 바와 같이, 캐패시터홀(15)의 측벽과 바닥에 도핑된 폴리실리콘막을 이용하여 하부전극(16)을 형성한다. Subsequently, as shown in FIG. 1B, the lower electrode 16 is formed using the polysilicon film doped on the sidewall and the bottom of the capacitor hole 15.
이어서 도1c에 도시된 바와 같이, 감광막(17)을 기판전면에 도포한다. Subsequently, as shown in Fig. 1C, a photosensitive film 17 is applied to the entire surface of the substrate.
이어서 도1d에 도시된 바와 같이, 셀영역만 노출되도록 감광막(17)을 패터닝한다. 이어서 도1e에 도시된 바와 같이, 셀영역의 캐패시터절연막(14)를 제거한다.Subsequently, as shown in FIG. 1D, the photosensitive film 17 is patterned to expose only the cell region. Subsequently, as shown in FIG. 1E, the capacitor insulating film 14 in the cell region is removed.
여기서 패터닝된 감광막(17)은 실린더형 캐패시터의 하부전극을 형성하기 위해 캐패시터절연막(14)을 제거하는 공정시 반도체 메모리 장치의 주변영역에서 발생하는 패턴 리프팅(Lifting) 현상을 방지하기 위한 것이다. 즉, 실린더형 하부전극이 형성될 셀부위만 오픈하여 공정을 진행하는 것인데, 이 때 사용하는 마스크를 셀 오픈 마스크(Cell Open Mask)라 하며, 셀 오픈 마스크는 셀 안쪽 부위에 그 경계가 형성되고 셀 오픈 마스크를 사용함에 의해 디펙트(defect) 발생이 감소되어 웨이퍼 수율이 상당히 증가되는 효과가 있다.The patterned photosensitive film 17 is to prevent a pattern lifting phenomenon occurring in the peripheral region of the semiconductor memory device during the process of removing the capacitor insulating film 14 to form the lower electrode of the cylindrical capacitor. That is, only the cell part where the cylindrical lower electrode is to be formed is opened and the process is performed. The mask used at this time is called a cell open mask, and the cell open mask has a boundary formed inside the cell. By using the cell open mask, defect generation is reduced, and the wafer yield is significantly increased.
그러나 감광막(17)을 패터닝하면서 셀 주면에 감광막잔류물(18)이 생기게 되는데, 여기서 발생한 감광막 잔류물은 무거운 유기물로서 후속 캐패시터절연막 제거 공정에서 하부전극사이로 침투하여 국부적인 제타퍼텐셜(zeta potential:용액내의 입자나 물체에 작용하는 인력 & 척력)에 교란을 미치게 한다.However, the photoresist residue 18 is generated on the main surface of the cell while the photoresist 17 is patterned. The photoresist residue is a heavy organic substance that penetrates between the lower electrodes in a subsequent capacitor insulation film removal process, thereby causing a local zeta potential solution. Disturbing the attraction and repulsive forces acting on the particles or objects in the body.
이로 인해 하부전극 사이에 국부적 인력 또는 척력이 작용되어 서로 이웃한 하부전극이 멀어지거나 가까워지도록 하여 서로 달라 붙는 현상이 생긴다. (도1e의 19) 이웃한 하부전극이 붙게 되는 현상은 반도체장치의 에러로 이어져 웨이퍼 수율을 심각하게 감소시키는 문제점을 일으킨다.As a result, local attraction or repulsive force is applied between the lower electrodes so that neighboring lower electrodes become farther or closer to each other and thus stick to each other. (19 in Fig. 1E) The phenomenon that the adjacent lower electrode is stuck leads to an error in the semiconductor device, which causes a problem of seriously reducing the wafer yield.
도2는 종래기술에 의한 실린더형 캐패시터를 제조할 때의 문제점을 보여주는 전자현미경사진으로, 감광막잔류물(도1d의 18)에 의해 이웃한 하부전극이 달라붙어있는 것을 보여준다.FIG. 2 is an electron micrograph showing a problem in manufacturing a cylindrical capacitor according to the prior art, and shows that neighboring lower electrodes are stuck by photoresist residue (18 in FIG. 1D).
본 발명은 고집적 반도체 장치의 실린더형 캐패시터 제조 공정에서 셀 오픈 마스크 공정 이후의 감광막잔류물에 의한 에러 발생을 줄일 수 있는 캐패시터 제조방법을 제공함을 목적으로 한다.An object of the present invention is to provide a capacitor manufacturing method that can reduce the occurrence of errors caused by the photoresist residue after the cell open mask process in the cylindrical capacitor manufacturing process of the highly integrated semiconductor device.
상기의 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 기판상에 캐패시터절연막을 형성하는 단계; 캐패시터가 형성될 영역의 상기 캐패시터절연막을 선택적으로 제거하여 캐패시터 홀을 형성하는 단계: 상기 캐패시터홀 내부에 하부전극을 형성하는 단계; 상기 캐패시터홀이 매립되도록 기판전면에 감광막을 도포하는 단계; 셀 오픈 마스크를 사용한 사진 공정을 실시하여 감광막패턴을 형성하는 단계: 셀 영역의 감광막 잔류물을 세정하는 단계: 상기 캐패시터절연막을 제거하는 단계; 상기 감광막패턴을 제거하는 단계: 상기 하부전극의 표면을 따라 유전체 박막을 형성하는 단계; 및 상기 유전체 박막상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법이 제공된다.According to an aspect of the present invention for achieving the above object, forming a capacitor insulating film on a substrate; Selectively removing the capacitor insulating layer in the region where the capacitor is to be formed to form a capacitor hole: forming a lower electrode in the capacitor hole; Applying a photoresist film to the entire surface of the substrate to fill the capacitor holes; Forming a photoresist pattern by performing a photolithography process using a cell open mask: cleaning the photoresist residue in a cell region: removing the capacitor insulating film; Removing the photoresist pattern: forming a dielectric thin film along a surface of the lower electrode; And forming an upper electrode on the dielectric thin film.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도3a 내지 도3f는 본 발명에 의한 바람직한 실시예에 따른 실린더형 캐패시터 제조방법을 나타내는 도면이다.3A to 3F are views showing a method of manufacturing a cylindrical capacitor according to a preferred embodiment of the present invention.
먼저 도3a에 도시된 바와 같이, 활성영역(21)이 형성된 반도체기판(20)상에 층간절연막(22)을 형성한 후, 층간절연막(22)을 관통하여 반도체기판(20)의 활성영역(21)과 연결되는 콘택홀을 형성한다. 콘택홀을 도전설 물질로 매립하여 콘택플러그(23)를 형성한다. 여기서 층간절연막(22)은 SiO2막을 2000Å 내지 10000Å 증착한 다음 사진식각공정 및 비등방성 식각법을 사용하여 콘택홀을 형성한다.First, as shown in FIG. 3A, the interlayer insulating film 22 is formed on the semiconductor substrate 20 on which the active region 21 is formed, and then penetrates the interlayer insulating film 22 to form the active region of the semiconductor substrate 20 ( A contact hole connected to 21 is formed. A contact plug 23 is formed by filling a contact hole with a conductive snow material. In this case, the interlayer insulating layer 22 is deposited with a SiO 2 film 2000 to 10000 Å and then forms contact holes using a photolithography process and an anisotropic etching method.
이어서 콘택홀에는 티타늄막을 형성하고 열처리를 실시하여 기판의 단결정 실리콘과 반응하게 하여 티타늄실리사이드(도시 안됨)를 형성하고 미반응의 티타늄을 제거한다. 이어서 티타늄실리사이드 상부의 콘택홀을 도전성물질로 매립하여 콘택플러그(23)을 형성하게 된다.Subsequently, a titanium film is formed in the contact hole, and heat treatment is performed to react with the single crystal silicon of the substrate to form titanium silicide (not shown) to remove unreacted titanium. Subsequently, a contact plug 23 is formed by filling a contact hole in the upper portion of the titanium silicide with a conductive material.
이어서 캐패시터가 형성될 높이만큼 캐패시터 절연막(24)으로 형성하고, 콘택플러그(23)가 노출되도록 캐패시터절연막(24)을 선택적으로 제거하여 캐패시터홀(25)을 형성한다. 후속공정에서 캐패시터 절연막(25)은 캐패시터 하부전극의 거푸집으로 사용된다. 여기서 캐패시터절연막(24)는 6000 ~ 20000Å 범위의 두께로 USG(Undoped-Silicate Glass), PSG(Phospho-Silicate Glass), BPSG(Boro-Phospho-Silicate Glass), TEOS(tetraethylorthosilicate), SOG(Spin on glass)등의 산화막을 사용하거나 여러형태의 산화막을 다중으로 사용하여 형성할 수 있다.Subsequently, the capacitor insulating film 24 is formed to have a height at which the capacitor is to be formed, and the capacitor insulating film 24 is selectively removed so that the contact plug 23 is exposed to form the capacitor hole 25. In a subsequent process, the capacitor insulating film 25 is used as a formwork for the capacitor lower electrode. Here, the capacitor insulating film 24 has a thickness in the range of 6000 to 20000 Å. It can be formed by using an oxide film such as) or multiple types of oxide films.
여기서 통상적으로는 캐패시터 절연막(24)을 형성하기 전에 후속 캐패시터홀 식각공정시 식각멈춤막으로, SiON 또는 Si3N4등을 이용하여 절연성 질화막을 화학기상증착법으로 300~1000Å 범위로 형성하게 된다.In general, before the capacitor insulating film 24 is formed, an insulating nitride film is formed in the range of 300 to 1000 kW by chemical vapor deposition using SiON, Si 3 N 4 , or the like as an etch stop film during the subsequent capacitor hole etching process.
이어서 도3b에 도시된 바와 같이, 하부전극(26)을 캐패시터홀 내부에 형성하고 기판전면에 감광막(27)을 형성한다.Subsequently, as shown in FIG. 3B, the lower electrode 26 is formed inside the capacitor hole and the photosensitive film 27 is formed on the front surface of the substrate.
여기서 하부전극(26)은 도핑된 폴리실리콘막을 단일막으로 사용하거나, 도핑되지 않은 폴리실리콘막과 도핑된 폴리실리콘막을 순차적으로 형성할 수 있으며, 전체 하부전극 두께는 100~1000Å 범위의 두께로 형성한다. 또한 감광막(27)은 1000 ~ 20000Å 범위의 두께로 도포한다.Here, the lower electrode 26 may use a doped polysilicon film as a single layer, or may sequentially form an undoped polysilicon film and a doped polysilicon film, and the total thickness of the lower electrode may be 100 to 1000 Å. do. In addition, the photosensitive film 27 is applied to a thickness in the range of 1000 ~ 20000Å.
이어서 도3c에 도시된 바와 같이, 셀영역이 노출되도록 감광막을 패터닝한다. 이 때 감광막잔류물(28)이 셀영역에 남아 있게 된다.Subsequently, as illustrated in FIG. 3C, the photosensitive film is patterned to expose the cell region. At this time, the photoresist residue 28 remains in the cell region.
이어서 도3d에 도시된 바와 같이, 세정공정을 진행하여 셀영역에 남아 있던 감광막잔류물(28)을 제거한다. 여기서 세정공정은 감광막에 의한 패턴 형성후 현상된 부위에 잔존할 수 있는 감광막 찌거기등을 O2 플라즈마를 사용하여 건식세정공정으로 하거나, UV-O3를 사용하거나, 습식세정공정을 이용한다.Subsequently, as shown in FIG. 3D, a cleaning process is performed to remove the photoresist residue 28 remaining in the cell region. Here, the cleaning step may be a dry cleaning process using O 2 plasma, or UV-O 3, or a wet cleaning process using photoresist residues that may remain in the developed part after pattern formation by the photoresist film.
이어서 도3e에 도시된 바와 같이, 셀영역의 하부전극 거푸집으로 사용된 캐패시터절연막(24)를 습식식각공정으로 제거한다. 캐패시터절연막(24)은 HF계열의 용액을 이용하여 4 ~ 80℃의 온도에서 10~ 300초간 습식식각 공정을 진행하여 제거한다.Subsequently, as shown in FIG. 3E, the capacitor insulating film 24 used as the lower electrode formwork in the cell region is removed by a wet etching process. The capacitor insulating film 24 is removed by performing a wet etching process for 10 to 300 seconds at a temperature of 4 to 80 ° C using a solution of HF series.
이어서 도3f에 도시된 바와 같이, 패터닝된 감광막(27)을 건식식각공정 또는 습식식각공정을 이용하여 제거한다. 이어서 하부전극 표면을 따라 유전체 박막(29)을 형성하고, 그 상부에 상부전극(30)을 형성한다. 유전체 박막은 SiO2, SiO2/Si3 N4혼합막, TaON, Ta2O5, TiO2, STO, BST, PST등을 50 ~ 300Å 범위로 형성하고, 상부전근은 TiN막, Ru막, 폴리실리콘막등을 이용하여 500~3000Å 형성한다.Subsequently, as shown in FIG. 3F, the patterned photosensitive film 27 is removed using a dry etching process or a wet etching process. Subsequently, a dielectric thin film 29 is formed along the lower electrode surface, and an upper electrode 30 is formed thereon. The dielectric thin film is formed of SiO 2 , SiO 2 / Si 3 N 4 mixed film, TaON, Ta 2 O 5 , TiO 2 , STO, BST, PST, etc. in the range of 50 ~ 300Å, and the upper electrode is TiN film, Ru film, Form 500 ~ 3000Å using polysilicon film.
따라서 셀 오픈 마스크 추가로 인해 발생되는 감광막 잔류물을 세정작업으로 제거하고 난후 거푸집 캐패시터 절연막을 제거하는 공정을 진행하게 되므로, 감광막 잔류물로 인한 캐패시터 하부전극간의 단락되는 현상을 방지할 수 있다.Therefore, since the photoresist residue caused by the addition of the cell open mask is removed by a cleaning operation, a process of removing the form capacitor insulating film is performed, thereby preventing a short circuit between the capacitor lower electrodes due to the photoresist residue.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
본 발명에 의해서 실린더형태의 캐패시터를 안정적으로 제조할 수 있어 반도체 장치의 수율향상이 기대된다.According to the present invention, it is possible to stably manufacture a capacitor in the form of a cylinder, which is expected to improve the yield of a semiconductor device.
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도1a 내지 도1e는 종래기술에 의한 실린더형 캐패시터 제조방법을 나타내는 공정단면도.1A to 1E are cross-sectional views showing a method of manufacturing a cylindrical capacitor according to the prior art.
도2는 종래기술에 의한 실린더형 캐패시터를 제조할 때의 문제점을 보여주는 전자현미경사진.Figure 2 is an electron micrograph showing a problem when manufacturing a cylindrical capacitor according to the prior art.
도3a 내지 도3f는 본 발명의 바람직한 실시예에 따른 반도체 캐패시터 제조방법을 나타내는 공정단면도.3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor capacitor according to a preferred embodiment of the present invention.
도4는 본 발명에 의해 제조된 캐패시터의 단면을 보여주는 전자현미경 사진.Figure 4 is an electron micrograph showing a cross section of the capacitor produced by the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
20 : 기판20: substrate
21 : 활성영역21: active area
22: 층간절연막22: interlayer insulating film
23: 콘택플러그23: Contact Plug
24 : 캐패시터절연막24: capacitor insulating film
25 : 캐패시터홀25: capacitor hole
26 : 하부전극26: lower electrode
27 : 감광막27: photosensitive film
28 : 감광막잔류물28: photoresist residue
29 : 유전체박막29: dielectric thin film
30 : 상부전극30: upper electrode
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