KR20030057604A - Method for fabricating capacitor - Google Patents
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Abstract
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 캐패시터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing techniques, and more particularly, to a method of manufacturing capacitors in semiconductor devices.
반도체 소자, 특히 DRAM(Dynamic Random Access Memory)의 반도체 메모리의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.As the degree of integration of semiconductor devices, in particular DRAM (Dynamic Random Access Memory) semiconductor memories, increases, the area of memory cells, which are basic units for information storage, is rapidly being reduced.
이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.Such a reduction in the memory cell area is accompanied by a reduction in the area of the cell capacitor, thereby lowering the sensing margin and the sensing speed, and causes a problem that the durability against soft errors caused by α-particles is degraded. Accordingly, there is a need for a method capable of securing sufficient capacitance in a limited cell area.
캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.The capacitance C of the capacitor is defined as in Equation 1 below.
여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다.Is the dielectric constant, As is the effective surface area of the electrode, and d is the distance between the electrodes.
따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다.Therefore, in order to increase the capacitance of the capacitor, it is necessary to increase the surface area of the electrode, reduce the thickness of the dielectric thin film, or increase the dielectric constant.
이 중에서 전극의 표면적을 넓히는 방안이 제일 먼저 고려되어 왔다. 컨케이브 구조, 실린더 구조, 다층 핀 구조 등과 같은 3차원 구조의 캐패시터는 모두 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키기 위하여 제안된 것이다. 그러나, 이러한 방법은 반도체 소자가 초고집적화 되면서 전극의 유효 표면적을 증대시키는데 한계를 보이고 있다.Among these, the first method of increasing the surface area of the electrode has been considered. Capacitors of three-dimensional structures, such as concave structures, cylinder structures, multilayer fin structures, and the like, are all proposed to increase the effective surface area of the electrode in a limited layout area. However, this method has a limitation in increasing the effective surface area of the electrode as the semiconductor device is very high integration.
그리고, 전극간 거리(d)를 최소화하기 위해 유전체 박막의 두께를 감소시키는 방안은 유전체 박막의 두께가 감소함에 따라 누설전류가 증가하는 문제 때문에 역시 그 한계에 직면하고 있다.In addition, the method of reducing the thickness of the dielectric thin film in order to minimize the distance between electrodes (d) also faces the limitation due to the problem that the leakage current increases as the thickness of the dielectric thin film is reduced.
따라서, 근래에 들어서는 주로 유전체 박막의 유전율의 증대를 통한 캐패시터의 정전용량 확보에 초점을 맞추어 연구, 개발이 진행되고 있다. 전통적으로, 실리콘산화막이나 실리콘질화막을 유전체 박막 재료로 사용한 소위 NO(Nitride-Oxide) 구조의 캐패시터가 주류를 이루었으나, 최근에는 Ta2O5, (Ba,Sr)TiO3(이하 BST라 함) 등의 고유전체 물질이나, (Pb,Zr)TiO3(이하 PZT라 함), (Pb,La)(Zr,Ti)O3(이하 PLZT라 함), SrBi2Ta2O9(이하 SBT라 함), Bi4-xLaxTi3O12(이하, BLT라 함) 등의 강유전체 물질을 유전체 박막 재료로 적용하고 있다.Therefore, in recent years, research and development have been focused on securing capacitance of a capacitor mainly by increasing the dielectric constant of a dielectric thin film. Traditionally, so-called NO (Nitride-Oxide) capacitors using silicon oxide or silicon nitride as the dielectric thin film have become mainstream, but recently, Ta 2 O 5 , (Ba, Sr) TiO 3 (hereinafter referred to as BST) High dielectric materials such as (Pb, Zr) TiO 3 (hereinafter referred to as PZT), (Pb, La) (Zr, Ti) O 3 (hereinafter referred to as PLZT), SrBi2Ta2O 9 (hereinafter referred to as SBT), Bi Ferroelectric materials such as 4-x La x Ti 3 O 12 (hereinafter referred to as BLT) are applied as the dielectric thin film material.
이러한 고유전체 물질 또는 강유전체 물질을 유전체 박막 재료로 사용하는 고유전체 캐패시터 또는 강유전체 캐패시터를 제조함에 있어서, 고유전체 물질 또는 강유전체 물질 특유의 유전 특성을 구현하기 위해서는 유전체 주변 물질 및 공정의 적절한 제어가 수반되어야 한다.In the manufacture of high dielectric capacitors or ferroelectric capacitors using such high dielectric materials or ferroelectric materials as dielectric thin film materials, proper control of dielectric surrounding materials and processes must be accompanied to realize dielectric properties specific to the high dielectric materials or ferroelectric materials. do.
일반적으로, 고유전체 캐패시터나 강유전체 캐패시터의 상, 하부전극 물질로서 노블메탈(noble metal) 또는 이들의 화합물, 예컨대 Pt, Ir, Ru, RuO2, IrO2등을 사용하고 있다.In general, a noble metal or a compound thereof, such as Pt, Ir, Ru, RuO 2 , IrO 2, or the like is used as the upper and lower electrode materials of the high dielectric capacitor and the ferroelectric capacitor.
그러나, 캐패시터의 상,하부전극으로 금속막을 사용함으로서, 금속막과 절연막과의 접착문제가 반도체 소자의 캐패시터의 제조시에 문제가 되고 있으며, 금속전극 및 강유전체(또는 고유전체) 특성상 산소분위기에서 공정이 진행됨에 따라 금속전극의 변형이 새로운 문제점으로 대두되고 있다.However, by using a metal film as the upper and lower electrodes of the capacitor, the adhesion problem between the metal film and the insulating film becomes a problem in the manufacturing of the capacitor of the semiconductor device, and the process in the oxygen atmosphere due to the characteristics of the metal electrode and the ferroelectric (or high dielectric). As this progresses, deformation of the metal electrode is emerging as a new problem.
도1a 내지 도1d는 종래기술에 따른 반도체 소자의 콘케이브 캐패시터 제조방법을 나타내는 도면이다.1A to 1D are diagrams illustrating a method of manufacturing a concave capacitor of a semiconductor device according to the prior art.
종래기술에 의한 캐패시터 제조방법은 먼저 도1a에 도시된 바와 같이, 반도체기판(10)상에 층간절연막(11)을 형성한 후, 상기 층간절연막(11)을 관통하여 반도체기판(10)의 활성영역(도시안됨)과 연결되는 콘택홀을 형성한다. 콘택홀을 폴리실리콘으로 매립하여 리세스(recess)된 콘택 플러그(12)를 형성하고, 콘택 플러그(12)상에 베리어메탈(9)로 티타늄나이트라이드(TIN)을 형성한다. 베리어메탈(9)은 후속 열공정시 산소가 하부구조로 침투하는 것을 막아주는 층이다.In the capacitor manufacturing method according to the related art, first, as shown in FIG. 1A, an interlayer insulating film 11 is formed on a semiconductor substrate 10, and then the semiconductor substrate 10 is activated by penetrating the interlayer insulating film 11. A contact hole connected to the region (not shown) is formed. A contact hole is filled with polysilicon to form a recessed contact plug 12, and titanium nitride (TIN) is formed of barrier metal 9 on the contact plug 12. The barrier metal 9 is a layer that prevents oxygen from penetrating into the substructure during the subsequent thermal process.
이어서, 캐패시터를 형성할 높이 만큼 캐패시터 절연막(13)을 증착하고, 베리어메탈(9)이 노출되도록 캐패시터 절연막(13)을 식각해서 오목부를 형성한다.Subsequently, the capacitor insulating film 13 is deposited to a height sufficient to form the capacitor, and the capacitor insulating film 13 is etched to expose the barrier metal 9 to form a recess.
이어서, 캐패시터 하부전극으로 사용될 루테늄막(14)을 기판 전면에 증착한다.Subsequently, a ruthenium film 14 to be used as the capacitor lower electrode is deposited on the entire surface of the substrate.
이어서 도1b에 도시된 바와 같이, 기판에 감광막(15)을 루테늄막(14)을 덮을 수 있도록 소정의 두께로 형성한다.Subsequently, as shown in FIG. 1B, a photosensitive film 15 is formed on the substrate to a predetermined thickness so as to cover the ruthenium film 14.
이어서 도1c에 도시된 바와 같이, 캐패시터가 형성될 오목부내에 감광막(15)이 잔류되도록 감광막(15)를 제거하는데, 이때 오목부내에도 감광막(15)은 어느정도 제거된다.Subsequently, as shown in Fig. 1C, the photoresist film 15 is removed so that the photoresist film 15 remains in the recess where the capacitor is to be formed. At this time, the photoresist film 15 is removed to some extent even in the recess.
이어서 도1d에 도시된 바와 같이, 이웃한 캐패시터 저장전극간의 절연을 위해 루테늄막(14)를 에치백하여 오목부내에만 잔류되도록 한다. 이 때에 감광막(15)로 채위지지않은 오목부내의 측벽부분(도1d의 A)의 금속하부전극의 열화를 최소화 하기 위해 잔류물을 발생시키면서 에치백을 하게되는데, Cl2나 Ar 같은 가스를 사용하여 루테늄막(14)을 식각한다.잔류물은 절연막(13)으로 사용되는 산화막이나 또는 감광막(15)과 식각가스가 반응하여 발생되는 것이다.Next, as shown in FIG. 1D, the ruthenium film 14 is etched back to insulate the adjacent capacitor storage electrodes so that only the concave portion remains. At this time there is to the etched back by raising the residue in order to minimize the degradation of the metal lower electrode of the photosensitive film 15 that is not chaewi recess side wall portion of a (Fig. 1d A), using a Cl 2 or a gas, such as Ar The ruthenium film 14 is etched. The residue is generated by the reaction between the oxide film used as the insulating film 13 or the photosensitive film 15 and the etching gas.
이어서, 감광막(15)을 제거하는 공정을 진행하는데, 이때 잔류물을 함께 제거하기 위해 O2가스에 CF4가스를 첨가하여 감광막(15)를 제거한다.Subsequently, a process of removing the photoresist film 15 is performed. At this time, in order to remove the residues together, CF 4 gas is added to the O 2 gas to remove the photoresist film 15.
이어서, 감광막(15) 제거후 600℃ 에서 N2루테늄막(25)을 어닐(anneal)처리한다.Subsequently, the N 2 ruthenium film 25 is annealed at 600 ° C. after removing the photosensitive film 15.
그러나 이 때 진행되는 루테늄막(14)에 대한 열처리시 루테늄막(14)의 표면이 변형되고 캐패시터 절연막(13)과의 접착에 'A'부분처럼 문제가 생긴다.However, the surface of the ruthenium film 14 is deformed during the heat treatment of the ruthenium film 14 that is performed at this time, and a problem occurs in the adhesion between the capacitor insulating film 13 and the 'A' portion.
또한, 산소가스를 사용하여 감광막을 제거하기 때문에 이 때에 루테늄막(25) 표면이 산화 및 변형되고, 하부 베리어메탈(9)까지 산화된다.In addition, since the photosensitive film is removed using oxygen gas, the surface of the ruthenium film 25 is oxidized and deformed and oxidized to the lower barrier metal 9 at this time.
도2a 내지 도2b는 종래 기술에 따라 반도체 소자의 캐패시터를 제조할 시의 문제점을 나타내는 전자현미경 사진이다.2A to 2B are electron micrographs showing a problem in manufacturing a capacitor of a semiconductor device according to the prior art.
도2a를 참조하여 살펴보면, 열처리시 루테늄막의 표면을 변형시키고 캐패시터 절연막과의 접착에 문제가 생기는 것을 알 수 있다. 도2b를 참조하여 살펴보면, 잔류물 제거를 사용한 O2가스로 인해 CF4베리어메탈(9)이 산화되는 것을 알 수 있다.Referring to FIG. 2A, it can be seen that during the heat treatment, the surface of the ruthenium film is deformed and a problem arises in adhesion to the capacitor insulating film. Referring to Figure 2b, it can be seen that the CF 4 barrier metal (9) is oxidized due to the O 2 gas using the residue removal.
전술한 바와 같이 저장전극으로 사용된 금속전극과 절연막과의 박리현상 및 하부전극과 베리어메탈의 산화는 반도체 소자의 신뢰성 문제를 가져온다.As described above, the peeling phenomenon between the metal electrode and the insulating film used as the storage electrode and the oxidation of the lower electrode and the barrier metal bring about the reliability problem of the semiconductor device.
본 발명은 캐패시터의 전극으로 사용된 금속과 절연막의 접착문제를 개선하고 후속공정에서 금속전극과 하부구조의 산화를 방지하는 캐패시터 제조방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a method of manufacturing a capacitor which improves the adhesion problem between a metal and an insulating film used as an electrode of a capacitor and prevents oxidation of the metal electrode and a substructure in a subsequent process.
도1a 내지 도1d는 종래기술에 따른 캐패시터의 제조공정도.1a to 1d is a manufacturing process diagram of a capacitor according to the prior art.
도2a 내지 도2b는 종래 기술에 따라 캐패시터를 제조할 시의 문제점을 나타내는 전자현미경 사진.Figures 2a to 2b are electron micrographs showing a problem when manufacturing a capacitor according to the prior art.
도3a 내지 도3f는 본 발명에 의한 바람직한 실시예에 캐패시터 제조공정도Figures 3a to 3f is a capacitor manufacturing process diagram in a preferred embodiment according to the present invention
도4a 내지 도4b는 본 발명에 의한 바람직한 실시예에 따른 캐패시터 제조시의 전자현미경 사진.Figures 4a to 4b are electron micrographs when manufacturing a capacitor according to a preferred embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
20 : 기판20: substrate
21 : 제1 층간절연막21: first interlayer insulating film
22 : 저장전극 콘택플러그22: storage electrode contact plug
18 : 베리어메탈18: Barrier Metal
23 : 제2 층간절연막23: second interlayer insulating film
24 : Al2O3 24: Al 2 O 3
25 : 루세늄25: ruthenium
26 : 감광막26: photosensitive film
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 스토리지 노드 콘택플러그가 형성된 기판상에 절연막을 형성하는 단계; 캐패시터 형성영역의 상기 절연막을 식각하여 상기 저장전극 노드 콘택플러그가 노출되도록 오목부를 형성하는 단계; 상기 오목부의 측벽에 Al2O3막을 형성하는 단계; 상기 오목부가 형성된 기판을 따라 하부전극용 금속막을 형성하는 단계; 상기 오목부 내에 채워지도록 감광막을 형성하는 단계; 상기 오목부내의 금속막이 손상되지 않도록 잔류물을 발생시키면서 에치백하여 상기 오목부내에만 상기 금속막을 형성하는 단계; 및 상기 잔류물 및 상기 감광막을 H2SO4+H2O2혼합용액 및 유기용액을 이용하여 제거하는 단계를 포함하는 캐패시터 제조방법이 제공된다.According to an aspect of the present invention for achieving the above object, forming an insulating film on a substrate on which a storage node contact plug is formed; Etching the insulating layer in the capacitor formation region to form a recess to expose the storage electrode node contact plug; Forming an Al 2 O 3 film on the sidewalls of the recesses; Forming a metal film for a lower electrode along the substrate on which the recess is formed; Forming a photosensitive film to be filled in the recess; Forming the metal film only in the recess by etching back while generating a residue so that the metal film in the recess is not damaged; And removing the residue and the photosensitive film by using a H 2 SO 4 + H 2 O 2 mixed solution and an organic solution.
본 발명은 절연막과 캐패티서 전극으로 사용되는 금속간의 접착성을 개선하기 위해 Al2O3를 저장전극 증착전에 먼저 증착하고, 저장전극 열처리시 베이어 메탈 및 저장전극의 산화와 변형을 막기 위해 감광막 제거 및 세정을 H2SO4+H2O2로 진행하는 것이다.In order to improve the adhesion between the insulating film and the metal used as the capacitor electrode, Al 2 O 3 is first deposited before the storage electrode is deposited. Removal and washing are to proceed with H 2 SO 4 + H 2 O 2 .
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도3a 내지 도3e는 본 발명에 의한 바람직한 실시예에 따른 캐패시터 제조방법을 나타내는 도면이다.3A to 3E are views showing a capacitor manufacturing method according to a preferred embodiment of the present invention.
본 발명의 실시에에 따른 캐패시터 제조방법은 먼저 도3a에 도시된 바와 같이, 반도체기판(20)상에 제1 층간절연막(21)을 형성한 후, 제1 층간절연막(21)을 관통하여 반도체기판(20)의 활성영역(도시안됨)과 연결되는 콘택홀을 형성한다. 콘택홀에 폴리실리콘으로 리세스(recess)된 콘택 플러그(18)를 형성하고, 콘택 플러그상에 베리어메탈(22)로 티타늄나이트라이드(TIN)을 형성한다.In the capacitor manufacturing method according to the embodiment of the present invention, first, as shown in FIG. A contact hole connected to the active region (not shown) of the substrate 20 is formed. A contact plug 18 recessed with polysilicon is formed in the contact hole, and titanium nitride (TIN) is formed with barrier metal 22 on the contact plug.
이어서, 캐패시터를 형성할 높이 만큼 제2 층간절연막(23)을 산화막으로 증착하고, 이후에 베리어메탈(22)이 노출되도록 제2 층간절연막(23)을 식각하여 캐패시터가 형성될 오목부를 만든다. 이어서 Al2O3막(24)을 기판전면에 증착하고, 오목부의 바닥부분에 있는 Al2O3막(23)을 식각하여 제거한다.Subsequently, the second interlayer insulating film 23 is deposited as an oxide film to a height sufficient to form a capacitor, and then the second interlayer insulating film 23 is etched to expose the barrier metal 22 to form a recess in which the capacitor is to be formed. Subsequently, an Al 2 O 3 film 24 is deposited on the entire surface of the substrate, and the Al 2 O 3 film 23 at the bottom of the recess is etched and removed.
이어서, 도3b에 도시된 바와 같이, 캐패시터 저장전극을 형성할 루세늄막(24)을 Al2O3막(23) 상부에 증착한다. 저장전극으로 노블금속 또는 이들의 화합물 (예컨대 Pt, Ir, RuO2, IrO2)등을 사용할 수 있다.Subsequently, as shown in FIG. 3B, a ruthenium film 24 for forming the capacitor storage electrode is deposited on the Al 2 O 3 film 23. A noble metal or a compound thereof (eg, Pt, Ir, RuO 2 , IrO 2 ) or the like may be used as the storage electrode.
이어서 도3c에 도시된 바와 같이, 감광막(26)을 루세늄막(25) 상부에 도포한다.Subsequently, as shown in FIG. 3C, a photosensitive film 26 is applied over the ruthenium film 25.
이어서 도3d에 도시된 바와 같이, 오목부 내에만 남도록 감광막(26)을 제거한다.Then, as shown in Fig. 3D, the photosensitive film 26 is removed so as to remain only in the recess.
이어서 도3e에 도시된 바와 같이, 오목부 내에만 루테늄막(25)이 남도록 에치백 공정을 진행한다. 이 때 캐패시터홀안의 감광막이 어느 정도 내려가는데, 측벽의 루세늄막(25)의 손상이 안되도록 이방성 식각 화학제(chemistry)를 사용하고, 이 때 잔류물(C)을 인위적으로 발생시키며, 또한, 루세늄막(25)과 제2층간절연막(23) 및 Al2O3막(23)의 높이를 같게 유지되도록 루세늄막(25)과 제2 층간절연막(23) 및 Al2O3막(23)은 같은 식각선택비를 유지하도록 한다.Next, as shown in FIG. 3E, an etch back process is performed such that the ruthenium film 25 remains only in the recessed portion. At this time, the photoresist film in the capacitor hole is lowered to some extent, and anisotropic etching chemistry is used so as not to damage the ruthenium film 25 on the side wall, and at this time, residue C is artificially generated. Lucero nyummak 25 and the second interlayer insulating film 23 and the Al 2 O 3 film Lucero nyummak 25 and the second interlayer insulating film 23 and the Al 2 O 3 film 23 is kept equal to the height of 23 Maintains the same etch selectivity.
여기서 루세늄막(25)의 에치백을 적절하게 조절하기 위해 낮은 파워(power)(예컨대 300Watt)와 저압력(10m Torr이하)을 사용하며, 식각 가스로는 루세늄막(25)과 Al2O3막이 화학반응에 의한 식각이 이루어지지 않는 Cl2나 Ar가스를 사용한다.Here, low power (for example, 300 Watts) and low pressure (10 m Torr or less) are used to appropriately adjust the etch back of the ruthenium film 25. As the etching gas, the ruthenium film 25 and the Al 2 O 3 film are used. Use Cl 2 or Ar gas which is not etched by chemical reaction.
또한, 후속공정에서 잔류물(C)들이 후에 세정공정에서 제거가 용이하게 하기 해야 한 위해 고밀도(High density) 플라즈마(에컨대 1012/cm3)를 사용하고, SF6가스의 5 ∼ 10% 범위에서 조절한다. 이는 제2 층간절연막(23)과 루세늄막(25)과의 식각 선택비를 조절하여 평탄화가 가능하도록 한다. 여기서 에치백공정시 Cl2/SF6또는 Ar/SF6의 혼합가스를 이용하여 할 수 있다.In addition, a high density plasma (eg, 10 12 / cm 3 ) is used in the subsequent process so that the residues (C) should be easily removed later in the cleaning process, and 5 to 10% of the SF 6 gas. Adjust in the range. This allows the planarization by adjusting the etching selectivity between the second interlayer insulating film 23 and the ruthenium film 25. In the etchback process, a mixture of Cl 2 / SF 6 or Ar / SF 6 may be used.
이어서, 도3f에 도시된 바와 같이, 에치백후 남은 감광막(26) 및 잔류물(C)은 H2SO4+H2O2의 혼합 용액과 유기용액을 이용하여 세정으로 제거한다.Subsequently, as shown in FIG. 3F, the photoresist film 26 and the residue C remaining after the etch back are removed by washing using a mixed solution of H 2 SO 4 + H 2 O 2 and an organic solution.
이로서 종래에 O2분위기로 건식식각으로 감광막을 제거할 때 베리어메탈(18) 및 루세늄막(25)의 산화를 해결할 수 있다. 또한, Al2O3막을 증착함으로써 루세늄막(25) 열공정시에 발생되는 제2 층간절연막(23)과 루세늄막(25)간의 접착문제를 해결할 수 있다.As a result, when the photosensitive film is removed by dry etching in an O 2 atmosphere, oxidation of the barrier metal 18 and ruthenium film 25 can be solved. In addition, by depositing an Al 2 O 3 film, the adhesion problem between the second interlayer insulating film 23 and the ruthenium film 25 generated during the heat treatment of the ruthenium film 25 may be solved.
도4a 내지 도4b는 전술한 실시예에 캐패시터 제조시의 전자현미경 사진이다.4A to 4B are electron micrographs at the time of manufacturing a capacitor in the above-described embodiment.
도4a 및 도4b를 참조하면, 루세늄막(25)의 열공정시에 잔류물이 남지 않고, 배리어 메탈 및 루세늄의 산화가 일어나지 않으며, 루세늄과 층간절연막간의 박리현상이 일어나지 않음을 알 수 있다.4A and 4B, it can be seen that no residue remains during the thermal process of the ruthenium film 25, oxidation of the barrier metal and ruthenium does not occur, and peeling between ruthenium and the interlayer insulating film does not occur. .
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
본 발명에 따르면, 캐패시터의 금속전극과 절연막과의 접착문제 및 금소전극 및 그 하부구조의 산화를 방지하여 반도체 소자의 신뢰도를 향상시킬 수 있다.According to the present invention, it is possible to improve the reliability of the semiconductor device by preventing the adhesion problem between the metal electrode and the insulating film of the capacitor and the oxidation of the gold electrode and its substructure.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020010087677A KR20030057604A (en) | 2001-12-29 | 2001-12-29 | Method for fabricating capacitor |
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| KR1020010087677A KR20030057604A (en) | 2001-12-29 | 2001-12-29 | Method for fabricating capacitor |
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| KR20030057604A true KR20030057604A (en) | 2003-07-07 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101174022B1 (en) * | 2004-12-06 | 2012-08-16 | 매그나칩 반도체 유한회사 | Manufacturing Method of a Capacitor |
| RU2645731C1 (en) * | 2016-09-30 | 2018-02-28 | Владимир Иванович Галко | Planar condenser |
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2001
- 2001-12-29 KR KR1020010087677A patent/KR20030057604A/en not_active Application Discontinuation
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