KR20060011406A

KR20060011406A - Method for fabricating capacitor in semiconductor device

Info

Publication number: KR20060011406A
Application number: KR1020040060245A
Authority: KR
Inventors: 이창구
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-07-30
Filing date: 2004-07-30
Publication date: 2006-02-03

Abstract

본 발명은 하부전극으로 금속막을 사용하는 경우에도, 캐패시터 형성용 희생막을 제거하는 습식식각공정에서 사용하는 화학용액이 하부구조에 데미지를 입하는 것을 방지할 수 있는 캐패시터 제조방법을 제공하기 위한 본 발명은 소정 공정이 완료된 기판상에 절연막을 형성하는 단계; 상기 절연막상에 캐패시터 형성용 희생막을 형성하는 단계; 상기 캐패시터 형성용 희생막을 선택적으로 제거하여 상기 절연막이 노출되는 캐패시터 형성용 홀을 형성하는 단계; 상기 캐패시터 형성용 홀의 바닥에 하부구조 보호용 티타늄/티타늄질화막을 스퍼트링 IMP공정을 이용하여 형성하는 단계; 상기 캐패시터 형성용 홀의 측벽과 상기 하부구조 보호용 티타늄/티타늄질화막상에 하부전극을 형성하는 단계; 습식식각공정으로 상기 캐패시터 형성용 희생막을 제거하여 실린더형 하부전극을 형성하는 단계; 상기 하부전극의 표면을 따라 유전체 박막을 형성하는 단계; 및 상기 유전체 박막상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.
The present invention provides a capacitor manufacturing method which can prevent the chemical solution used in the wet etching process of removing the capacitor forming sacrificial film from damaging the underlying structure even when the metal film is used as the lower electrode. Forming an insulating film on a substrate on which a predetermined process is completed; Forming a sacrificial layer for forming a capacitor on the insulating layer; Selectively removing the capacitor forming sacrificial layer to form a capacitor forming hole through which the insulating layer is exposed; Forming a titanium / titanium nitride film for protecting the underlying structure at the bottom of the capacitor forming hole using a sputtering IMP process; Forming a lower electrode on the sidewall of the capacitor forming hole and the titanium / titanium nitride film for protecting the underlying structure; Forming a cylindrical lower electrode by removing the capacitor forming sacrificial layer by a wet etching process; Forming a dielectric thin film along a surface of the lower electrode; And it provides a method of manufacturing a capacitor of a semiconductor device comprising the step of forming an upper electrode on the dielectric thin film.

반도체, 캐패시터, 실린더, 하부전극, 습식식각 공정.Semiconductor, capacitor, cylinder, bottom electrode, wet etching process.

Description

METHODS FOR FABRICATING CAPACITOR IN SEMICONDUCTOR DEVICE}

도1a 내지 도1c는 종래기술에 의한 반도체 장치의 실린더형 캐패시터 제조방법을 나타내는 도면.1A to 1C show a method of manufacturing a cylindrical capacitor of a semiconductor device according to the prior art.

도2는 도1a 내지 도1c에 도시된 바와 같이 제조된 반도체 장치에서 균일하지 못한 티타늄실리사이드를 나타내는 전자현미경사진.FIG. 2 is an electron micrograph showing uneven titanium silicide in a semiconductor device manufactured as shown in FIGS. 1A-1C.

도3a 내지 도3c는 개선된 종래기술에 의한 반도체 장치의 실린더형 캐패시터 제조방법을 나타내는 도면.3A to 3C show an improved method of manufacturing a cylindrical capacitor of a semiconductor device according to the prior art.

도4a 내지 도4c는 개선된 종래기술에 의해 제조된 반도체 장치에서 문제점을 나타내는 전자현미경사진4A-4C show electron micrographs showing problems in semiconductor devices manufactured by the improved prior art;

도5a 내지 도5g는 본 발명의 바람직한 실시예에 따른 반도체 장치의 실린더형 캐패시터 제조방법을 나타내는 도면.
5A to 5G illustrate a method of manufacturing a cylindrical capacitor of a semiconductor device according to a preferred embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

35 : 캐패시터 형성용 홀35: capacitor formation hole

36 : 티타늄 36a : 티타늄실리사이드 36: titanium 36a: titanium silicide

37 : 티타늄질화막 37: titanium nitride film

38 : 하부구조 보호용 티타늄/티타늄질화막38: Titanium / Titanium Nitride for Substructure Protection

39 : 하부전극39: lower electrode

40 : 유전체 박막40: dielectric thin film

41 : 상부전극
41: upper electrode

본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치의 캐패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a method of manufacturing a capacitor of a semiconductor device.

반도체 메모리 장치, 특히 DRAM(Dynamic Random Access Memory)의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.As the degree of integration of semiconductor memory devices, in particular DRAM (Dynamic Random Access Memory), increases, the area of memory cells, which are basic units for information storage, has been rapidly reduced.

이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.Such a reduction in the memory cell area is accompanied by a reduction in the area of the cell capacitor, thereby lowering the sensing margin and the sensing speed, and causes a problem that the durability against soft errors caused by α-particles is degraded. Accordingly, there is a need for a method capable of securing sufficient capacitance in a limited cell area.

캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.The capacitance C of the capacitor is defined as in Equation 1 below.

C= ε·As/dC = εAs / d

여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다. 따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다. Is the dielectric constant, As is the effective surface area of the electrode, and d is the distance between the electrodes. Therefore, in order to increase the capacitance of the capacitor, it is necessary to increase the surface area of the electrode, reduce the thickness of the dielectric thin film, or increase the dielectric constant.

이 중에서 콘케이브(Concave) 구조, 실린더(Cylinder) 구조등과 같이 캐패시터의 전극 구조를 3차원 형태로 만들어 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키는 방안이 먼저 고려되었다.Among them, a method of increasing the effective surface area of the electrode in a limited layout area by first making a three-dimensional form of the electrode structure of the capacitor, such as a concave structure and a cylinder structure, was first considered.

콘케이브 구조는 절연막에 캐패시터의 전극이 형성될 홀을 만들고, 홀의 내부 표면에 캐패시터의 하부전극을 형성시키고, 그 상부에 유전체 박막과 상부전극을 형성시키는 형태이다. 그러나, 반도체 메모리 장치가 점점 더 고집적화되면서 콘케이브 구조로도 제한된 셀면적 내에서 셀당 요구되는 충분한 캐패시터 용량을 확보하기 힘들게 되어, 보다 큰 표면적을 제공할 수 있는 실린더 구조가 제안되었다.The concave structure forms a hole in which an electrode of a capacitor is to be formed in an insulating film, a lower electrode of a capacitor is formed on an inner surface of the hole, and a dielectric thin film and an upper electrode are formed thereon. However, as semiconductor memory devices are increasingly integrated, it is difficult to secure sufficient capacitor capacity per cell within a limited cell area even with a concave structure, and thus a cylinder structure capable of providing a larger surface area has been proposed.

실린더 구조는 절연막에 캐패시터의 전극이 형성될 홀을 만들고, 그 홀의 내부에 캐패시터의 하부전극을 형성한 다음, 거푸집으로 사용된 절연막을 제거한 다음, 남은 하부전극의 표면을 따라 유전체 박막과 상부전극을 차례로 적층하는 형태이다.The cylinder structure forms a hole in which the electrode of the capacitor is to be formed in the insulating film, forms a lower electrode of the capacitor in the hole, removes the insulating film used as a formwork, and then removes the dielectric thin film and the upper electrode along the remaining lower electrode surface. It is a form laminated in order.

따라서 실린더 구조는 하부전극의 안쪽과 바깥쪽 표면 모두를 캐패시터의 유효 표면적으로 사용할 수 있어, 콘케이브 구조보다 제한된 면적에서 보다 큰 캐패시턴스를 가지는 캐패시터를 형성할 수 있다. Therefore, the cylinder structure can use both the inner and outer surfaces of the lower electrode as the effective surface area of the capacitor, thereby forming a capacitor having a larger capacitance in a limited area than the concave structure.

그러나, 반도체 메모리 장치의 집적도는 점점 더 증가되어 하나의 단위셀에 할당되는 면적이 계속 줄어들고 있다. 반면에 안정적인 데이터의 유지를 위해서는 캐패시터는 일정한 용량이 요구되는 상황에서는 실린더 구조의 캐패시터도 제조되는 전극의 형태가 그 폭은 점점 더 좁아지고, 높이는 점점 더 높아지고 있는 실정이다.However, the degree of integration of semiconductor memory devices is increasing and the area allocated to one unit cell continues to decrease. On the other hand, in a situation where a capacitor has a constant capacity to maintain stable data, the electrode is also manufactured in a capacitor having a cylindrical structure, and the width thereof is getting narrower and higher.

반도체장치의가 고집적화되면서, 실린더형 하부전극을 가지는 캐패시터로도 제한된 면적에서 원하는 캐패시턴스를 가지기 힘들게 되었다.As semiconductor devices have been highly integrated, even capacitors with cylindrical lower electrodes have difficulty in having desired capacitance in a limited area.

이를 해결하기 위해 유전체 박막을 전퉁적으로 사용해왔던 실리콘산화막 또는 실리콘질화막을 사용하지 않고, 고유전율을 가지는 유전체 물질을 사용하게 되었다. 또한, 고유전율을 가지는 유전체 물질의 특성을 최대한 얻기 위해 상, 하부전극막을 금속막으로 형성하고 있다.In order to solve this problem, a dielectric material having a high dielectric constant has been used instead of using a silicon oxide film or a silicon nitride film that has been used for dielectric thin films. In order to maximize the characteristics of the dielectric material having a high dielectric constant, upper and lower electrode films are formed of a metal film.

금속막을 실린더형 하부전극으로 사용하다 보니, 캐패시터 형성용 희생막을 제거하는 습식식각공정에서 사용되는 화학용액이 금속의 고유 특성상 박막의 내부에 생성되는 결정립계를 따라 침투하여 하부구조에 데미지를 가하는 문제점이 생기고 있다.As the metal film is used as a cylindrical lower electrode, the chemical solution used in the wet etching process of removing the capacitor-forming sacrificial film penetrates along the grain boundaries generated inside the thin film due to the inherent characteristics of the metal, thereby causing damage to the underlying structure. It's happening.

또한, 전술한 화학용액은 하부전극과 하부구조간의 계면을 따라 침투하기도 하여 하부전극의 하단에 형성된 절연막, 콘택플러그등의 하부구조에 데미지를 가하게 되는 문제점도 생기고 있다.In addition, the above-described chemical solution penetrates along the interface between the lower electrode and the lower structure, thereby causing damage to lower structures such as an insulating film and a contact plug formed on the lower end of the lower electrode.

도1a 내지 도1c는 종래기술에 의한 반도체 장치의 실린더형 캐패시터 제조방법을 나타내는 도면이다. 1A to 1C are diagrams showing a method of manufacturing a cylindrical capacitor of a semiconductor device according to the prior art.

종래기술에 의한 반도체 장치의 실린더형 캐패시터 제조방법은 먼저 도1a에 도시된 바와 같이, 활성영역(11)이 형성된 반도체기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그(13)를 형성한다. In the method of manufacturing a cylindrical capacitor of a semiconductor device according to the related art, first, as shown in FIG. 1A, an interlayer insulating film 12 is formed on a semiconductor substrate 10 on which an active region 11 is formed, and then an interlayer insulating film 12 is formed. ) To form a contact hole connected to the active region 11 of the semiconductor substrate 10. A contact plug 13 is formed by filling the contact hole with a conductive material.

여기서 콘택플러그(13)는 폴리실리콘으로 형성한다.The contact plug 13 is formed of polysilicon.

이어서 그 상부에 캐패시터의 하부전극이 형성될 만큼 캐패시터 형성용 희생막(14)을 형성한다.Subsequently, the sacrificial film 14 for forming the capacitor is formed on the upper portion thereof so that the lower electrode of the capacitor is formed.

이어서 캐패시터가 형성될 영역의 희생막(14)을 선택적으로 제거하여 캐패시터 형성용 홀(15)을 형성한다. 캐패시터 형성용 희생막(15)은 캐패시터의 하부전극을 형성하기 위한 거푸집역할을 하게 되는 것이다.Subsequently, the sacrificial film 14 in the region where the capacitor is to be formed is selectively removed to form the capacitor forming hole 15. The capacitor forming sacrificial film 15 serves as a formwork for forming the lower electrode of the capacitor.

이어서 캐패시터 형성용 홀(15)의 내부에 화학기상증착법을 이용하여 티타늄막(16)을 형성한다.Subsequently, the titanium film 16 is formed in the capacitor forming hole 15 by chemical vapor deposition.

이어서 도1b에 도시된 바와 같이, 열처리 공정을 진행하여 티타늄막(16)과 폴리실리콘 콘택플러그를 반응시켜 티타늄실시사이드막(17)을 형성한다.Subsequently, as shown in FIG. 1B, a heat treatment process is performed to react the titanium film 16 with the polysilicon contact plug to form the titanium silicide film 17.

이어서 도1c에 도시된 바와 같이, 캐패시터 형성용 홀의 측벽등에 형성된, 미반응된 티타늄막을 습식식각공정을 이용하여 제거한다.Subsequently, as shown in FIG. 1C, the unreacted titanium film formed on the sidewall of the capacitor forming hole or the like is removed using a wet etching process.

캐패시터 형성용 홀(16)의 내부표면을 따라서 금속막으로 하부전극(17)을 형성한다.The lower electrode 17 is formed of a metal film along the inner surface of the capacitor forming hole 16.

이어서 실린더형 하부전극(17)을 형성하기 위해 습식식각공정을 통해 캐패시터 형성용 희생막(14)을 제거한다. Subsequently, the capacitor formation sacrificial layer 14 is removed through a wet etching process to form the cylindrical lower electrode 17.

도2는 도1a 내지 도1c에 도시된 바와 같이 제조된 반도체 장치에서 균일하지 못한 티타늄실리사이드를 나타내는 전자현미경사진이다.FIG. 2 is an electron micrograph showing uneven titanium silicide in a semiconductor device manufactured as shown in FIGS. 1A-1C.

도2를 참조하여 전술한 종래기술에 대한 문제점을 살펴본다.With reference to Figure 2 looks at the problem with the prior art described above.

종래기술에서는 티타늄실리사이드막을 형성하기 위해 티타늄을 형성할 때에 화학기상증착법을 이용하여 형성하는데, 화학기상증착법은 공정특성상 고온에서 진행되므로, 화학기상증착법으로 고온에서 티타늄막을 캐패시터 형성용 홀의 내부에 형성시킬 때, 형성되는 과정에서 이미 일부의 티타늄은 하부의 폴리실리콘 콘택플러그와 반응하여 티타늄실리사이드를 형성하게 된다.In the prior art, when forming titanium to form a titanium silicide film, a chemical vapor deposition method is used to form titanium. Since the chemical vapor deposition process is performed at a high temperature due to the process characteristics, the chemical vapor deposition method forms a titanium film inside the capacitor forming hole at a high temperature. At the time of forming, some titanium already reacts with the lower polysilicon contact plug to form titanium silicide.

따라서 캐패시터 형성용 홀의 내부에 균일하게 티타늄이 형성되지 못하고, 균열이 생기게 된다. 균열이 생긴 상태에서 캐패시터 형성용 홀의 측벽에 있는 티타늄을 제거하는 습식식각공정 또는 캐패시터 형성용 희생막을 제거하는 습식각공정을 진행하게 되면, 전술한 균열에 의해 하부구조가 데미지를 받게 된다.Therefore, titanium is not uniformly formed in the capacitor forming hole and cracks are generated. When the wet etching process for removing titanium on the sidewall of the capacitor forming hole or the wet etching process for removing the capacitor forming sacrificial film is performed while the crack is formed, the underlying structure is damaged by the aforementioned crack.

또한, 균일하지 못한 티타늄실리사이드막상에 하부전극도 균일하게 형성되지 못하는 문제점을 가지고 있다.In addition, there is a problem that the lower electrode is not evenly formed on the non-uniform titanium silicide film.

이를 해결하기 위해 화학기상증착법 대신에 티타늄을 스퍼트링(Sputtering) IMP(Iomized Metal Plasma) 방식으로 형성하는 공정방법이 개발되었다.In order to solve this problem, instead of chemical vapor deposition, a process method of forming titanium by sputtering IMP (Iomized Metal Plasma) method has been developed.

도3a 내지 도3c는 개선된 종래기술에 의한 반도체 장치의 실린더형 캐패시터 제조방법을 나타내는 도면이다.3A to 3C are diagrams illustrating an improved method of manufacturing a cylindrical capacitor of a semiconductor device according to the prior art.

개선된 종래기술에 의한 반도체 장치의 실린더형 캐패시터 제조방법은 먼저 도3a에 도시된 바와 같이, 활성영역(11)이 형성된 반도체기판(10)상에 층간절연막 (12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그(13)를 형성한다. 여기서 콘택플러그(13)는 폴리실리콘으로 형성한다.In the improved conventional method of manufacturing a cylindrical capacitor of a semiconductor device, as shown in FIG. 3A, an interlayer insulating film 12 is formed on a semiconductor substrate 10 on which an active region 11 is formed, and then an interlayer insulating film is formed. A contact hole connected to the active region 11 of the semiconductor substrate 10 is formed through the 12. A contact plug 13 is formed by filling the contact hole with a conductive material. The contact plug 13 is formed of polysilicon.

이어서 캐패시터가 형성될 영역의 희생막(14)을 선택적으로 제거하여 캐패시터 형성용 홀(15)을 형성한다. Subsequently, the sacrificial film 14 in the region where the capacitor is to be formed is selectively removed to form the capacitor forming hole 15.

이어서 스퍼트링 IMP 방식으로 티타늄막(19)과 티타늄질화막(20)을 형성한다. 이 때 화학기상증착법으로 형성할 때보다는 더 두껍게 형성시킨다.Subsequently, the titanium film 19 and the titanium nitride film 20 are formed by sputtering IMP. At this time, it is formed thicker than when formed by chemical vapor deposition.

이어서 도3b에 도시된 바와 같이, 급속열처리 공정을 이용하여 티타늄막(19)과 폴리실리콘 콘택플러그와 반응시켜 티타늄실리사이드막(19a)을 형성한다.3B, the titanium silicide film 19a is formed by reacting with the titanium film 19 and the polysilicon contact plug using a rapid heat treatment process.

이어서 도3c에 도시된 바와 같이, 습식식각공정을 통해 캐패시터 형성용 희생막(14)을 제거하고, 캐패시터 형성용 홀의 내부에 금속막으로 하부전극(21)을 형성한다.Subsequently, as shown in FIG. 3C, the sacrificial film 14 for forming a capacitor is removed through a wet etching process, and the lower electrode 21 is formed of a metal film in the capacitor forming hole.

스퍼트링 IMP방식으로 티타늄막(19)과 티타늄질화막(20)을 형성하게 되면, 공정의 특성상 형성하는 과정에서 캐패시터 형성용 홀의 측벽에는 형성되지 않는다.When the titanium film 19 and the titanium nitride film 20 are formed by the sputtering IMP method, the titanium film 19 and the titanium nitride film 20 are not formed on the sidewalls of the capacitor forming hole in the process of forming.

따라서 후속공정에서 습식식각 공정을 이용하여 캐패시터 형성용 홀(15)의 측벽에 형성된 미반응된 티타늄을 제거하는 습식식각공정을 하지 않아도 된다.Therefore, it is not necessary to perform the wet etching process of removing the unreacted titanium formed on the sidewall of the capacitor forming hole 15 using the wet etching process in a subsequent process.

또한, 스퍼트링 IMP방식은 공정특성상 저온에서 티타늄을 증착하게 되므로, 티타늄막이 증착되는 과정에서는 전술한 공정에서의 문제점인 일부의 티타늄실리사이드막이 생기는 문제점도 발생하지 않는다.In addition, the sputtering IMP method deposits titanium at a low temperature due to process characteristics, and thus, some titanium silicide films, which are a problem in the above-described process, do not occur in the process of depositing a titanium film.

그러나, 하부전극을 금속막으로 형성하다 보니 금속 고유의 특성때문에, 종래에 폴리실리콘 하부전극보다, 캐패시터 형성용 희생막을 제거하는 습식식각공정에서 화학용액이 하부전극의 결정 계면을 통해 하부구조로 잘 침투하게 된다.However, since the lower electrode is formed of a metal film, due to the inherent characteristics of the metal, the chemical solution is better formed into the lower structure through the crystal interface of the lower electrode than in the conventional polysilicon lower electrode in the wet etching process of removing the sacrificial film for forming the capacitor. Infiltrate.

이 때 침투되는 화학용액으로 인해 하부전극의 하단에 위치한 층간절연막과 폴리실리콘 콘택플러그등을 식각시켜 벙커등을 발생시키게 된다.At this time, due to the chemical solution penetrated, the interlayer insulating film and the polysilicon contact plug, etc., located at the bottom of the lower electrode are etched to generate a bunker.

도4a 내지 도4c는 개선된 종래기술에 의해 제조된 반도체 장치에서 문제점을 나타내는 전자현미경사진이다.4A-4C are electron micrographs showing problems in semiconductor devices manufactured by the improved prior art.

도4a를 참조하여 살펴보면, 전술한 바와 같이, 캐패시터 형성용 희생막을 제거하는 습식식각공정에서 사용하는 화학용액으로 인해 벙크가 발생한 것을 알 수 있다. 또한, 도4b는 벙크현상이 일어난 캐패시터의 단면도를 보여주고 있으며, 도4c는 하부구조인 티타늄실리사이막이 습식식각공정시 화학용액으로 인해 어택을 받은 것을 나타내고 있다.Referring to FIG. 4A, as described above, it can be seen that a bunker is generated due to the chemical solution used in the wet etching process of removing the capacitor-forming sacrificial film. In addition, Figure 4b shows a cross-sectional view of the capacitor having a bunk phenomenon, Figure 4c shows that the titanium silicide film of the underlying structure was attacked by the chemical solution during the wet etching process.

따라서 실린더형 하부전극을 형성하기 위해, 캐패시터 형성용 희생막을 제거하는 습식식각공정에서의 화학용액이 하부구조로 침투하지 않아 데미지를 입히지 않는 공정개발이 필요하다.
Therefore, in order to form a cylindrical lower electrode, a process development is required in which the chemical solution in the wet etching process of removing the capacitor forming sacrificial film does not penetrate into the underlying structure and does not cause damage.

본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로, 하부전극으로 금속막을 사용하는 경우에도, 캐패시터 형성용 희생막을 제거하는 습식식각공정에서 사용하는 화학용액이 하부구조에 데미지를 입하는 것을 방지할 수 있는 캐패시터 제조방법을 제공함을 목적으로 한다.
The present invention has been proposed to solve the above problems, and even when a metal film is used as the lower electrode, the chemical solution used in the wet etching process for removing the capacitor forming sacrificial film can be prevented from damaging the underlying structure. An object of the present invention is to provide a method of manufacturing a capacitor.

본 발명은 소정 공정이 완료된 기판상에 절연막을 형성하는 단계; 상기 절연막상에 캐패시터 형성용 희생막을 형성하는 단계; 상기 캐패시터 형성용 희생막을 선택적으로 제거하여 상기 절연막이 노출되는 캐패시터 형성용 홀을 형성하는 단계; 상기 캐패시터 형성용 홀의 바닥에 하부구조 보호용 티타늄/티타늄질화막을 스퍼트링 IMP공정을 이용하여 형성하는 단계; 상기 캐패시터 형성용 홀의 측벽과 상기 하부구조 보호용 티타늄/티타늄질화막상에 하부전극을 형성하는 단계; 습식식각공정으로 상기 캐패시터 형성용 희생막을 제거하여 실린더형 하부전극을 형성하는 단계; 상기 하부전극의 표면을 따라 유전체 박막을 형성하는 단계; 및 상기 유전체 박막상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.
The present invention comprises the steps of forming an insulating film on a substrate having a predetermined process; Forming a sacrificial layer for forming a capacitor on the insulating layer; Selectively removing the capacitor forming sacrificial layer to form a capacitor forming hole through which the insulating layer is exposed; Forming a titanium / titanium nitride film for protecting the underlying structure at the bottom of the capacitor forming hole using a sputtering IMP process; Forming a lower electrode on the sidewall of the capacitor forming hole and the titanium / titanium nitride film for protecting the underlying structure; Forming a cylindrical lower electrode by removing the capacitor forming sacrificial layer by a wet etching process; Forming a dielectric thin film along a surface of the lower electrode; And it provides a method of manufacturing a capacitor of a semiconductor device comprising the step of forming an upper electrode on the dielectric thin film.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도5a 내지 도5g는 본 발명의 바람직한 실시예에 따른 반도체 장치의 실린더형 캐패시터 제조방법을 나타내는 도면이다.5A to 5G illustrate a method of manufacturing a cylindrical capacitor of a semiconductor device according to a preferred embodiment of the present invention.

본 실시예에 따른 반도체 장치의 캐패시터 제조방법은 먼저 도5a에 도시된 바와 같이, 활성영역(31)이 형성된 반도체기판(30)상에 층간절연막(32)을 형성한 후, 층간절연막(32)을 관통하여 반도체기판(30)의 활성영역(31)과 연결되는 콘택홀을 형성한다. 콘택홀을 도전성 폴리실리콘으로 매립하여 콘택플러그(33)를 형성한다.In the method for manufacturing a capacitor of a semiconductor device according to the present embodiment, as shown in FIG. 5A, an interlayer insulating film 32 is formed on a semiconductor substrate 30 on which an active region 31 is formed, and then an interlayer insulating film 32 is formed. A contact hole connected to the active region 31 of the semiconductor substrate 30 is formed through the through hole. The contact hole is filled with conductive polysilicon to form the contact plug 33.

여기서 층간절연막(32)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.The interlayer insulating layer 32 may include an undoped-silicate glass (USG) film, a phospho-silicate glass (PSG) film, a boro-phospho-silicate glass (BPSG) film, a high density plasma (HDP) oxide film, and a spin on glass (SOG) film. A film, a TEOS (Tetra Ethyl Ortho Silicate) film or an oxide film using HDP (high densigy plasma), or a thermal oxide film (Thermal Oxide), which is formed by oxidizing a silicon substrate at a high temperature between 600 and 1,100 ° C in a furnace. I use it.

이어서, 그 상부에 캐패시터의 하부전극이 형성될 만큼 캐패시터 형성용 희생막(34)을 형성한다.Subsequently, a sacrificial film 34 for forming a capacitor is formed on the upper portion thereof so that a lower electrode of the capacitor is formed.

캐패시터 형성용 희생막(36)은 캐패시터의 하부전극을 형성하도록 하는 거푸집역할을 하게 되는 것으로서, USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열적 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃ 사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)을 이용한다.Capacitor-forming sacrificial film 36 serves as a form for forming the lower electrode of the capacitor, an undoped-silicate glass (USG) film, a phospho-silicate glass (PSG) film, and a boro-phospho-silicate glass (PSG). Film), HDP (High density Plasma) film, SOG (Spin On Glass) film, TEOS (Tetra Ethyl Ortho Silicate) film or HDP (high densigy plasma) film, or thermal oxide film (Thermal Oxide; 600 in furnace) Film formed by oxidizing a silicon substrate at a high temperature of ˜1,100 ° C.).

이어서 캐패시터 형성용 희생막(34)을 선택적으로 제거하여 캐패시터 형성용 홀(35)을 형성한다.Subsequently, the capacitor formation hole 35 is selectively removed to form the capacitor formation hole 35.

이어서 도5b에 도시된 바와 같이, 캐패시터 형성용 홀 바닥에 티타늄막(36)과 티타늄질화막(37)을 차례로 스퍼트링 IMP 공정을 이용하여 각각 20 ~ 60Å 범위로, 309 ~ 150Å범위로 적층한다.Subsequently, as shown in FIG. 5B, the titanium film 36 and the titanium nitride film 37 are sequentially stacked on the bottom of the capacitor forming hole in the range of 20 to 60 Hz, and in the range of 309 to 150 Hz using the sputtering IMP process.

스퍼트링 IMP 공정은 공정특성상 저온에서 진행하므로, 티타늄막(36)을 형성할 때에 폴리실리콘과 반응하여 티타늄실리사이드가 생기지 않는다. 또한 스퍼트링 IMP 공정은 공정특성상 캐패시터 형성용 홀의 측벽에 티타늄이 형성되지 않아 미반응되어 홀의 측벽에 남게되는 티타늄을 제거하기 위한 습식식각공정도 필요없게 된다.Since the sputtering IMP process proceeds at a low temperature due to the process characteristics, titanium silicide is not generated by reaction with polysilicon when the titanium film 36 is formed. In addition, the sputtering IMP process does not require a wet etching process to remove titanium remaining on the sidewall of the hole because titanium is not formed on the sidewall of the capacitor formation hole due to the process characteristics.

따라서 후속공정에서 균일한 티타늄실리사이드막을 형성할 수 있게 된다.Therefore, it becomes possible to form a uniform titanium silicide film in a subsequent step.

이어서 급속열처리 공정을 진행하여 티타늄막(36)과 콘택플러그(33)의 상부에 있는 폴리실리콘과 반응시켜 티타늄실리사이드막(36a)를 형성시킨다.Subsequently, a rapid heat treatment process is performed to react with the polysilicon on the titanium film 36 and the contact plug 33 to form the titanium silicide film 36a.

이어서 도5d에 도시된 바와 같이, 티타늄질화막(37)상에 하부구조 보호용 티타늄/티타늄질화막(38)을 각각 20 ~ 50Å, 30 ~ 150Å 범위로 스퍼트링 IMP 공정을 이용하여 형성한다.Subsequently, as shown in FIG. 5D, a titanium / titanium nitride film 38 for protecting the substructure is formed on the titanium nitride film 37 using a sputtering IMP process in a range of 20 to 50 kPa and 30 to 150 kPa, respectively.

여기서 생성하게 되는 하부구조 보호용 티타늄/티타늄질화막(38)으로 인해 후속 습식각공정에서 사용되는 화학용액의 침투경로인 홀의 바닥과 모서리 측벽부를 더욱 보강할 수 있어, 실린더형 하부전극을 형성하기 위한 습식식각공정에서 화학용액이 하부구조로 침투하지 않아 이전보다 더 균일하고 안정스럽게 실린더형 하부전극을 형성할 수 있게 된다.Titanium / titanium nitride layer 38 for protecting the substructure generated therein can further reinforce the bottom and corner sidewalls of the holes, which are penetration paths of the chemical solution used in the subsequent wet etching process, to form a wet bottom electrode to form a cylindrical lower electrode. In the etching process, the chemical solution does not penetrate into the substructure, thereby forming a cylindrical lower electrode more uniformly and stably than before.

즉, 종래기술에서 문제가 되었던, 습식식각공정시 사용되는 화학용액의 하부침투로 인한 벙크가 생성되지 않는 것이다.That is, a bunk is not generated due to the lower penetration of the chemical solution used in the wet etching process, which has been a problem in the prior art.

이어서 도5e에 도시된 바와 같이, 캐패시터 형성용 홀(35)의 내부에 금속막으로 하부전극(39)을 원자층증착법으로 형성한다.Subsequently, as shown in FIG. 5E, the lower electrode 39 is formed by an atomic layer deposition method with a metal film inside the capacitor forming hole 35.

하부전극(39)은 텅스텐막(W), 티타늄막(Ti), 티타늄질화막(TiN), 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO₂), 루테늄막(Ru), 루테늄산화막(RuO₂), 텅스텐질화막(WN)등을 사용하거나, 이들의 조합을 이용하여 적층하여 사용한다. The lower electrode 39 includes a tungsten film (W), a titanium film (Ti), a titanium nitride film (TiN), a platinum film (Pt), an iridium film (Ir), an iridium oxide film (IrO ₂ ), a ruthenium film (Ru), and ruthenium An oxide film (RuO ₂ ), a tungsten nitride film (WN), or the like is used, or a combination thereof is used for lamination.

이어서 도5f에 도시된 바와 같이, 습식식각공정을 통해 캐패시터 형성용 희생막(34)을 제거하여 실린더 형태의 하부전극(39)을 형성한다.Subsequently, as illustrated in FIG. 5F, the sacrificial layer 34 for forming a capacitor is removed through a wet etching process to form a lower electrode 39 having a cylindrical shape.

이어서 도5g에 도시된 바와 같이 하부전극(39)상에 유전체 박막(40)을 형성하고, 그 상부에 상부전극(41)을 형성한다.Subsequently, as shown in FIG. 5G, the dielectric thin film 40 is formed on the lower electrode 39, and the upper electrode 41 is formed thereon.

유전체 박막(40)은 (Pb,Zr)TiO₃(PZT), BaTiO₃(BTO), (Bi_1- _x,Lax)Ti ₃O₁₂(BLT), (Pb,La)(Zr,Ti)O₃(PLZT), SrBi₂Ta₂O₉(SBT), SrBi₂(Ta _1- _x,Nb_x)₂O₉(SBTN), Bi₄Ti₃O ₁₂(BiT)등의 강유전체 물질을 사용하거나, Ta₂O₅, Al₂O₃, La₂O₃, HfO₂, SrTiO₃, (Ba_{1- x},Sr_x)TiO₃(BST)등의 고유전체 물질을 사용할 수 있다.The dielectric thin film 40 includes (Pb, Zr) TiO ₃ (PZT), BaTiO ₃ (BTO), (Bi _1- _x , Lax) Ti ₃ O ₁₂ (BLT), (Pb, La) (Zr, Ti) O Ferroelectric materials such as ₃ (PLZT), SrBi ₂ Ta ₂ O ₉ (SBT), SrBi ₂ (Ta _1- _x , Nb _x ) ₂ O ₉ (SBTN), Bi ₄ Ti ₃ O ₁₂ (BiT), or High dielectric materials such as Ta ₂ O ₅ , Al ₂ O ₃ , La ₂ O ₃ , HfO ₂ , SrTiO ₃ , (Ba _1-x , Sr _x ) TiO ₃ (BST) can be used.

상부전극(39)은 텅스텐막(W), 티타늄막(Ti), 티타늄질화막(TiN), 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO₂), 루테늄막(Ru), 루테늄산화막(RuO₂), 텅스텐질화막(WN)등을 사용하거나, 이들의 조합을 이용하여 적층하여 사용한다.
The upper electrode 39 includes a tungsten film (W), a titanium film (Ti), a titanium nitride film (TiN), a platinum film (Pt), an iridium film (Ir), an iridium oxide film (IrO ₂ ), a ruthenium film (Ru), and ruthenium An oxide film (RuO ₂ ), a tungsten nitride film (WN), or the like is used, or a combination thereof is used for lamination.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명에 의해서 실린더 형태의 하부전극을 형성할 때에 사용하는 습식식각 공정에서 사용하는 화학용액이 하부구조 보호용 티타늄/티타늄질화막으로 인해 하부구조에 데미지를 입히지 않아, 하부구조에 결함이 생기지 않는 가운데, 실린더 형태의 하부전극을 형성할 수 있다.While the chemical solution used in the wet etching process used to form the lower electrode in the form of a cylinder according to the present invention does not damage the underlying structure due to the titanium / titanium nitride film for protecting the underlying structure, the defect does not occur in the underlying structure. The lower electrode in the form of a cylinder can be formed.

이로 인해 캐패시터 제조공정을 보다 신뢰성있게 진행할 수 있고, 이로 인해 수율향상이 기대된다.As a result, the capacitor manufacturing process can be performed more reliably, which is expected to improve yield.

Claims

Forming an insulating film on the substrate on which the predetermined process is completed;

Forming a sacrificial layer for forming a capacitor on the insulating layer;

Selectively removing the capacitor forming sacrificial layer to form a capacitor forming hole through which the insulating layer is exposed;

Forming a titanium / titanium nitride film for protecting the underlying structure at the bottom of the capacitor forming hole using a sputtering IMP process;

Forming a lower electrode on the sidewall of the capacitor forming hole and the titanium / titanium nitride film for protecting the underlying structure;

Forming a cylindrical lower electrode by removing the capacitor forming sacrificial layer by a wet etching process;

Forming a dielectric thin film along a surface of the lower electrode; And

Forming an upper electrode on the dielectric thin film

Capacitor manufacturing method of a semiconductor device comprising a.

The method of claim 1,

And forming a polysilicon contact plug penetrating the insulating layer and contacting the substrate and the titanium / titanium nitride film for protecting the substructure.

The method of claim 2,

And forming a titanium silicide layer on the polysilicon contact plug.

The method of claim 3, wherein

Forming a titanium silicide layer on the polysilicon contact plug is

Stacking a titanium film / titanium nitride film on the polysilicon contact plug; And

And forming the titanium silicide film by reacting the titanium film and the polysilicon formed on the contact plug through a rapid heat treatment process.

The method of claim 4, wherein

The titanium film is a capacitor manufacturing method of a semiconductor device, characterized in that formed in the range of 20 ~ 60Hz.

The method of claim 5,

The titanium nitride film is a capacitor manufacturing method of the semiconductor device, characterized in that formed in the range of 30 ~ 150Å.

The method of claim 1,

The method for manufacturing a capacitor of a semiconductor device, characterized in that the protective titanium is formed in the range of 20 ~ 50 20.

The method of claim 7, wherein

The titanium nitride film for protecting the substructure is formed in the range of 30 ~ 150Å.