KR100582351B1 - Method for fabricating capacitor in semiconductor device - Google Patents

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Abstract

본 발명은 하부전극으로 티타늄질화막을 사용하는 경우에도, 후속공정에서 화학물질이 하부구조를 식각하는 것을 방지할 수 있는 캐패시터 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 소정 공정이 형성된 기판상에 캐패시터 형성용 절연막을 형성하는 단계; 캐패시터가 형성될 영역의 상기 캐패시터 형성용 절연막을 선택적으로 제거하여 캐패시터 형성용 홀을 형성하는 단계; 상기 캐패시터 형성용 홀 내부에 하부전극을 형성하는 단계; 상기 하부전극의 표면에 하부구조 보호막을 형성하는 단계; 습식식각공정으로 상기 캐패시터 형성용 절연막을 제거하여 실린더 형태의 하부전극을 형성하는 단계; 상기 하부전극 상에 유전체 박막을 형성하는 단계; 및 상기 유전체 박막상에 상부전극을 형성하는 단계를 포함하며, 상기 습식식각공정시 화학용액이 상기 하부구조 보호막으로 인해 하부로 침투하지 않는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법을 제공한다.The present invention is to provide a method for manufacturing a capacitor that can prevent the etching of the lower structure of the chemical in the subsequent process, even when using a titanium nitride film as the lower electrode, for this purpose the present invention is a substrate on which a predetermined process is formed Forming an insulating film for forming a capacitor on the substrate; Selectively removing the capacitor forming insulating layer in the region where the capacitor is to be formed to form a capacitor forming hole; Forming a lower electrode in the capacitor forming hole; Forming a lower protective film on the surface of the lower electrode; Removing the capacitor forming insulating layer by a wet etching process to form a cylindrical lower electrode; Forming a dielectric thin film on the lower electrode; And forming an upper electrode on the dielectric thin film, wherein the chemical solution does not penetrate into the lower portion due to the lower protective film during the wet etching process.

반도체, 캐패시터, 실린더, 하부전극, 습식식각 공정.Semiconductor, capacitor, cylinder, bottom electrode, wet etching process.

Description

반도체 장치의 캐패시터 제조방법{METHOD FOR FABRICATING CAPACITOR IN SEMICONDUCTOR DEVICE} METHODS FOR FABRICATING CAPACITOR IN SEMICONDUCTOR DEVICE}             

도1a 내지 도1c는 종래기술에 의한 반도체 장치의 실린더형 캐패시터 제조방법을 나타내는 도면.1A to 1C show a method of manufacturing a cylindrical capacitor of a semiconductor device according to the prior art.

도2는 도1c의 하부전극으로 사용된 티타늄질화막의 주상결정 구조를 나타내는 전자현미경사진.Figure 2 is an electron micrograph showing the columnar crystal structure of the titanium nitride film used as the lower electrode of Figure 1c.

도3a 내지 도3c는 종래기술에 의핸 반도체 장치의 실린더형 캐패시터를 제조하였을 때 하부전극 하부에 발생한 결함을 나타내는 전자현미경사진.3A to 3C are electron micrographs showing defects occurring under the lower electrode when the cylindrical capacitor of the semiconductor device according to the prior art is manufactured.

도4a 내지 도4e는 본 발명의 바람직한 제1 실시예에 따른 반도체 장치의 실린더형 캐패시터 제조방법을 나타내는 도면.4A to 4E show a method of manufacturing a cylindrical capacitor of a semiconductor device according to the first embodiment of the present invention.

도5a 내지 도5c는 본 발명의 바람직한 제2 실시예에 따른 반도체 장치의 실린더형 캐패시터 제조방법을 나타내는 도면.5A to 5C show a method of manufacturing a cylindrical capacitor of a semiconductor device according to the second preferred embodiment of the present invention.

도6a 내지 도6c는 본 발명의 바람직한 제3 실시예에 따른 반도체 장치의 실린더형 캐패시터 제조방법을 나타내는 도면.6A to 6C show a method of manufacturing a cylindrical capacitor of a semiconductor device according to the third preferred embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

35 : 캐패시터 형성용 절연막35: insulating film for capacitor formation

36 : 하부전극용 전도막36: conductive film for lower electrode

37 : 하부구조 보호막 37: underlayer protective film

37a : 하부구조 보호용 티타늄질화막37a: Titanium Nitride Film for Substructure Protection

37b : 하부구조 보호용 티타늄막37b: titanium film for protecting the undercarriage

38 : 하부전극38: lower electrode

39 : 유전체 박막39: dielectric thin film

40 : 상부전극40: upper electrode

본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치의 캐패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a method of manufacturing a capacitor of a semiconductor device.

반도체 메모리 장치, 특히 DRAM(Dynamic Random Access Memory)의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.As the degree of integration of semiconductor memory devices, in particular DRAM (Dynamic Random Access Memory), increases, the area of memory cells, which are basic units for information storage, has been rapidly reduced.

이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.Such a reduction in the memory cell area is accompanied by a reduction in the area of the cell capacitor, thereby lowering the sensing margin and the sensing speed, and causes a problem that the durability against soft errors caused by α-particles is degraded. Accordingly, there is a need for a method capable of securing sufficient capacitance in a limited cell area.

캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.The capacitance C of the capacitor is defined as in Equation 1 below.

C= ε·As/dC = εAs / d

여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다. 따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다. Is the dielectric constant, As is the effective surface area of the electrode, and d is the distance between the electrodes. Therefore, in order to increase the capacitance of the capacitor, it is necessary to increase the surface area of the electrode, reduce the thickness of the dielectric thin film, or increase the dielectric constant.

이 중에서 콘케이브(Concave) 구조, 실린더(Cylinder) 구조등과 같이 캐패시터의 전극 구조를 3차원 형태로 만들어 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키는 방안이 먼저 고려되었다.Among them, a method of increasing the effective surface area of the electrode in a limited layout area by first making a three-dimensional form of the electrode structure of the capacitor, such as a concave structure and a cylinder structure, was first considered.

콘케이브 구조는 절연막에 캐패시터의 전극이 형성될 홀을 만들고, 홀의 내부 표면에 캐패시터의 하부전극을 형성시키고, 그 상부에 유전체 박막과 상부전극을 형성시키는 형태이다. 그러나, 반도체 메모리 장치가 점점 더 고집적화되면서 콘케이브 구조로도 제한된 셀면적 내에서 셀당 요구되는 충분한 캐패시터 용량을 확보하기 힘들게 되어, 보다 큰 표면적을 제공할 수 있는 실린더 구조가 제안되었다.The concave structure forms a hole in which an electrode of a capacitor is to be formed in an insulating film, a lower electrode of a capacitor is formed on an inner surface of the hole, and a dielectric thin film and an upper electrode are formed thereon. However, as semiconductor memory devices are increasingly integrated, it is difficult to secure sufficient capacitor capacity per cell within a limited cell area even with a concave structure, and thus a cylinder structure capable of providing a larger surface area has been proposed.

실린더 구조는 절연막에 캐패시터의 전극이 형성될 홀을 만들고, 그 홀의 내부에 캐패시터의 하부전극을 형성한 다음, 거푸집으로 사용된 절연막을 제거한 다음, 남은 하부전극의 표면을 따라 유전체 박막과 상부전극을 차례로 적층하는 형태이다.The cylinder structure forms a hole in which the electrode of the capacitor is to be formed in the insulating film, forms a lower electrode of the capacitor in the hole, removes the insulating film used as a formwork, and then removes the dielectric thin film and the upper electrode along the remaining lower electrode surface. It is a form laminated in order.

따라서 실린더 구조는 하부전극의 안쪽과 바깥쪽 표면 모두를 캐패시터의 유효 표면적으로 사용할 수 있어, 콘케이브 구조보다 제한된 면적에서 보다 큰 캐패시턴스를 가지는 캐패시터를 형성할 수 있다.Therefore, the cylinder structure can use both the inner and outer surfaces of the lower electrode as the effective surface area of the capacitor, thereby forming a capacitor having a larger capacitance in a limited area than the concave structure.

그러나, 반도체 메모리 장치의 집적도는 점점 더 증가되어 하나의 단위셀에 할당되는 면적이 계속 줄어들고 있다. 반면에 안정적인 데이터의 유지를 위해서는 캐패시터는 일정한 용량이 요구되는 상황에서는 실린더 구조의 캐패시터도 제조되는 전극의 형태가 그 폭은 점점 더 좁아지고, 높이는 점점 더 높아지고 있는 실정이다.However, the degree of integration of semiconductor memory devices is increasing and the area allocated to one unit cell continues to decrease. On the other hand, in a situation where a capacitor has a constant capacity to maintain stable data, the electrode is also manufactured in a capacitor having a cylindrical structure, and the width thereof is getting narrower and higher.

실린더 구조의 캐패시터 하부전극의 형태가 수평방향으로의 면적은 감소하고 수직방향으로의 높이만 점점 더 증가하게 되면, 하부전극의 지지력이 감소하여 캐패시터 산화막 제거 후 하부전극들 사이의 기댐현상이 다발적으로 발생하여 브리지(bridge) 등을 유발함으로서 장치 패일(fail)을 일으키게 되는 문제점이 빈번하게 나타난다.When the shape of the capacitor lower electrode of the cylindrical structure decreases in the horizontal direction and increases only in the vertical direction, the supporting force of the lower electrode decreases, resulting in frequent damaging between the lower electrodes after the removal of the capacitor oxide film. As a result, a problem occurs that causes a device failure by causing a bridge or the like.

도1a 내지 도1c는 종래기술에 의한 반도체 장치의 3차원 실린더형 캐패시터 제조방법을 나타내는 도면이다.1A to 1C are views showing a three-dimensional cylindrical capacitor manufacturing method of a semiconductor device according to the prior art.

종래기술에 의한 반도체 장치의 실린더형 캐패시터 제조방법은 먼저 도1a에 도시된 바와 같이, 활성영역(11)이 형성된 반도체기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그(13)를 형성한다. In the method of manufacturing a cylindrical capacitor of a semiconductor device according to the related art, first, as shown in FIG. 1A, an interlayer insulating film 12 is formed on a semiconductor substrate 10 on which an active region 11 is formed, and then an interlayer insulating film 12 is formed. ) To form a contact hole connected to the active region 11 of the semiconductor substrate 10. A contact plug 13 is formed by filling the contact hole with a conductive material.

이어서, 식각 멈춤막(14)를 형성하고, 그 상부에 캐패시터의 하부전극이 형 성될 만큼 캐패시터 하부전극 형성용 절연막(15)을 형성한다. 여기서 식각멈춤막(14)은 캐패시터 형성용 절연막을 선택적으로 제거할 때 식각 정지층 역할을 하는 층으로서 실리콘질화막등으로 형성된다.Subsequently, the etch stop film 14 is formed, and the insulating film 15 for forming the capacitor lower electrode is formed thereon so that the lower electrode of the capacitor is formed thereon. Here, the etch stop film 14 is a layer serving as an etch stop layer when selectively removing the capacitor forming insulating film, and is formed of a silicon nitride film or the like.

이어서 캐패시터가 형성될 영역의 절연막(15)을 선택적으로 제거하여 캐패시터 형성용 홀을 형성한다. 이 때 식각멈춤막(14)을 정지층으로 캐패시터 형성용 절연막(15)을 선택적으로 제거하고, 노출된 식각멈춤막을 제거하여 캐패시터 형성용 홀을 형성한다. 캐패시터 형성용 절연막(15)은 캐패시터의 하부전극을 형성하도록 하는 거푸집역할을 하게 되는 것이다.Subsequently, the insulating film 15 in the region where the capacitor is to be formed is selectively removed to form a capacitor forming hole. At this time, the capacitor formation insulating film 15 is selectively removed using the etch stop film 14 as a stop layer, and the exposed etch stop film is removed to form a capacitor formation hole. The capacitor forming insulating film 15 serves as a form for forming the lower electrode of the capacitor.

이어서, 캐패시터 형성용 홀의 내부표면을 따라서 하부전극용 전도막(16)을 형성한다. 하부전극용 전도막(16)은 화학기상증착법을 이용하여 티타늄질화막(TiN)을 이용하여 형성하며, 이처럼 종횡비가 클 때 균일하게 티타늄질화막을 균일하게 형성시키기 위해서는 TiCl4를 이용하여 형성하게 된다.Subsequently, the lower electrode conductive film 16 is formed along the inner surface of the capacitor formation hole. The lower electrode conductive film 16 is formed using a titanium nitride film (TiN) by chemical vapor deposition, and thus, when the aspect ratio is large, the titanium nitride film is uniformly formed using TiCl 4 .

이어서 도1b에 도시된 바와 같이, 에치백 공정 또는 화학적기계적연마 공정을 이용하여 캐패시터 형성용 절연막(15)의 상부에 형성된 하부전극용 전도막(16)을 제거하여 캐패시터 형성용 홀의 내부에 하부전극(17)이 형성되도록 한다.Subsequently, as shown in FIG. 1B, the lower electrode conductive film 16 formed on the capacitor forming insulating film 15 is removed using an etch back process or a chemical mechanical polishing process to remove the lower electrode in the capacitor forming hole. Let (17) be formed.

이어서 도1c에 도시된 바와 같이, HF 또는 BOE(Buffered Oxidant Etchant, 완충산화막 용액, NHF4,HF,계면활성제로 구성됨)과 같은 화학물질을 이용하여 캐패시터 형성용 절연막(15)을 제거하여 하부전극(17)만 남긴다.Subsequently, as shown in FIG. 1C, the lower electrode is removed by removing the capacitor forming insulating layer 15 using a chemical substance such as HF or BOE (Buffered Oxide Antchant, NHF 4 , HF, or surfactant). Only 17 remain.

이 때 하부전극의 물질로 사용되는 티타늄질화막을 화학기상증착법으로 형성 하게 되면 주상성장을 하는 특징이 있으며, 스트레스가 큰 물질이기 때문에 하부전극으로 형성된 티타늄질화막에 그레인바운더리(grain boundary)나 핀홀(pinhole) 같은 크랙(crack)이 존재하기 쉽다.At this time, when the titanium nitride film used as the material of the lower electrode is formed by chemical vapor deposition, it is characterized by columnar growth, and because it is a stressful material, grain boundaries or pinholes are formed on the titanium nitride film formed by the lower electrode. Cracks are likely to exist.

도2는 도1c의 하부전극으로 사용된 티타늄질화막의 주상결정 구조를 나타내는 전자현미경사진이고, 도3a 내지 도3c는 도2에 나타난 주상결정 구조로 인하여 도1c의 하부전극 하부에 발생한 결함을 나타내는 전자현미경사진이다. FIG. 2 is an electron micrograph showing the columnar crystal structure of the titanium nitride film used as the lower electrode of FIG. 1c, and FIGS. 3a to 3c show defects occurring below the lower electrode of FIG. 1c due to the columnar crystal structure shown in FIG. Electron micrograph.

각각의 사진을 살펴보면, 캐패시터 형성용 절연막을 제거하기 위한 습식식각공정시 화학물질이 하부전극에 생성된 크랙을 따라 침투하여 하부구조인 절연막이 손상되는 등의 결함이 나타나 있다.In each of the photographs, defects such as damage to the insulating layer, which is damaged by chemicals, penetrate along the cracks generated in the lower electrode during the wet etching process for removing the capacitor forming insulating layer.

현재까지 알려진 바에 의하면 화학기상증착법으로 티타늄질화막을 형성하게 되면, 도2에서와 같이 티타늄질화막을 관통하는 핀홀(pinhole) 같은 크랙(crack)을 통해 후속 공정에서 화학용액이 침투하여 하부의 층간절연막 또는 콘택플러그를 식각하여 도3에서와 같이 커다란 보이드(void,), 즉 벙크 디펙트(bunk defect)를 유발하는 문제점이 생긴다.As known to date, when the titanium nitride film is formed by chemical vapor deposition, a chemical solution penetrates in a subsequent process through a crack, such as a pinhole, penetrating through the titanium nitride film, as shown in FIG. The contact plug is etched to cause a large void, that is, a bunk defect, as shown in FIG. 3.

다른 공정, 예를 들어 물리기상증착법등으로 티타늄질화막을 형성하게 되면 크랙이 존재하지 않을 수도 있으나 화학기상증착법으로 형성한 티타늄질화막만큼 스텝커버리지(step coverage)특성이 좋지않아 쉽게 적용할 수도 없다.If the titanium nitride film is formed by another process, for example, physical vapor deposition, cracks may not be present, but the step coverage property is not as good as that of the titanium nitride film formed by chemical vapor deposition.

또한, 티타늄질화막의 두께를 증가시키면 화학용액이 침투하는 것을 억제하는 약간의 효과가 있으나, 캐패시터의 특성이 저하되며, 화학기상증착법으로 티타늄질화막의 증착두께를 증가시키면 장력 스트레스(tensile stress)가 증가되는 문 제가 생긴다.In addition, increasing the thickness of the titanium nitride film has a slight effect of inhibiting the penetration of the chemical solution, but the characteristics of the capacitor deteriorate, and increasing the deposition thickness of the titanium nitride film by chemical vapor deposition increases the tensile stress. There is a problem.

따라서 화학기상증착법으로 형성한 티타늄질화막을 하부전극으로 사용할 때에는 티타늄질화막의 내부에 생성된 크랙으로 인해 하부구조가 손상되는 것을 제거하는 캐패시터 제조방법의 개발이 필요하다.Therefore, when the titanium nitride film formed by chemical vapor deposition is used as the lower electrode, it is necessary to develop a capacitor manufacturing method for removing damage to the underlying structure due to cracks generated inside the titanium nitride film.

본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로, 하부전극으로 티타늄질화막을 사용하는 경우에도, 후속공정에서 화학물질이 하부구조를 식각하는 것을 방지할 수 있는 캐패시터 제조방법을 제공함을 목적으로 한다.
The present invention has been proposed to solve the above problems, an object of the present invention is to provide a capacitor manufacturing method that can prevent the etching of the lower structure of the chemical in the subsequent process, even when using a titanium nitride film as the lower electrode. .

상기의 과제를 해결하기 위해 본 발명은 소정 공정이 형성된 기판상에 캐패시터 형성용 절연막을 형성하는 단계; 캐패시터가 형성될 영역의 상기 캐패시터 형성용 절연막을 선택적으로 제거하여 캐패시터 형성용 홀을 형성하는 단계; 상기 캐패시터 형성용 홀 내부에 하부전극을 형성하는 단계; 상기 하부전극의 표면에 하부구조 보호막을 형성하는 단계; 습식식각공정으로 상기 캐패시터 형성용 절연막을 제거하여 실린더 형태의 하부전극을 형성하는 단계; 상기 하부전극 상에 유전체 박막을 형성하는 단계; 및 상기 유전체 박막상에 상부전극을 형성하는 단계를 포함하며, 상기 습식식각공정시 화학용액이 상기 하부구조 보호막으로 인해 하부로 침투하지 않는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법을 제공한다.In order to solve the above problems, the present invention comprises the steps of forming an insulating film for capacitor formation on a substrate on which a predetermined process is formed; Selectively removing the capacitor forming insulating layer in the region where the capacitor is to be formed to form a capacitor forming hole; Forming a lower electrode in the capacitor forming hole; Forming a lower protective film on the surface of the lower electrode; Removing the capacitor forming insulating layer by a wet etching process to form a cylindrical lower electrode; Forming a dielectric thin film on the lower electrode; And forming an upper electrode on the dielectric thin film, wherein the chemical solution does not penetrate into the lower portion due to the lower protective film during the wet etching process.

또한, 본 발명은 소정 공정이 형성된 기판상에 캐패시터 형성용 절연막을 형성하는 단계; 캐패시터가 형성될 영역의 상기 캐패시터 형성용 절연막을 선택적으로 제거하여 캐패시터 형성용 홀을 형성하는 단계; 상기 캐패시터 형성용 홀 내부에 화학기상증착법을 이용하여 하부전극으로 티타늄질화막을 형성하는 단계; 상기 하부전극 상에 하부구조 보호용 티타늄막을 형성하는 단계; 습식식각공정으로 상기 캐패시터 형성용 절연막을 제거하여 실린더 형태의 하부전극을 형성하는 단계; 상기 티타늄질화막상에 남아 있는 티타늄막을 제거하는 단계; 상기 하부전극 상에 유전체 박막을 형성하는 단계; 및 상기 유전체 박막상에 상부전극을 형성하는 단계를 포함하며, 상기 습식식각공정시 사용되는 화학용액이 상기 하부구조 보호용 티타늄 막으로 인해 하부로 침투하지 않는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법을 제공한다.In addition, the present invention comprises the steps of forming an insulating film for capacitor formation on a substrate on which a predetermined process is formed; Selectively removing the capacitor forming insulating layer in the region where the capacitor is to be formed to form a capacitor forming hole; Forming a titanium nitride film as a lower electrode in the capacitor forming hole by using chemical vapor deposition; Forming a titanium film for protecting a lower structure on the lower electrode; Removing the capacitor forming insulating layer by a wet etching process to form a cylindrical lower electrode; Removing the titanium film remaining on the titanium nitride film; Forming a dielectric thin film on the lower electrode; And forming an upper electrode on the dielectric thin film, wherein the chemical solution used in the wet etching process does not penetrate downward due to the titanium film for protecting the substructure. to provide.

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이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도4a 내지 도4e는 본 발명의 바람직한 제1 실시예에 따른 반도체 장치의 실린더형 캐패시터 제조방법을 나타내는 도면이다.4A to 4E are views showing a method of manufacturing a cylindrical capacitor of a semiconductor device according to the first embodiment of the present invention.

본 실시예에 따른 반도체 장치의 캐패시터 제조방법은 먼저 도4a에 도시된 바와 같이, 활성영역(31)이 형성된 반도체기판(30)상에 층간절연막(32)을 형성한 후, 층간절연막(32)을 관통하여 반도체기판(30)의 활성영역(31)과 연결되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그(33)를 형성한다.In the method of manufacturing a capacitor of a semiconductor device according to the present embodiment, as shown in FIG. 4A, an interlayer insulating film 32 is formed on a semiconductor substrate 30 on which an active region 31 is formed, and then an interlayer insulating film 32 is formed. A contact hole connected to the active region 31 of the semiconductor substrate 30 is formed through the through hole. A contact plug 33 is formed by filling the contact hole with a conductive material.

여기서 층간절연막(32)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막 등을 이용한다.The interlayer insulating layer 32 may include an undoped-silicate glass (USG) film, a phospho-silicate glass (PSG) film, a boro-phospho-silicate glass (BPSG) film, a high density plasma (HDP) oxide film, and a spin on glass (SOG) film. A film, a TEOS (Tetra Ethyl Ortho Silicate) film, or an oxide film using HDP (high densigy plasma).

이어서, 식각멈춤막(34)을 형성하고, 그 상부에 캐패시터의 하부전극이 형성될 만큼 캐패시터 하부전극 형성용 절연막(35)을 형성한다. 여기서 식각멈춤막(34)은 캐패시터 형성용 절연막(35)을 선택적으로 제거할 때 식각 정지층 역할을 하는 층으로서 실리콘질화막등으로 형성된다.Subsequently, the etch stop layer 34 is formed, and the insulating layer 35 for forming the capacitor lower electrode is formed so that the lower electrode of the capacitor is formed thereon. In this case, the etch stop layer 34 is a layer serving as an etch stop layer when the capacitor formation insulating layer 35 is selectively removed, and is formed of a silicon nitride film or the like.

이어서 캐패시터가 형성될 영역의 절연막(35)을 선택적으로 제거하여 캐패시터 형성용 홀을 형성한다. 이 때 식각멈춤막(34)을 정지층으로 캐패시터 형성용 절연막(15)을 선택적으로 제거하고, 노출된 식각멈춤막(34)을 제거하여 캐패시터 형성용 홀을 형성한다. Subsequently, the insulating film 35 in the region where the capacitor is to be formed is selectively removed to form a capacitor forming hole. At this time, the capacitor formation insulating film 15 is selectively removed using the etch stop film 34 as a stop layer, and the exposed etch stop film 34 is removed to form a capacitor formation hole.

캐패시터 형성용 절연막(35)은 캐패시터의 하부전극을 형성하도록 하는 거푸집역할을 하게 되는 것으로서, USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막 등을 이용한다.The capacitor forming insulating film 35 serves as a form for forming the lower electrode of the capacitor, an undoped-silicate glass (USG) film, a phospho-silicate glass (PSG) film, and a boro-phospho-silicate glass (BPSG). A film, an HDP (High density Plasma) oxide film, a SOG (Spin On Glass) film, a TEOS (Tetra Ethyl Ortho Silicate) film, or an HDP (high densigy plasma) oxide film is used.

이어서, 캐패시터 형성용 홀의 내부표면을 따라서 화학기상증착법을 이용하여 하부전극용 전도막(36)을 형성한다. 하부전극용 전도막(36)은 텅스텐막(W), 티타늄막(Ti), 티타늄질화막(TiN), 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화막(RuO2), 텅스텐질화막(WN)등의 금속을 사용하거나, 이들의 조합을 이용하여 적층하여 사용한다. Subsequently, the lower electrode conductive film 36 is formed by chemical vapor deposition along the inner surface of the capacitor formation hole. The lower electrode conductive film 36 includes a tungsten film (W), a titanium film (Ti), a titanium nitride film (TiN), a platinum film (Pt), an iridium film (Ir), an iridium oxide film (IrO 2 ), and a ruthenium film (Ru). ), A ruthenium oxide film (RuO 2 ), a tungsten nitride film (WN), or the like, or a combination thereof is used for lamination.

이어서 도4b에 도시된 바와 같이, 하부구조 보호막(37)을 하부전극용 전도막(36)상에 형성한다. 여기서 하부구조 보호막(37)은 화학기상증착법으로 티타 늄을 형성하거나, 물리기상증착법으로 티타늄을 형성하거나, 화학기상증착법 또는 원자층증착법으로 질화막을 이용하여 형성한다.Subsequently, as shown in FIG. 4B, a lower protective film 37 is formed on the lower conductive film 36 for the lower electrode. The underlayer protective film 37 is formed of titanium by chemical vapor deposition, titanium by physical vapor deposition, or by using a nitride film by chemical vapor deposition or atomic layer deposition.

이어서 도4c에 도시된 바와 같이, 건식식각 공정을 이용하여, 캐패시터 형성용 절연막(35)상에 형성된 하부구조 보호막(37)과 하부전극용 전도막(36)을 제거하여 하부전극(38)을 형성한다. 이 때 하부구조 보호막(37)은 캐패시터 형성용 홀의 내부에 형성된 하부전극(38)의 표면상에만 남게된다.Subsequently, as shown in FIG. 4C, the lower protective layer 37 and the lower electrode conductive layer 36 formed on the capacitor forming insulating layer 35 are removed using a dry etching process to remove the lower electrode 38. Form. At this time, the lower protective film 37 remains only on the surface of the lower electrode 38 formed in the capacitor forming hole.

이어서 도4d에 도시된 바와 같이, 습식식각공정을 이용하여 캐패시터 형성용 절연막(35)을 제거한다. 이 때 하부전극 보호막(37)도 같이 제거될 수 있는 화학용액을 사용하여 캐패시터 형성용 절연막(35)과 하부전극 보호막(37)을 같이 제거한다.Subsequently, as shown in FIG. 4D, the capacitor formation insulating layer 35 is removed using a wet etching process. At this time, the capacitor forming insulating film 35 and the lower electrode protective film 37 are removed together using a chemical solution that can also be removed with the lower electrode protective film 37.

이 때의 화학용액으로는 BOE(Buffered oxide etchants)를 이용하거나, DHF(Dilute Hydrofluoric Acid)를 이용한다. BOE를 사용할 때 HF 농도를 1 ~ 10vol%로 하거나, NH4F 농도를 15 ~ 40vol%로 한다. In this case, BOE (Buffered Oxide Etchants) is used or DHF (Dilute Hydrofluoric Acid) is used. When using BOE, the HF concentration should be 1-10 vol%, or the NH 4 F concentration should be 15-40 vol%.

또한, BOE 성분을 HF와 NH4F만으로 구성하여 진행할 수도 있다. 또한, 캐패시터 형성용 절연막(35)과 하부전극 보호막(37)의 습식식각 비율 대비 10 ~ 100배로 한다.In addition, it is also possible to proceed by configuring the BOE component only with HF and NH 4 F. In addition, the amount of wet etching between the capacitor forming insulating layer 35 and the lower electrode protective layer 37 is set to 10 to 100 times.

전술한 받와 같이, 금속막으로 형성된 하부전극의 표면에 하부구조 보호막(37')이 형성된 상태에서, 실린더형 캐패시터 하부전극을 형성하기 위해 캐패시터 형성용 절연막을 습식식각공정을 제거하게 되면, 습식식각공정에서 사용되 는 화학물질이 하부전극과 접촉하지 않게 되어, 하부전극 하부로의 침투가 억제된다.As described above, in the state where the lower structure protective film 37 'is formed on the surface of the lower electrode formed of the metal film, when the capacitor forming insulating film is removed from the wet etching process to form the cylindrical capacitor lower electrode, the wet etching process is performed. The chemicals used in the process do not come into contact with the bottom electrode, preventing penetration into the bottom of the bottom electrode.

따라서 하부전극 하부구조가 상기의 습식식각공정시 사용되는 화학물질에 의해 손실되는 경우가 제거되어, 보다 신뢰성있는 반도체 장치를 제조할 수 있다.Therefore, the case in which the lower electrode under structure is lost by the chemicals used in the wet etching process is eliminated, thereby making it possible to manufacture a more reliable semiconductor device.

이어서 도4e에 도시된 바와 같이, 실린더형으로 형성된 하부전극(38)상에 유전체 박막(39)과 상부전극(40)을 형성하여 캐패시터를 완성한다.Subsequently, as shown in FIG. 4E, the dielectric thin film 39 and the upper electrode 40 are formed on the lower electrode 38 formed in a cylindrical shape to complete the capacitor.

유전체 박막(37)으로는 (Pb,Zr)TiO3(PZT), BaTiO3(BTO), (Bi1-x,Lax)Ti3O12(BLT), (Pb,La)(Zr,Ti)O3(PLZT), SrBi2Ta 2O9(SBT), SrBi2(Ta1-x,Nbx)2O9(SBTN), Bi4Ti3O12(BiT)등의 강유전체 물질을 사용하거나, Ta2O5, Al2O3, La2O3, HfO2, SrTiO3, (Ba1-x,Srx)TiO 3(BST)등의 고유전체 물질을 사용할 수 있다.The dielectric thin film 37 includes (Pb, Zr) TiO 3 (PZT), BaTiO 3 (BTO), (Bi 1-x , Lax) Ti 3 O 12 (BLT), (Pb, La) (Zr, Ti) Ferroelectric materials such as O 3 (PLZT), SrBi 2 Ta 2 O 9 (SBT), SrBi 2 (Ta 1-x , Nb x ) 2 O 9 (SBTN), Bi 4 Ti 3 O 12 (BiT) High dielectric materials such as, Ta 2 O 5 , Al 2 O 3 , La 2 O 3 , HfO 2 , SrTiO 3 , (Ba 1-x , Sr x ) TiO 3 (BST) can be used.

여기서 상부전극으로는 도전성 폴리실리콘막, 텅스텐막(W), 티타늄막(Ti), 티타늄질화막(TiN), 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화막(RuO2), 텅스텐질화막(WN)등을 사용하거나, 이들의 조합을 이용하여 적층하여 사용한다. The upper electrode may include a conductive polysilicon film, a tungsten film (W), a titanium film (Ti), a titanium nitride film (TiN), a platinum film (Pt), an iridium film (Ir), an iridium oxide film (IrO 2 ), and a ruthenium film ( Ru), ruthenium oxide film (RuO 2 ), tungsten nitride film (WN), or the like, or a combination thereof is used for lamination.

도5a 내지 도5c는 본 발명의 바람직한 제2 실시예에 따른 반도체 장치의 실린더형 캐패시터 제조방법을 나타내는 도면이다.5A to 5C are views showing a method of manufacturing a cylindrical capacitor of a semiconductor device according to the second embodiment of the present invention.

제2 실시예에 따른 반도체 장치의 실린더형 캐패시터 제조방법은 먼저, 활성 영역(31)이 형성된 반도체기판(30)상에 층간절연막(32)을 형성한 후, 층간절연막(32)을 관통하여 반도체기판(30)의 활성영역(31)과 연결되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그(33)를 형성한다.In the method of manufacturing a cylindrical capacitor of a semiconductor device according to the second embodiment, first, an interlayer insulating film 32 is formed on a semiconductor substrate 30 on which an active region 31 is formed, and then a semiconductor is passed through the interlayer insulating film 32. A contact hole connected to the active region 31 of the substrate 30 is formed. A contact plug 33 is formed by filling the contact hole with a conductive material.

여기서 층간절연막(32)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막 등을 이용한다.The interlayer insulating layer 32 may include an undoped-silicate glass (USG) film, a phospho-silicate glass (PSG) film, a boro-phospho-silicate glass (BPSG) film, a high density plasma (HDP) oxide film, and a spin on glass (SOG) film. A film, a TEOS (Tetra Ethyl Ortho Silicate) film, or an oxide film using HDP (high densigy plasma).

이어서, 식각멈춤막(34)을 형성하고, 그 상부에 캐패시터의 하부전극이 형성될 만큼 캐패시터 하부전극 형성용 절연막(35)을 형성한다. Subsequently, the etch stop layer 34 is formed, and the insulating layer 35 for forming the capacitor lower electrode is formed so that the lower electrode of the capacitor is formed thereon.

이어서 캐패시터가 형성될 영역의 절연막(35)을 선택적으로 제거하여 캐패시터 형성용 홀을 형성한다. 이 때 식각멈춤막(34)을 정지층으로 캐패시터 형성용 절연막(15)을 선택적으로 제거하고, 노출된 식각멈춤막(34)을 제거하여 캐패시터 형성용 홀을 형성한다. Subsequently, the insulating film 35 in the region where the capacitor is to be formed is selectively removed to form a capacitor forming hole. At this time, the capacitor formation insulating film 15 is selectively removed using the etch stop film 34 as a stop layer, and the exposed etch stop film 34 is removed to form a capacitor formation hole.

캐패시터 형성용 절연막(35)은 캐패시터의 하부전극을 형성하도록 하는 거푸집역할을 하게 되는 것으로서, USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막 등을 이용한다.The capacitor forming insulating film 35 serves as a form for forming the lower electrode of the capacitor, an undoped-silicate glass (USG) film, a phospho-silicate glass (PSG) film, and a boro-phospho-silicate glass (BPSG). A film, an HDP (High density Plasma) oxide film, a SOG (Spin On Glass) film, a TEOS (Tetra Ethyl Ortho Silicate) film, or an HDP (high densigy plasma) oxide film is used.

이어서 하부전극용 전도막으로 티타늄질화막(36)을 화학기상증착법을 이용하여 캐패시터 형성용 홀 패턴을 따라 형성한다.Subsequently, a titanium nitride film 36 is formed as a conductive film for the lower electrode along the hole pattern for capacitor formation by chemical vapor deposition.

이어서 티타늄질화막(36)상에 하부구조 보호용 티타늄질화막(37a)을 형성한다. Subsequently, a titanium nitride film 37a for protecting the underlying structure is formed on the titanium nitride film 36.

이어서 도5b에 도시된 바와 같이, 에치백공정이나 화학적기계적 연마공정을 이용하여 캐패시터 형성용 절연막(35)상에 형성된 하부구조 보호용 티타늄질화막(37a)과 하부전극용 전도막(36)을 제거하여 하부전극(38)을 형성한다. Subsequently, as shown in FIG. 5B, the titanium nitride film 37a for protecting the lower structure and the conductive film 36 for lower electrode formed on the capacitor forming insulating film 35 are removed using an etch back process or a chemical mechanical polishing process. The lower electrode 38 is formed.

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이 때 하부구조 보호용 티타늄질화막(37a)은 캐패시터 형성용 홀의 내부에 형성된 하부전극(38)의 표면상에만 남게된다.At this time, the titanium nitride film 37a for protecting the lower structure remains only on the surface of the lower electrode 38 formed in the capacitor forming hole.

이어서 도5c에 도시된 바와 같이, 습식식각공정을 이용하여 캐패시터 형성용 절연막(35)을 제거한다. 이 때 습식식각공정의 진행시간을 조절하여 하부전극의 바깥쪽에는 약간의 절연막(35)을 남긴다. 이렇게 하면 하부전극의 바깥쪽에는 절연막이 남아 있고, 안쪽에는 티타늄질화막이 두꺼워져 있기 때문에, 습식식각공정에서 사용되는 화학용액이 하부구조로 침투되지 않는다.Subsequently, as shown in FIG. 5C, the capacitor formation insulating layer 35 is removed using a wet etching process. At this time, the progress time of the wet etching process is controlled to leave a slight insulating film 35 on the outer side of the lower electrode. In this case, since an insulating film remains on the outside of the lower electrode and a titanium nitride film is thickened inside, the chemical solution used in the wet etching process does not penetrate into the underlying structure.

이어서 실린더 형태의 하부전극 상에 유전체 박막을 형성하고, 그 상부에 상부전극을 형성한다. 하부전극의 바깥쪽에 산화막계열의 절연막이 있는 상태에서 유전체 박막을 형성하게 되면 캐패시터의 용량은 감소하지만, 하부저극의 외부를 통해 화학용액이 침투되는 것을 방지할 수 있다.Subsequently, a dielectric thin film is formed on the lower electrode having a cylindrical shape, and an upper electrode is formed thereon. If the dielectric thin film is formed while the oxide-based insulating film is formed on the outer side of the lower electrode, the capacitance of the capacitor decreases, but the chemical solution can be prevented from penetrating through the outside of the lower electrode.

유전체 박막(37)으로는 (Pb,Zr)TiO3(PZT), BaTiO3(BTO), (Bi1-x,Lax)Ti3O12(BLT), (Pb,La)(Zr,Ti)O3(PLZT), SrBi2Ta 2O9(SBT), SrBi2(Ta1-x,Nbx)2O9(SBTN), Bi4Ti3O12(BiT)등의 강유전체 물질을 사용하거나, Ta2O5, Al2O3, La2O3, HfO2, SrTiO3, (Ba1-x,Srx)TiO 3(BST)등의 고유전체 물질을 사용할 수 있다.The dielectric thin film 37 includes (Pb, Zr) TiO 3 (PZT), BaTiO 3 (BTO), (Bi 1-x , Lax) Ti 3 O 12 (BLT), (Pb, La) (Zr, Ti) Ferroelectric materials such as O 3 (PLZT), SrBi 2 Ta 2 O 9 (SBT), SrBi 2 (Ta 1-x , Nb x ) 2 O 9 (SBTN), Bi 4 Ti 3 O 12 (BiT) High dielectric materials such as, Ta 2 O 5 , Al 2 O 3 , La 2 O 3 , HfO 2 , SrTiO 3 , (Ba 1-x , Sr x ) TiO 3 (BST) can be used.

여기서 상부전극으로는 도전성 폴리실리콘막, 텅스텐막(W), 티타늄막(Ti), 티타늄질화막(TiN), 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화막(RuO2), 텅스텐질화막(WN)등을 사용하거나, 이들의 조합을 이용하여 적층하여 사용한다. The upper electrode may include a conductive polysilicon film, a tungsten film (W), a titanium film (Ti), a titanium nitride film (TiN), a platinum film (Pt), an iridium film (Ir), an iridium oxide film (IrO 2 ), and a ruthenium film ( Ru), ruthenium oxide film (RuO 2 ), tungsten nitride film (WN), or the like, or a combination thereof is used for lamination.

도6a 내지 도6c는 본 발명의 바람직한 제3 실시예에 따른 반도체 장치의 실린더형 캐패시터 제조방법을 나타내는 도면이다.6A to 6C illustrate a method of manufacturing a cylindrical capacitor of a semiconductor device according to the third embodiment of the present invention.

제3 실시예에 따른 반도체 장치의 실린더형 캐패시터 제조방법은 먼저, 활성영역(31)이 형성된 반도체기판(30)상에 층간절연막(32)을 형성한 후, 층간절연막(32)을 관통하여 반도체기판(30)의 활성영역(31)과 연결되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그(33)를 형성한다.In the method of manufacturing a cylindrical capacitor of a semiconductor device according to the third embodiment, first, an interlayer insulating film 32 is formed on a semiconductor substrate 30 on which an active region 31 is formed, and then a semiconductor is passed through the interlayer insulating film 32. A contact hole connected to the active region 31 of the substrate 30 is formed. A contact plug 33 is formed by filling the contact hole with a conductive material.

여기서 층간절연막(32)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막 등을 이용한다.The interlayer insulating layer 32 may include an undoped-silicate glass (USG) film, a phospho-silicate glass (PSG) film, a boro-phospho-silicate glass (BPSG) film, a high density plasma (HDP) oxide film, and a spin on glass (SOG) film. A film, a TEOS (Tetra Ethyl Ortho Silicate) film, or an oxide film using HDP (high densigy plasma).

이어서, 식각멈춤막(34)을 형성하고, 그 상부에 캐패시터의 하부전극이 형성될 만큼 캐패시터 하부전극 형성용 절연막(35)을 형성한다. Subsequently, the etch stop layer 34 is formed, and the insulating layer 35 for forming the capacitor lower electrode is formed so that the lower electrode of the capacitor is formed thereon.

이어서 캐패시터가 형성될 영역의 절연막(35)을 선택적으로 제거하여 캐패시터 형성용 홀을 형성한다. 이 때 식각멈춤막(34)을 정지층으로 캐패시터 형성용 절연막(15)을 선택적으로 제거하고, 노출된 식각멈춤막(34)을 제거하여 캐패시터 형성용 홀을 형성한다. Subsequently, the insulating film 35 in the region where the capacitor is to be formed is selectively removed to form a capacitor forming hole. At this time, the capacitor formation insulating film 15 is selectively removed using the etch stop film 34 as a stop layer, and the exposed etch stop film 34 is removed to form a capacitor formation hole.

캐패시터 형성용 절연막(35)은 캐패시터의 하부전극을 형성하도록 하는 거푸집역할을 하게 되는 것으로서, USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막 등을 이용한다.The capacitor forming insulating film 35 serves as a form for forming the lower electrode of the capacitor, an undoped-silicate glass (USG) film, a phospho-silicate glass (PSG) film, and a boro-phospho-silicate glass (BPSG). A film, an HDP (High density Plasma) oxide film, a SOG (Spin On Glass) film, a TEOS (Tetra Ethyl Ortho Silicate) film, or an HDP (high densigy plasma) oxide film is used.

이어서 하부전극용 전도막(36)으로 티타늄질화막(36)을 화학기상증착법을 이용하여 캐패시터 형성용 홀 패턴을 따라 형성한다. 이 때 소스가스는 TiCl4를 사용한다.Subsequently, the titanium nitride film 36 is formed along the hole pattern for capacitor formation using the chemical vapor deposition method as the lower electrode conductive film 36. At this time, the source gas is TiCl 4 .

화학기상증착법으로 티타늄질화막을 형성하게 되면 전술한 바와 같이, 크랙이 티타늄질화막 내부에 존재를 하게 된다. 다른 방식의 티타늄질화막 증착은 크랙은 생성되지 않지만, 스텝커버리지 특성이 좋지않아서 3차원 실린더형 하부전극을 형성할 때에 적용하기가 매우 어렵다.When the titanium nitride film is formed by chemical vapor deposition, cracks are present in the titanium nitride film as described above. The other method of titanium nitride film deposition does not generate cracks, but it is very difficult to apply when forming a three-dimensional cylindrical lower electrode because of poor step coverage characteristics.

이어서 TiCl4를 사용하여 하부구조 보호용 티타늄막(37b)을 하부전극용 전도막(36) 상에 형성한다. Subsequently, a titanium film 37b for protecting the underlying structure is formed on the conductive film 36 for the lower electrode using TiCl 4 .

이어서 도5b에 도시된 바와 같이, 에치백공정이나 화학적기계적 연마공정을 이용하여 캐패시터 형성용 절연막(35)상에 형성된 하부구조 보호용 티타늄막(37b)과 하부전극용 전도막(36)을 제거하여, 캐패시터 형성용 홀의 내부에 하부전극(38)을 형성한다. Subsequently, as shown in FIG. 5B, the titanium oxide protective film 37b and the lower electrode conductive film 36 formed on the capacitor forming insulating film 35 are removed using an etch back process or a chemical mechanical polishing process. The lower electrode 38 is formed in the capacitor forming hole.

이 때 하부구조 보호용 티타늄막(37b')은 캐패시터 형성용 홀의 내부에 형성된 하부전극(38)의 표면상에만 남게된다.At this time, the titanium film 37b 'for protecting the underlying structure remains only on the surface of the lower electrode 38 formed in the capacitor forming hole.

이어서 도5c에 도시된 바와 같이, 습식식각공정을 이용하여 캐패시터 형성용 절연막(35)을 제거한다. 이 때 습식각 시간은 보호용으로 형성된 티타늄막(37b)이 10% 이상 잔류 가능하도록 진행하며, 절연막(35)은 모두 제거 가능하도록 적용한 다.Subsequently, as shown in FIG. 5C, the capacitor formation insulating layer 35 is removed using a wet etching process. At this time, the wet etching time is performed such that the titanium film 37b formed for the protection may remain at least 10%, and the insulating film 35 is applied to remove all of the insulating film 35.

이 때의 습식식각공정에서 티타늄질화막의 표면에는 티타늄막이 형성되어 있기 때문에 습식식각공정에서 사용되는 BOE 용액이 하부구조로 침투되는 일이 없어서, 하부구조의 손실이 발생하지 않는다.At this time, since the titanium nitride film is formed on the surface of the titanium nitride film in the wet etching process, the BOE solution used in the wet etching process does not penetrate into the underlying structure, so that the loss of the underlying structure does not occur.

이어서 고온의 SC-1 용액(NH4OH + H2O2 + H2O)을 이용하여 하부전극인 티티늄잘화막(36)의 표면에 남아 있는 티타늄막(37b')을 제거한다. SC-1 용액은 티타늄질화막에 대해 티타늄막을 3배 정도 빠르게 식각할 수 있는 특성을 가지고 있어, 하부전극인 티타늄질화막(38)의 손실을 최소화하면서 남아 있는 티타늄막을 제거할 수 있다.Subsequently, the titanium film 37b 'remaining on the surface of the titanium nitride film 36, which is a lower electrode, is removed using a high-temperature SC-1 solution (NH 4 OH + H 2 O 2 + H 2 O). The SC-1 solution has a property of etching the titanium film about three times faster than the titanium nitride film, thereby minimizing the loss of the titanium nitride film 38, which is a lower electrode, to remove the remaining titanium film.

여기서 고온의 SC-1용액의 조성은 NH4OH : H2O2 : 순수(DIW)의 비율을 1:2:50로 한다.Here, the composition of the high temperature SC-1 solution has a ratio of NH 4 OH: H 2 O 2 : Pure water (DIW) as 1: 2: 50.

제3 실시예에 따른 캐패시터 제조방법을 반도체 장치의 제조에 적용하게 되면, 캐패시터의 하부전극으로 티타늄질화막을 형성하더라도, 티타늄질화막에 생성된 크랙으로 인해 하부구조가 손실되는 경우는 없다. 또한, 티타늄질화막상에 티타늄막을 형성하여 전술한 문제점을 해결하였기 때문에 기존의 공정이나 장비의 추가적인 구입이 필요없다.When the capacitor manufacturing method according to the third embodiment is applied to fabrication of a semiconductor device, even if a titanium nitride film is formed as the lower electrode of the capacitor, the underlying structure is not lost due to cracks generated in the titanium nitride film. In addition, since the above problems are solved by forming a titanium film on the titanium nitride film, there is no need to purchase an existing process or equipment.

이어서 실린더 형태의 하부전극 상에 유전체 박막을 형성하고, 그 상부에 상부전극을 형성한다.Subsequently, a dielectric thin film is formed on the lower electrode having a cylindrical shape, and an upper electrode is formed thereon.

유전체 박막은 PZT, BTO, BNT, PLZT, SBT, BLT등의 강유전체 물질을 사용하 거나, Ta2O5, Al2O3, La2O3, HfO 2, SrTiO3, BST등의 고유전체 물질을 사용할 수 있다.The dielectric thin film uses ferroelectric materials such as PZT, BTO, BNT, PLZT, SBT, BLT, or high dielectric materials such as Ta 2 O 5 , Al 2 O 3 , La 2 O 3 , HfO 2 , SrTiO 3 , and BST. Can be used.

여기서 상부전극으로는 도전성 폴리실리콘막, 텅스텐막(W), 티타늄막(Ti), 티타늄질화막(TiN), 백금막(Pt), 이리듐막(Ir), 이리듐산화막(IrO2), 루테늄막(Ru), 루테늄산화막(RuO2), 텅스텐질화막(WN)등을 사용하거나, 이들의 조합을 이용하여 적층하여 사용한다. The upper electrode may include a conductive polysilicon film, a tungsten film (W), a titanium film (Ti), a titanium nitride film (TiN), a platinum film (Pt), an iridium film (Ir), an iridium oxide film (IrO 2 ), and a ruthenium film ( Ru), ruthenium oxide film (RuO 2 ), tungsten nitride film (WN), or the like, or a combination thereof is used for lamination.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명에 의해서 실린더 형태의 캐패시터를 제조하게 되면, 하부전극으로 사용된 티타늄질화막등의 금속막이, 하부구조 보호막으로 인해 후속 습식식각 공정에서 사용되는 화학물질과 접촉되지 않아 화학물질이 침투할 수 있는 경로가 차단되어 하부구조의 손상이 일어나지 않는다.When manufacturing a capacitor in the form of a cylinder according to the present invention, a metal film such as a titanium nitride film used as the lower electrode is not in contact with a chemical used in a subsequent wet etching process due to the lower protective film, so that the chemical can penetrate. The path is blocked so that no damage to the infrastructure occurs.

본 발명에 따른 캐패시터 제조방법을 반도체 메모리 장치에 적용하게 되면, 신뢰성 있는 반도체 장치의 캐패시터를 제조할 수 있으며, 이로 인해 수율향상을 기대할 수 있다.When the capacitor manufacturing method according to the present invention is applied to a semiconductor memory device, it is possible to manufacture a capacitor of a reliable semiconductor device, thereby improving the yield.

Claims (14)

소정 공정이 형성된 기판상에 캐패시터 형성용 절연막을 형성하는 단계;Forming an insulating film for forming a capacitor on a substrate on which a predetermined process is formed; 캐패시터가 형성될 영역의 상기 캐패시터 형성용 절연막을 선택적으로 제거하여 캐패시터 형성용 홀을 형성하는 단계;Selectively removing the capacitor forming insulating layer in the region where the capacitor is to be formed to form a capacitor forming hole; 상기 캐패시터 형성용 홀 내부에 하부전극을 형성하는 단계;Forming a lower electrode in the capacitor forming hole; 상기 하부전극의 표면에 하부구조 보호막을 형성하는 단계;Forming a lower protective film on the surface of the lower electrode; 습식식각공정으로 상기 캐패시터 형성용 절연막을 제거하여 실린더 형태의 하부전극을 형성하는 단계;Removing the capacitor forming insulating layer by a wet etching process to form a cylindrical lower electrode; 상기 하부전극 상에 유전체 박막을 형성하는 단계; 및Forming a dielectric thin film on the lower electrode; And 상기 유전체 박막상에 상부전극을 형성하는 단계를 포함하며, Forming an upper electrode on the dielectric thin film; 상기 습식식각공정시 화학용액이 상기 하부구조 보호막으로 인해 하부로 침투하지 않는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.The method of manufacturing a capacitor of a semiconductor device, characterized in that during the wet etching process, the chemical solution does not penetrate into the lower portion due to the lower protective film. 제 1 항에 있어서,The method of claim 1, 상기 하부전극은 화학기상증착법으로 이용하여 금속막으로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.The lower electrode is formed of a metal film using a chemical vapor deposition method, the method of manufacturing a capacitor of a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 하부구조 보호막은 The underlayer protective film 화학기상증착법으로 형성된 티타늄이거나, 물리기상증착법으로 형성된 티타늄인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.A method for manufacturing a capacitor of a semiconductor device, characterized in that the titanium formed by chemical vapor deposition or titanium formed by physical vapor deposition. 제 1 항에 있어서,The method of claim 1, 상기 하부구조 보호막은 The underlayer protective film 화학기상증착법 또는 원자층증착법으로 형성된 질화막인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.A method for manufacturing a capacitor of a semiconductor device, characterized in that the nitride film is formed by chemical vapor deposition or atomic layer deposition. 제 1 항에 있어서,The method of claim 1, 상기 습식식각공정은 BOE 용액을 이용하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.The wet etching process is a capacitor manufacturing method of a semiconductor device, characterized in that using the BOE solution. 제 1 항에 있어서,The method of claim 1, 상기 습식식각공정은 DHF 용액을 이용하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.The wet etching process is a capacitor manufacturing method of a semiconductor device, characterized in that using the DHF solution. 제 1 항에 있어서,The method of claim 1, 상기 습식식각공정은 The wet etching process is 상기 하부구조 보호막과 상기 캐패시터 형성용 절연막의 습식각비율을 10 ~ 100로 하여 진행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.And a wet etching ratio of the underlayer protective film and the capacitor forming insulating film is set to 10 to 100. 삭제delete 삭제delete 소정 공정이 형성된 기판상에 캐패시터 형성용 절연막을 형성하는 단계;Forming an insulating film for forming a capacitor on a substrate on which a predetermined process is formed; 캐패시터가 형성될 영역의 상기 캐패시터 형성용 절연막을 선택적으로 제거하여 캐패시터 형성용 홀을 형성하는 단계;Selectively removing the capacitor forming insulating layer in the region where the capacitor is to be formed to form a capacitor forming hole; 상기 캐패시터 형성용 홀 내부에 화학기상증착법을 이용하여 하부전극으로 티타늄질화막을 형성하는 단계;Forming a titanium nitride film as a lower electrode in the capacitor forming hole by using chemical vapor deposition; 상기 하부전극 상에 하부구조 보호용 티타늄막을 형성하는 단계;Forming a titanium film for protecting a lower structure on the lower electrode; 습식식각공정으로 상기 캐패시터 형성용 절연막을 제거하여 실린더 형태의 하부전극을 형성하는 단계;Removing the capacitor forming insulating layer by a wet etching process to form a cylindrical lower electrode; 상기 티타늄질화막상에 남아 있는 티타늄막을 제거하는 단계;Removing the titanium film remaining on the titanium nitride film; 상기 하부전극 상에 유전체 박막을 형성하는 단계; 및Forming a dielectric thin film on the lower electrode; And 상기 유전체 박막상에 상부전극을 형성하는 단계를 포함하며, 상기 습식식각공정시 사용되는 화학용액이 상기 하부구조 보호용 티타늄 막으로 인해 하부로 침투하지 않는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법. And forming an upper electrode on the dielectric thin film, wherein the chemical solution used during the wet etching process does not penetrate into the lower portion due to the titanium film for protecting the lower structure. 제 10 항에 있어서,The method of claim 10, 상기 티타늄막은 화학기상증착법으로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.The titanium film is a capacitor manufacturing method of a semiconductor device, characterized in that formed by chemical vapor deposition. 제 11 항에 있어서,The method of claim 11, 상기 티타늄질화막상에 남아 있는 티타늄막을 제거하는 공정은 SC-1 용액을 이용하여 진행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.And removing the titanium film remaining on the titanium nitride film using a SC-1 solution. 제 12 항에 있어서,The method of claim 12, 상기 SC-1 용액은 NH4OH : H2O2 : 순수의 비율을 1:2:50로 하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.The SC-1 solution is a method of manufacturing a capacitor of a semiconductor device, characterized in that the ratio of NH 4 OH: H 2 O 2 : pure water 1: 1: 50. 제 10 항에 있어서,The method of claim 10, 상기 습식식각공정으로 상기 캐패시터 형성용 절연막을 제거하는 공정은 보호용 티타늄막이 10% 이상 잔류하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.And removing the capacitor forming insulating film by the wet etching process, wherein at least 10% of the protective titanium film remains.
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