KR20060000681A - Method for fabricating semiconductor devices - Google Patents

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Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로써, 특히 반도체 소자의 마스크 미스 얼라인(Mask Misalign)에 의한 SAC 공정의 실패로 인하여 발생하는 랜딩 플러그 콘택(Landing Plug Contact)과 게이트 전극간에 일어나는 쇼트(Short) 현상 및 게이트 전극 상호 간의 브릿지 현상 방지 또는 게이트 크기(CD)를 컨트롤 하기 위하여, 스페이서를 이용하여 게이트 전극 및 랜딩플러그를 동시에 형성하는 반도체 소자의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device, and more particularly, a short circuit occurring between a landing plug contact and a gate electrode caused by a failure of a SAC process due to mask misalignment of a semiconductor device. Short) in order to prevent the phenomenon of the bridge and the bridge between the gate electrode or to control the gate size (CD), to a method of forming a semiconductor device to form a gate electrode and a landing plug using a spacer at the same time.

Description

반도체 소자의 형성 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICES}Method of forming a semiconductor device {METHOD FOR FABRICATING SEMICONDUCTOR DEVICES}

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들.1A to 1D are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.

도 2a 내지 도 2j는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.2A to 2J are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

도 3은 본 발명에 따라 형성된 반도체 소자의 평면도.3 is a plan view of a semiconductor device formed in accordance with the present invention.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

10, 100 : 반도체 기판 20, 120 : 게이트 산화막10, 100: semiconductor substrate 20, 120: gate oxide film

34, 134 : 게이트 전극용 폴리실리콘층34, 134: polysilicon layer for gate electrode

138 : 랜딩 플러그 콘택 50, 150 : 스페이서138: landing plug contact 50, 150: spacer

60, 160 : 층간절연막 70, 170 : 금속층60, 160: interlayer insulating film 70, 170: metal layer

80, 180 : 하드마스크층 90, 190 : 게이트80, 180: hard mask layer 90, 190: gate

38, 130 : 폴리실리콘층 140 : 감광막38, 130: polysilicon layer 140: photosensitive film

본 발명은 반도체 소자의 형성 방법에 대한 것으로써, 특히 반도체 소자의 마스크 미스 얼라인(Mask Misalign)에 의한 SAC 공정의 실패로 인하여 발생하는 랜딩 플러그 콘택(Landing Plug Contact)과 게이트 전극간에 일어나는 쇼트(Short) 현상 및 게이트 상호 간의 브릿지 현상 방지 또는 게이트 전극의 크기(CD)를 컨트롤 하기 위하여, 스페이서를 이용하여 게이트 전극 및 랜딩플러그를 동시에 형성하는 반도체 소자의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device, and in particular, a short between a landing plug contact and a gate electrode generated due to a failure of a SAC process due to mask misalignment of a semiconductor device. Short) and a method of forming a semiconductor device to form a gate electrode and a landing plug at the same time using a spacer in order to prevent the phenomenon of the bridge and the bridge between the gate or control the size (CD) of the gate electrode.

일반적으로 반도체 소자가 고집적화 되면서 반도체 소자의 크기가 작아지면서 랜딩 플러그 콘택을 형성하는 경우, 게이트 전극과 랜딩 플러그 콘택 사이에 쇼트(Short) 현상이 발생 할 수 있다. 랜딩 플러그 콘택을 식각 시 질화막 스페이서를 이용한 셀프 얼라인 콘택(Self Aligned Contact ; 이하 'SAC'라 함)을 이용하여 실시하고 있다. SAC 공정에서 중요한 요소 중의 하나는 스페이서가 식각 중 파손되지 않아야 한다는 것이다. 그러나, 랜딩 플러그 형성 공정시 항상 마스크 미스 얼라인(Mask Misalign)에 의한 SAC 공정 실패에 의해 스페이서가 파손 될 수 있다. 이로 인해, 게이트 하드마스크층도 식각되어 게이트 금속층과 랜딩 플러그 콘택과의 쇼트(Short) 현상 문제가 발생하고 게이트 상호 간에 브릿지 현상도 동일하게 발생할 수 있다.In general, when the semiconductor device is highly integrated and the size of the semiconductor device is reduced to form the landing plug contact, a short phenomenon may occur between the gate electrode and the landing plug contact. The landing plug contact is performed using a self aligned contact (hereinafter referred to as 'SAC') using a nitride spacer when etching. One of the important factors in the SAC process is that the spacer must not break during etching. However, during the landing plug forming process, the spacer may be damaged by the SAC process failure due to mask misalignment. As a result, the gate hard mask layer may also be etched to cause a short phenomenon between the gate metal layer and the landing plug contact, and a bridge phenomenon may also occur between the gates.

이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a method of forming a semiconductor device according to the related art will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.

도 1a를 참조하면, 반도체 기판(10) 상에 게이트 산화막(20), 게이트 전극용 폴리실리콘층(34), 금속층(70) 및 하드마스크층(80) 순으로 증착하여 게이트(90)를 형성하고, 게이트(90) 측벽에 스페이서(50)를 형성한다.Referring to FIG. 1A, a gate 90 is formed by depositing a gate oxide layer 20, a polysilicon layer 34 for a gate electrode, a metal layer 70, and a hard mask layer 80 on a semiconductor substrate 10. The spacer 50 is formed on the sidewall of the gate 90.

도 1b를 참조하면, 게이트(90) 사이를 매립하는 층간절연막(60)을 형성한다.Referring to FIG. 1B, an interlayer insulating film 60 that fills between gates 90 is formed.

도 1c를 참조하면, 랜딩 플러그 콘택 마스크(미도시)와 SAC 공정을 이용하여 랜딩 플러그 콘택홀을 형성한다. 이때, 마스크 미스 얼라인(Mask Misalign)에 의한 SAC 공정이 실패하여 스페이서(50) 또는 하드마스크층(80)이 파손되는 현상이 발생한다..Referring to FIG. 1C, a landing plug contact hole is formed using a landing plug contact mask (not shown) and a SAC process. At this time, the SAC process due to mask misalignment fails and the spacer 50 or the hard mask layer 80 is damaged.

도 1d를 참조하면, 랜딩 플러그 콘택홀을 매립하는 폴리실리콘층(38)을 형성한다. 이때, 폴리실리콘층(38)이 게이트 전극과 접속되어 형성된 것을 볼 수 있다.Referring to FIG. 1D, a polysilicon layer 38 filling a landing plug contact hole is formed. At this time, it can be seen that the polysilicon layer 38 is connected to the gate electrode.

상술한 바와 같이 SAC 공정 실패에 의한 랜딩 플러그 콘택과 게이트 전극간의 쇼트(Short) 문제, 게이트 상호간의 브릿지 문제 및 게이트 전극 크기(CD) 컨트롤의 어려움 같은 문제들은 반도체 소자의 특성을 저하시키고, 반도체 공정 수율이 낮아지는 문제를 유발시킨다.As described above, problems such as shorting between the landing plug contact and the gate electrode due to the failure of the SAC process, bridging between the gates, and difficulty in controlling the gate electrode size (CD) reduce the characteristics of the semiconductor device, It causes a problem of low yield.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발은 반도체 소자 랜딩 플러그 콘택과 게이트 전극이 폴리실리콘층으로 구성된다는 것을 이용하여 랜딩 플러그 콘택과 게이트 전극을 동시에 형성하는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.The present invention has been made to solve the above problems, and the present invention provides a method of forming a semiconductor device for simultaneously forming a landing plug contact and a gate electrode by using the semiconductor device landing plug contact and the gate electrode is composed of a polysilicon layer. Its purpose is to provide.

본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 반도체 기판 상의 게이트 영역에 게이트 산화막 패턴을 형성하는 단계와,The present invention is to achieve the above object, the step of forming a gate oxide film pattern in the gate region on the semiconductor substrate,

상기 반도체 기판 전면에 폴리실리콘층을 형성하는 단계와,Forming a polysilicon layer on the entire surface of the semiconductor substrate;

상기 폴리실리콘층 상에 랜딩 플러그 콘택 및 상기 게이트 영역을 정의하는 감광막 패턴을 형성하는 단계와,Forming a photoresist pattern on the polysilicon layer to define a landing plug contact and the gate region;

상기 감광막 패턴을 마스크로 상기 폴리실리콘층을 식각하여 게이트 전극용 폴리실리콘층 및 랜딩 플러그 콘택을 형성하는 단계와,Etching the polysilicon layer using the photoresist pattern as a mask to form a polysilicon layer for a gate electrode and a landing plug contact;

상기 게이트 전극용 폴리실리콘층 및 랜딩 플러그 콘택의 측벽에 스페이서를 형성하는 단계와,Forming a spacer on sidewalls of the polysilicon layer for the gate electrode and the landing plug contact;

상기 스페이서 사이의 공간을 매립하는 층간절연막을 형성하는 단계와,Forming an interlayer insulating film filling the space between the spacers;

상기 게이트 전극의 상부를 식각하여 리세스 하는 단계와,Etching and recessing an upper portion of the gate electrode;

상기 전극 상부에 금속층을 형성하는 단계 및Forming a metal layer on the electrode;

상기 금속층을 식각하여 리세스하고 상기 금속층 상부에 하드마스크층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법이다.And etching the metal layer to recess and form a hard mask layer on the metal layer.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a method of forming a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2j는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.2A through 2J are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

도 2a를 참조하면, 반도체 기판(100) 상의 게이트 영역에 게이트 산화막(120) 패턴을 형성한다.Referring to FIG. 2A, a gate oxide layer 120 pattern is formed in a gate region on the semiconductor substrate 100.

도 2b를 참조하면, 반도체 기판 전면에 폴리실리콘층(130)을 형성한다. 이 때, 폴리실리콘층(130)은 게이트 및 랜딩 플러그로 구성될 물질이며, 550 ~ 650℃의 온도에서, 3000 ~ 4000Å의 두께로 형성하는 것이 바람직하다.Referring to FIG. 2B, the polysilicon layer 130 is formed on the entire surface of the semiconductor substrate. At this time, the polysilicon layer 130 is a material to be composed of a gate and a landing plug, it is preferable to form a thickness of 3000 ~ 4000Å at a temperature of 550 ~ 650 ℃.

도 2c를 참조하면, 폴리실리콘층(130) 상에 랜딩 플러그 콘택 및 게이트 영역을 정의하는 감광막(140) 패턴을 형성한다.Referring to FIG. 2C, a photosensitive layer 140 pattern defining a landing plug contact and a gate region is formed on the polysilicon layer 130.

도 2d를 참조하면, 감광막(140) 패턴을 마스크로 폴리실리콘층(130)을 식각하여 게이트 전극용 폴리실리콘층(134) 및 랜딩 플러그 콘택(138)을 형성한다.Referring to FIG. 2D, the polysilicon layer 130 is etched using the photoresist 140 pattern as a mask to form a gate electrode polysilicon layer 134 and a landing plug contact 138.

도 2e를 참조하면, 게이트 전극용 폴리실리콘층(134) 및 랜딩 플러그 콘택(138)의 측벽에 스페이서(150)를 형성한다. 이때, 스페이서(150)는 질화막 계통의 물질을 사용하여, 150 ~ 250Å의 두께로 형성하는 것이 바람직하다.Referring to FIG. 2E, spacers 150 are formed on sidewalls of the gate electrode polysilicon layer 134 and the landing plug contact 138. At this time, the spacer 150 is preferably formed to a thickness of 150 ~ 250Å by using a material of the nitride film system.

도 2f를 참조하면, 스페이서(150) 사이의 공간을 매립하는 층간절연막(160)을 형성한다. 이때, 층간절연막(160)은 산화막 계통의 물질을 사용하여, 1000 ~ 1500Å의 두께로 형성하는 것이 바람직하다.Referring to FIG. 2F, an interlayer insulating layer 160 filling the space between the spacers 150 is formed. At this time, the interlayer insulating film 160 is preferably formed to a thickness of 1000 ~ 1500Å using an oxide film material.

도 2g를 참조하면, 게이트 전극용 폴리실리콘층(134) 상부를 리세스 한다. 이때, 반도체 기판(100) 상부에 형성된 층간절연막(160)을 식각하여 게이트 전극용 폴리실리콘층(134) 및 스페이서(150)를 노출시킨다. 다음에는 랜딩 플러그 콘택(138) 및 층간절연막(160)을 보호하는 감광막(140) 패턴을 형성하고 이 감광막(138) 패턴을 마스크로 스페이서(150)를 이용한 SAC 건식식각 방법으로 2500 ~ 3500Å의 깊이만큼 식각하는 것이 바람직하다.Referring to FIG. 2G, an upper portion of the polysilicon layer 134 for the gate electrode is recessed. In this case, the interlayer insulating layer 160 formed on the semiconductor substrate 100 is etched to expose the polysilicon layer 134 and the spacer 150 for the gate electrode. Next, a photoresist layer 140 pattern is formed to protect the landing plug contact 138 and the interlayer insulating layer 160. The photoresist layer 138 has a depth of 2500 to 3500 mm by a SAC dry etching method using a spacer 150 as a mask. It is desirable to etch as much as.

도 2h를 참조하면, 전극용 폴리실리콘층(134) 상부에 금속층을 형성한다. 이때, 게이트 금속층(170)은 WSi 또는 W를 사용하고, 300 ~ 500℃의 온도에서 500 ~ 1500Å의 두께로 형성하는 것이 바람직하다.Referring to FIG. 2H, a metal layer is formed on the polysilicon layer 134 for the electrode. At this time, the gate metal layer 170 using WSi or W, it is preferable to form a thickness of 500 ~ 1500Å at a temperature of 300 ~ 500 ℃.

도 2i를 참조하면, 금속층(170)을 리세스 한다. 이때, 반도체 기판(100) 상부의 금속층(170)을 식각하여 랜딩 플러그 콘택(138) 및 스페이서(150)를 노출시킨다. 다음에는 랜딩 플러그 콘택(138) 및 층간절연막(160)을 보호하는 감광막(140) 패턴을 형성하고, 금속층을 100 ~ 1000Å의 깊이로 식각하는 것이 바람직하다.Referring to FIG. 2I, the metal layer 170 is recessed. At this time, the metal layer 170 on the semiconductor substrate 100 is etched to expose the landing plug contact 138 and the spacer 150. Next, it is preferable to form a photoresist layer 140 pattern that protects the landing plug contact 138 and the interlayer insulating layer 160, and to etch the metal layer to a depth of 100 to 1000 Å.

도 2j를 참조하면, 금속층(170) 상부에 하드마스크층(180)을 형성한다. 이때, 하드마스크층(180)을 형성하는 단계는 500 ~ 1500Å의 두께의 질화막으로 형성하는 것이 바람직하다.Referring to FIG. 2J, the hard mask layer 180 is formed on the metal layer 170. At this time, the step of forming the hard mask layer 180 is preferably formed of a nitride film having a thickness of 500 ~ 1500Å.

도 3은 본 발명에 따라 형성된 반도체 소자의 평면도이다.3 is a plan view of a semiconductor device formed in accordance with the present invention.

게이트(190)와 랜딩 플러그 콘택(138) 사이에 층간절연막(160)이 형성되어 있다. 그리고, 게이트(190)의 측벽 및 랜딩 플러그 콘택(138)의 측벽에 스페이서(150)가 형성되어 있는 것을 볼 수 있다.An interlayer insulating layer 160 is formed between the gate 190 and the landing plug contact 138. The spacer 150 is formed on the sidewall of the gate 190 and the sidewall of the landing plug contact 138.

이상에서 설명한 바와 같이, 본 발명은 게이트 전극과 랜딩 플러그 콘택을 동시에 형성함으로써, SAC 공정 실패에 의한 랜딩 플러그 콘택과 게이트 전극간의 쇼트(Short) 현상 및 게이트 상호 간의 브릿지 문제를 해결 할 수 있고, 게이트 전극 크기(CD)가 좀더 자유롭게 컨트롤할 수 있다. 또한, 반도체 소자의 특성을 향상시키고, 반도체 공정 수율 저하를 방지하는 효과가 있다.As described above, the present invention can solve the short-circuit between the landing plug contact and the gate electrode due to the failure of the SAC process and the bridge problem between the gates by simultaneously forming the gate electrode and the landing plug contact. The electrode size (CD) can be controlled more freely. In addition, there is an effect of improving the characteristics of the semiconductor device and preventing a decrease in semiconductor process yield.

Claims (8)

반도체 기판 상의 게이트 영역에 게이트 산화막 패턴을 형성하는 단계;Forming a gate oxide pattern in a gate region on the semiconductor substrate; 상기 반도체 기판 전면에 폴리실리콘층을 형성하는 단계;Forming a polysilicon layer on the entire surface of the semiconductor substrate; 상기 폴리실리콘층 상에 랜딩 플러그 콘택 및 상기 게이트 영역을 정의하는 감광막 패턴을 형성하는 단계;Forming a photoresist pattern on the polysilicon layer to define a landing plug contact and the gate region; 상기 감광막 패턴을 마스크로 상기 폴리실리콘층을 식각하여 게이트 전극용 폴리실리콘층 및 랜딩플러그를 형성하는 단계;Etching the polysilicon layer using the photoresist pattern as a mask to form a polysilicon layer and a landing plug for a gate electrode; 상기 게이트 전극용 폴리실리콘층 및 랜딩플러그의 측벽에 스페이서를 형성하는 단계;Forming a spacer on sidewalls of the polysilicon layer for the gate electrode and the landing plug; 상기 스페이서 사이의 공간을 매립하는 층간절연막을 형성하는 단계;Forming an interlayer insulating film filling the space between the spacers; 상기 게이트 전극용 폴리실리콘층의 상부를 리세스 하는 단계;Recessing an upper portion of the polysilicon layer for the gate electrode; 상기 전극 상부에 금속층을 형성하는 단계; 및Forming a metal layer on the electrode; And 상기 금속층을 리세스하고 상기 금속층 상부에 하드마스크층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.Recessing the metal layer and forming a hard mask layer on the metal layer. 제 1항에 있어서,The method of claim 1, 상기 폴리실리콘층은 550 ~ 650℃의 온도에서, 3000 ~ 4000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.The polysilicon layer is a method of forming a semiconductor device, characterized in that to form a thickness of 3000 ~ 4000Å, at a temperature of 550 ~ 650 ℃. 제 1항에 있어서,The method of claim 1, 상기 스페이서는 질화막 계통의 물질을 사용하여, 150 ~ 250Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.The spacer is formed using a nitride film-based material, the method of forming a semiconductor device, characterized in that formed to a thickness of 150 ~ 250Å. 제 1항에 있어서,The method of claim 1, 상기 층간절연막은 산화막 계통의 물질을 사용하여, 1000 ~ 1500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.The interlayer insulating film is formed of an oxide film-based material, characterized in that formed in a thickness of 1000 ~ 1500Å. 제 1항에 있어서,The method of claim 1, 상기 게이트 전극용 폴리실리콘층을 리세스 하는 단계는 스페이서를 이용한 SAC 건식 식각 방법으로 2500 ~ 3500Å의 깊이만큼 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.The step of recessing the polysilicon layer for the gate electrode is a method of forming a semiconductor device, characterized in that etching by a depth of 2500 ~ 3500Å by the SAC dry etching method using a spacer. 제 1항에 있어서,The method of claim 1, 상기 게이트 금속층은 WSi 또는 W를 사용하고, 300 ~ 500℃의 온도에서 500 ~ 1500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.The gate metal layer is formed using a WSi or W, and formed in a thickness of 500 ~ 1500Å at a temperature of 300 ~ 500 ℃. 제 1항에 있어서,The method of claim 1, 상기 금속층을 리세스 하는 단계는 100 ~ 1000Å의 깊이로 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.Recessing the metal layer is a method of forming a semiconductor device, characterized in that for etching to a depth of 100 ~ 1000Å. 제 1항에 있어서,The method of claim 1, 상기 하드마스크층을 형성하는 단계는 500 ~ 1500Å의 두께의 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.The forming of the hard mask layer is a method of forming a semiconductor device, characterized in that formed by a nitride film having a thickness of 500 ~ 1500Å.
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US11424202B2 (en) 2019-05-13 2022-08-23 Samsung Electronics Co., Ltd. Semiconductor devices having landing pads

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