KR20060000359A - 반도체 메모리 장치 및 이 장치의 테스트 방법 - Google Patents

반도체 메모리 장치 및 이 장치의 테스트 방법 Download PDF

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KR20060000359A KR1020040049169A KR20040049169A KR20060000359A KR 20060000359 A KR20060000359 A KR 20060000359A KR 1020040049169 A KR1020040049169 A KR 1020040049169A KR 20040049169 A KR20040049169 A KR 20040049169A KR 20060000359 A KR20060000359 A KR 20060000359A
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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 테스트 방법을 공개한다. 이 장치는 제1 리드 데이터를 출력하는 메모리, 상기 제1 리드 데이터를 병직렬 변환하여 제2 리드 데이터를 출력하는 리드 파이프, 상기 제2 리드 데이터를 직병렬 변환하여 상기 제2 리드 데이터의 전송 속도보다 느린 제3 리드 데이터를 출력하는 라이트 파이프, 및 상기 제3 리드 데이터를 병직렬 변환하여 상기 제3 리드 데이터와 전송 속도가 같은 제4 리드 데이터를 출력하는 데이터 변환부를 구비하여 테스트 리드 동작을 수행하는 것을 특징으로 한다. 따라서, 본 발명의 반도체 메모리 장치 및 이 장치의 테스트 방법은 저속으로 동작하는 기존의 테스트 장비를 이용하여 메모리(10)를 최대 속도로 동작시키면서 반도체 메모리 장치를 테스트할 수 있다.

Description

반도체 메모리 장치 및 이 장치의 테스트 방법{Semiconductor memory device and test methode of this}
도 1은 종래의 반도체 메모리 장치 및 이 장치를 테스트하기 위한 구성을 나타내는 블록도이다.
도 2는 본 발명의 반도체 메모리 장치 및 이 장치를 테스트하기 위한 구성을 나타내는 블록도이다.
도 3은 본 발명의 반도체 메모리 장치의 데이터 변환부를 나타내는 블록도이다.
도 4는 도 3에 나타낸 본 발명의 반도체 메모리 장치의 펄스 발생부의 동작을 설명하기 위한 도면이다.
도 5는 일반적인 반도체 메모리 장치의 라이트 파이프를 나타내는 블록도이다.
도 6은 도 5에 나타낸 라이트 파이프의 동작을 설명하기 위한 도면이다.
도 7은 도 3에 나타낸 본 발명의 반도체 메모리 장치의 데이터 변환부의 제1 지연부를 나타내는 블록도이다.
도 8은 도 3에 나타낸 본 발명의 반도체 메모리 장치의 데이터 변환부의 제1 선택부를 나타내는 블록도이다.
도 9는 도 7 및 도 8에 나타낸 제1 지연부, 및 제1 선택부의 동작을 설명하기 위한 도면이다.
도 10은 도 3에 나타낸 본 발명의 반도체 메모리 장치의 데이터 변환부의 제2 지연부를 나타내는 블록도이다.
도 11은 도 3에 나타낸 본 발명의 반도체 메모리 장치의 데이터 변환부의 제2 선택부를 나타내는 블록도이다.
도 12는 도 10 및 도 11에 나타낸 제2 지연부, 및 제2 선택부의 동작을 설명하기 위한 블록도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 동작 속도를 높이기 위해 파이프라인(pipe line)을 구비하는 반도체 메모리 장치 및 이 장치의 테스트 방법에 관한 것이다.
반도체 메모리 장치에서는 메모리의 동작 속도는 유지하면서 고속으로 데이터를 입출력하기 위해 파이프라인을 구비하는 경우가 많다. 즉, 입력 시에는 직병렬 변환(deserialize)을 통해 비트(bit)수를 늘리고 동작 주파수를 낮추며, 출력시에는 병직렬 변환(serialize)을 통해 비트(bit)수를 줄이고 동작 주파수를 높이는 방법을 통해 메모리가 동작하는 주파수보다 더 높은 주파수로 데이터를 입출력한다.
도 1은 종래의 반도체 메모리 장치 및 이 장치를 테스트하기 위한 구성을 나타내는 블록도로서, 메모리(10), 리드 파이프(22), 라이트 파이프(24), 리드 회로(32), 및 라이트 회로(34)를 구비하는 반도체 메모리 장치(1) 및 테스트 장비(40)로 구성되어 있으며, 테스트 장비(40)는 데이터 수신부(42) 및 데이터 송신부(44)를 포함한다.
도 1에 나타낸 바와 같이, 종래의 반도체 메모리 장치는 테스트 리드 동작 시에는 메모리(10)로부터 출력된 데이터가 리드 파이프(22), 및 리드 회로(32)를 거쳐 테스트 장비(40)로 입력되고, 테스트 라이트 동작 시에는 테스트 장비(40)로부터 출력된 데이터가 라이트 회로(34), 및 라이트 파이프(24)를 거쳐 메모리(10)로 입력된다.
도 1에 나타낸 블록들 각각의 기능 및 동작을 설명하면 다음과 같다.
메모리(10)는 테스트 리드 동작 시에는 제1 리드 데이터(DR1)를 출력하고, 테스트 라이트 동작 시에는 제1 라이트 데이터(DW1)를 입력받아 저장한다. 즉, 제1 클럭 신호(clk1)를 이용하여 제1 소정 비트, 예를 들면, 16비트의 제1 리드 데이터(DR1)를 출력하고, 상기 제1 소정 비트, 예를 들면, 16비트의 제1 라이트 데이터(DW1)를 입력한다. 제1 리드 데이터(DR1) 및 제1 라이트 데이터(DW1)의 전송 속도는 제1 클럭 신호(clk1)의 주파수에 의해 정해진다. 예를 들면, 제1 클럭 신호(clk1)의 주파수가 200MHz인 경우에는 제1 리드 데이터(DR1) 및 제2 라이트 데이터(DW1)의 전송 속도는 200Mbps가 된다.
리드 파이프(22) 및 라이트 파이프(24)는 제2 클럭 신호(clk2)에 따라 입력 되는 신호들을 변환한다. 즉, 리드 파이프(22)는 제2 클럭 신호(clk2)를 이용하여 상기 제1 리드 데이터(DR1)를 병직렬 변환(serialize)하여 상기 제1 소정 비트보다 작은 제2 소정 비트, 예를 들면, 4비트의 제2 리드 데이터(DR2)를 출력한다. 이 때, 제2 리드 데이터(DR2)의 전송 속도는 제1 리드 데이터(DR1)의 전송 속도의 4배, 즉, 800Mbps가 된다. 라이트 파이프(24)는 제2 클럭 신호(clk2)를 이용하여 라이트 회로(34)로부터 출력된 4비트의 제2 라이트 데이터를 직병렬 변환(deserialize)하여 16비트의 상기 제1 라이트 데이터(DW1)를 출력한다. 이 때, 라이트 파이프(24)로 입력되는 제2 라이트 데이터(DW2)의 전송 속도는 800Mbps이고, 라이트 파이프(24)는 상기 제2 라이트 데이터(DW2)를 직병렬 변환하여 200Mbps의 제1 라이트 데이터(DW1)를 출력한다. 따라서, 제2 클럭 신호(clk2)는 주파수가 400MHz일 것을 필요로 한다.
리드 회로(32) 및 라이트 회로(34)는 제3 클럭 신호(clk3)에 따라 입력되는 신호를 변환한다. 즉, 리드 회로(32)는 제3 클럭 신호(clk3)를 이용하여 상기 제2 리드 데이터(DR2)를 병직렬 변환(serialize)하여 상기 제2 소정 비트보다 작은 제3 소정 비트, 예를 들면, 1비트의 제3 리드 데이터(DR3)를 출력한다. 이 때, 제3 리드 데이터(DR3)의 전송 속도는 제2 리드 데이터(DR2)의 전송 속도의 4배, 즉, 3.2Gbps가 된다. 라이트 회로(34)는 테스트 장비(40)로부터 출력된 제3 소정 비트, 예를 들면, 1비트의 제3 라이트 데이터(DW3)를 직병렬 변환(deserialize)하여 제2 소정 비트, 예를 들면, 4비트의 상기 제2 라이트 데이터(DW2)를 출력한다. 이 때, 라이트 회로(34)는 3.2Gbps의 제3 라이트 데이터(DW3)를 직병렬 변환하여 800Mbps 의 상기 제2 라이트 데이터를 출력한다. 따라서, 제3 클럭 신호(clk3)는 주파수가 800MHz일 것을 필요로 한다.
테스트 장비(40)는 상기 제3 리드 데이터(DR3)를 수신하고, 상기 제3 라이트 데이터(DW3)를 송신하면서 테스트 동작을 수행한다.
즉, 반도체 메모리 장치는 리드 파이프(22) 및 라이트 파이프(24)와 리드 회로(32) 및 라이트 회로(34)를 구비하고, 서로 다른 주파수를 가지는 제1, 제2, 및 제3 클럭 신호들(clk1, clk2, clk3)을 사용함으로써, 반도체 메모리 장치가 메모리(10)의 동작 속도보다 더 빠른 속도로 데이터를 입출력하도록 한다. 예를 들면, 제1 클럭 신호(clk1)는 200MHz, 제2 클럭 신호(clk2)는 400MHz의 클럭 신호를 사용하고, 제3 클럭 신호(clk3)는 800MHz를 가지고 90도의 위상차를 가지는 다중위상(multi phase)의 클럭 신호를 사용함으로써 효과적으로 빠른 동작 속도를 구현한다. 상술한 바와 같이 클럭 신호들을 구성하면, 상기 제1 리드 데이터(DR1) 및 상기 제1 라이트 데이터(DW1)는 200Mbps, 상기 제2 리드 데이터(DR2) 및 상기 제2 라이트 데이터(DR3)는 800Mbps, 상기 제3 리드 데이터(DR3) 및 상기 제3 라이트 데이터(DW3)는 3.2Gbps의 전송 속도를 가지게 된다.
그런데, 상술한 바와 같이, 3.2Gbps의 입출력 전송속도를 가지는 반도체 메모리 장치에 있어서, 메모리(10)를 최대 속도로 동작시켜, 즉, 200MHz의 주파수를 가지는 클럭 신호를 인가하여 테스트하기 위해서는 테스트 장비는 3.2Gbps의 데이터를 수신할 수 있어야 한다. 즉, 3.2Gbps의 데이터를 수신하기 위해서는 800MHz의 다중위상 클럭 신호가 필요하며, 따라서, 800MHz로 동작할 수 있는 테스트 장비가 필요하다.
그러나, 기존의 테스트 장비들은 대부분 최대로 지원하는 클럭 신호의 주파수가 400MHz이다. 또한, 800MHz로 동작할 수 있는 테스트 장비는 매우 고가이며, 그 정확도도 떨어지고, 교정이 어려운 등 많은 단점이 많다. 따라서, 종래의 경우, 메모리(10)를 최대 속도로 동작시켜 테스트할 수 없었다.
본 발명의 목적은 동작 주파수가 낮은 테스트 장비를 이용하더라도 메모리를 최대 속도로 동작시켜 테스트할 수 있는 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 상기 목적을 달성할 수 있는 반도체 메모리 장치의 테스트 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 제1 리드 데이터를 출력하는 메모리, 상기 제1 리드 데이터를 병직렬 변환하여 제2 리드 데이터를 출력하는 리드 파이프, 상기 제2 리드 데이터를 직병렬 변환하여 상기 제2 리드 데이터의 전송 속도보다 느린 제3 리드 데이터를 출력하는 라이트 파이프, 및 상기 제3 리드 데이터를 병직렬 변환하여 상기 제3 리드 데이터와 전송 속도가 같은 제4 리드 데이터를 출력하는 데이터 변환부를 구비하여 테스트 리드 동작을 수행하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 상기 제4 데이터를 병직렬 변환하여 제5 리드 데이터를 출력하는 리드 회로를 더 구비하여 테스트 리드 동작을 수행하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 외부로부터 인가되는 제3 라이트 데이터를 직병렬 변환하여 제2 라이트 데이터를 출력하는 라이트 회로를 더 구비하고, 상기 라이트 파이프는 테스트 라이트 동작 시 상기 제2 라이트 데이터를 직병렬 변환하여 제1 라이트 데이터를 출력하고, 상기 메모리는 테스트 라이트 동작 시 상기 제1 라이트 데이터를 입력받아 저장하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 데이터 변환부는 상기 제3 리드 데이터를 서로 다른 소정시간 지연시킨 복수개의 입력지연신호들을 출력하는 제1 지연부, 상기 제2 리드 데이터의 서로 다른 소정부분을 출력하기 위하여 상기 입력지연신호들을 선택하여 복수개의 먹스 신호들을 출력하는 제1 선택부, 상기 복수개의 먹스 신호들을 서로 다른 소정시간 지연시킨 복수개의 출력지연신호들을 출력하는 제2 지연부, 및 상기 제2 리드 데이터를 전송속도만 늦추어 출력하기 위하여 상기 출력지연신호들을 선택하여 상기 제4 리드 데이터를 출력하는 제2 선택부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제1 지연부는 복수개의 플립플롭을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제1 선택부는 상기 입력지연신호들을 소정순서에 따라 순차적으로 출력하는 제1 먹스, 및 상기 입력지연신호들을 상기 소정순서와 다른 순서에 따라 순차적으로 출력하는 제2 먹스를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제2 지연부는 복수개의 플립플롭을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제2 선택부는 상기 출력지연신호들을 소정순서에 따라 순차적으로 출력하는 제3 먹스를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제2 리드 데이터는 전송 속도가 상기 제1 리드 데이터의 전송 속도의 4배인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제3 리드 데이터 및 상기 제4 리드 데이터는 전송 속도가 상기 제2 리드 데이터의 전송 속도의 1/2인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제3 리드 데이터는 상기 제2 리드 데이터의 홀수 번째 데이터들을 출력하는 제1 데이터, 및 상기 제2 리드 데이터의 짝수 번째 데이터들을 출력하는 제2 데이터로 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제5 리드 데이터는 전송 속도가 상기 제4 리드 데이터의 전송 속도의 4배인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 입력지연신호들은 상기 제1 데이터가 제1 소정시간 지연된 제1 입력지연신호, 상기 제2 데 이터가 제2 소정시간 지연된 제2 입력지연신호, 상기 제1 데이터가 상기 제2 소정시간 지연된 제3 입력지연신호, 및 상기 제2 데이터가 제3 소정시간 지연된 제4 입력지연신호로 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 먹스 신호들은 상기 제2 리드 데이터를 소정단위로 분할하여, 홀수 번째 단위들이 출력되는 제1 먹스 신호, 및 상기 제2 리드 데이터를 소정단위로 분할하여, 짝수 번째 단위들이 출력되는 제2 먹스 신호로 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 출력지연신호들은 상기 제1 먹스 신호를 제4 소정시간 지연시킨 제1 출력지연신호, 상기 제2 먹스 신호를 제5 소정시간 지연시킨 제2 출력지연신호, 상기 제1 먹스 신호를 제6 소정시간 지연시킨 제3 출력지연신호, 및 상기 제2 먹스 신호를 제7 소정시간 지연시킨 제4 출력지연신호로 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제4 리드 데이터는 상기 제2 리드 데이터를 전송속도만 1/2로 하여 출력되는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 테스트 방법은 메모리로부터 출력된 제1 리드 데이터를 병직렬 변환하여 제2 리드 데이터를 출력하는 제1 변환 단계, 및 상기 제2 리드 데이터를 라이트 파이프를 거치도록 하여 전송속도를 감소시켜 제3 리드 데이터를 출력하는 제2 변환 단계를 구비하여 테스트 리드 동작을 수행하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 테스트 방법은 상기 제3 리드 데이터를 병직렬 변환하여 제4 리드 데이터를 출력하는 제3 변환 단계를 더 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 테스트 방법의 상기 제2 변환단계는 상기 제2 리드 데이터를 라이트 파이프를 거쳐 직병렬 변환하여 전송속도를 감소시키는 감속단계, 및 상기 제2 리드 데이터가 전송속도만 늦추어 출력되도록 상기 라이트 파이프로부터 출력되는 신호를 선택하여 출력하는 선택단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 테스트 방법의 상기 제3 리드 데이터는 전송속도가 상기 제2 리드 데이터의 1/2인 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 테스트 방법을 설명하면 다음과 같다.
도 2는 본 발명의 반도체 메모리 장치 및 이 장치를 테스트하기 위한 구성을 나타내는 블록도로서, 메모리(10), 리드 파이프(22), 라이트 파이프(24), 리드 회로(32), 라이트 회로(34), 및 데이터 변환부(50)를 구비하는 반도체 메모리 장치(1), 및 테스트 장비(40)로 구성되어 있으며, 테스트 장비(40)는 데이터 수신부(42) 및 데이터 송신부(42)를 포함하고 있다.
도 2에 나타낸 바와 같이, 본 발명의 반도체 메모리 장치는 테스트 리드 동 작 시, 리드 파이프(22)에서 출력된 제2 리드 데이터(DR2)가 라이트 파이프(24) 및 데이터 변환부(50)를 거쳐 리드 회로(24)에 인가된다.
도 2에 나타낸 블록들 각각의 기능 및 동작을 설명하면 다음과 같다.
도 2에 나타낸 블록들 중 메모리(10), 리드 파이프(22), 라이트 회로(34) 및 테스트 장비(40)의 기능은 도 1에서 설명한 것과 동일하다.
라이트 파이프(24)는 테스트 라이트 동작 시에는 라이트 회로로부터 입력된 제2 라이트 데이터(DW2)를 직병렬 변환(deserialize)하여 제1 라이트 데이터(DW1)를 출력하고, 테스트 리드 동작 시에는 리드 파이프(32)로부터 입력된 제2 리드 데이터를 직병렬 변환하여 전송 속도를 감소시킨 제3 리드 데이터들(el, ol)을 출력한다. 데이터 변환부(50)는 테스트 리드 동작 시, 라이트 파이프(24)로부터 입력된 제3 리드 데이터들(el, ol)을 이용하여 제3 리드 데이터(el, ol)의 전송 속도와 동일한 제4 리드 데이터(DR-T)를 출력한다. 리드 회로(32)는 상기 제4 리드 데이터(DR-T)를 병직렬 변환(serialize)하여 제5 리드 데이터(DR3)를 출력한다.
즉, 본 발명의 반도체 메모리 장치는 테스트 리드 동작 시 리드 파이프(22)로부터 출력된 제2 리드 데이터(DR2)를 라이트 파이프(24) 및 데이터 변환부(50)를 거치도록 함으로써 전송 속도를 줄인다. 예를 들면, 제1 클럭 신호(clk1)는 200MHz, 제2 클럭 신호(clk2)는 400MHz의 주파수를 가진다고 하면, 제1 리드 데이터(DR1)는 200Mbps, 제2 리드 데이터(DR2)는 800Mbps의 전송 속도를 가진다. 상기 제2 리드 데이터(DR2)가 라이트 파이프(24)에 입력되면 200Mbps의 제1 라이트 신호(DW1)를 발생하는 과정에서 400Mbps를 가지는 제3 리드 데이터들(el, ol)이 발 생된다. 데이터 변환부(50)는 상기 제3 리드 데이터들(el, ol)을 이용하여 400Mbps의 제4 리드 데이터(DR-T)를 출력한다. 리드 회로(32)는 상기 제4 리드 데이터(DR-T)를 병직렬 변환(serialize)하여 1.6Gbps의 제5 리드 데이터(DR3)를 출력한다. 결과적으로, 테스트 장비는 400MHz의 다중위상(multi phase) 클럭 신호에 의해 동작하더라도 상기 제5 리드 데이터(DR3)를 수신할 수 있으며, 따라서, 메모리(10)를 최대 속도로 동작시키면서 반도체 메모리 장치를 테스트할 수 있다.
즉, 본 발명의 반도체 메모리 장치는 테스트 리드 동작시 라이트 파이프(24)를 이용하여 제2 리드 데이터(DR2)의 전송 속도를 반으로 줄여 리드 회로(32)에 인가함으로써, 리드 회로(32)로부터 출력되는 제5 리드 데이터(DR3)의 전송 속도도 종래의 경우보다 반으로 줄일 수 있고, 따라서, 테스트 장비(40)의 동작 주파수가 낮더라도 메모리(10)를 최대 속도로 동작시키면서 반도체 메모리 장치를 테스트할 수 있다.
도 3은 본 발명의 반도체 메모리 장치의 데이터 변환부(50)의 블록도를 나타낸 것으로서, 제1 지연부(51), 펄스 발생부(52), 제1 선택부(53), 제2 지연부(54), 및 제2 선택부(55)로 구성되어 있으며, 제1 선택부는 제1 먹스(53-1) 및 제2 먹스(53-2)로 구성되어 있다.
도 3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
제1 지연부(51)는 제2 클럭 신호를 이용하여 라이트 파이프(24)로부터 입력되는 제3 리드 데이터들(el1, ol1) 각각을 서로 다른 소정시간 지연시켜 4개의 입력지연신호들(d1, d2, d3, d4)을 출력한다. 펄스 발생부(52)는 제2 클럭 신호(clk2)를 입력받아 제1 주기를 가지는 제1 펄스들(s00, s01, s10, s11), 및 제2 주기를 가지는 제2 펄스들(s004, s014, s104, s114)을 출력한다. 제1 선택부(53)는 상기 제2 리드 데이터(DR2[1])의 서로 다른 소정 부분을 출력하기 위하여 상기 입력지연신호들(d1, d2, d3, d4)을 서로 다른 순서로 선택하여 제1 및 제2 먹스 신호(dm1, dm2)를 출력한다. 제1 먹스(53-1)는 상기 제1 펄스들(s00, s01, s10, s11)에 응답하여 상기 제1 신호들(d1, d2, d3, d4)을 소정순서에 의해 선택하여 제1 먹스 신호(dm1)를 출력하고, 제2 먹스(53-2)는 상기 제1 펄스들(s00, s01, s10, s11)에 응답하여 상기 제1 신호들(d1, d2, d3, d4)을 상기 소정순서와 다른 순서에 의해 선택하여 제2 먹스 신호(dm2)를 출력한다. 제2 지연부(54)는 제2 클럭 신호(clk2)를 이용하여 상기 제1 및 제2 먹스 신호들(dm1, dm2)을 각각 서로 다른 소정시간 지연시켜 출력지연신호들(dl1, dl2, dl3, dl4)을 출력한다. 제2 선택부(55)는 상기 제2 펄스들(s004, s014, s104, s114)에 응답하여 상기 제2 리드 데이터(DR2[1])를 전송 속도만 늦추어 출력하기 위하여 상기 출력지연신호들(dl1, dl2, dl3, dl4)을 선택하여 제4 리드 데이터(DR-T[1])를 출력한다. 즉, 제2 선택부(55)는 상기 제2 펄스들(s004, s014, s104, s114)에 응답하여 상기 출력지연신호들(dl1, dl2, dl3, dl4)을 순차적으로 선택하여 출력하는 제3 먹스로 구성될 수 있다.
도 4는 본 발명의 반도체 메모리 장치의 펄스 발생부(52)의 동작을 설명하기 위한 도면으로서, 도 4를 참고하여 펄스 발생부(52)의 동작을 설명하면 다음과 같다.
펄스 발생부(52)는 복수개의 분주기(divider)로 구성될 수 있으며, 제2 클럭 신호(clk2)에 응답하여, 즉, 제2 클럭 신호(clk2)를 분주시켜 상기 제2 클럭 신호(clk2)의 주파수의 4배의 주파수를 가지고, 순차적으로 발생하는 제1 펄스 신호들(s00, s01, s10, s11) 및 상기 제2 클럭 신호(clk2)의 주파수의 16배의 주파수를 가지고, 순차적으로 발생하는 제2 펄스 신호들(s004, s014, s104, s114)을 출력한다.
도 5는 일반적인 반도체 메모리 장치의 라이트 파이프(24)의 블록도를 나타낸 것으로서, 7개의 플립플롭(flip-flop)들(24-1, 24-2, 24-3, 24-4, 24-5, 24-6, 24-7) 및 4개의 출력 플립플롭들(24-o1, 24-o2, 24-o3, 24-o4)로 구성되어 있다.
도 5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
7개의 플립플롭들(24-1, …, 24-7)은 제2 클럭 신호(clk2)에 응답하여, 즉, 제2 클럭 신호(clk2)의 상승부 또는 하강부에서 제2 리드 데이터(DR2[1]) 또는 전단의 플립플롭의 신호를 래치(latch)한다. 4개의 출력 플립플롭들(24-o1, 24-o2, 24-o3, 24-o4)은 제1 클럭 신호(clk1)에 응답하여, 즉, 제1 클럭 신호(clk1)의 상승부에서 각각 전단의 플립플롭(24--6, 24-7, 24-4, 24-5)의 신호를 래치(latch)하여 출력한다.
도 6은 도 4에 나타낸 라이트 파이프(24)의 동작을 설명하기 위한 도면으로서, 도 5를 참고하여 도 4에 나타낸 라이트 파이프(24)의 동작을 설명하면 다음과 같다.
플립플롭(24-1)은 제2 클럭 신호(clk2)의 하강부에서 상기 제2 리드 데이터(DR2[1])를 래치한다. 즉, t1 시점에서는 11을, t3 시점에서는 13을, 같은 방식으로 제2 클럭 신호(clk2)의 하강부마다 제2 리드 데이터(DR2[1])를 래치한다. 따라서, 플립플롭(24-1)의 출력신호 a는 도 6에서 나타낸 바와 같이 제2 리드 데이터(DR2[1])의 홀수 번째 데이터들을 제2 리드 데이터(DR2[1])의 전송속도의 1/2로 출력하는 신호이다. 상기 a 신호는 플립플롭들(24-2, 24-4, 24-6)을 거치면서 소정시간 지연된다. 따라서, 플립플롭들(24-4)의 출력신호 d는 제2 리드 데이터(DR2[1])의 홀수 번째 데이터들이 제1 소정 시간 지연되어, 도 6의 d에 도시된 바와 같이 출력되며, 플립플롭(24-6)의 출력신호 el1은 제2 리드 데이터(DR2[1])의 홀수 번째 데이터들이 제2 소정 시간 지연되어 도 5의 el1에 도시된 바와 같이 출력된다.
또한, 플립플롭(24-3)은 제2 클럭 신호(clk2)의 상승부에서 상기 제2 리드 데이터(DR2[1])를 래치한다. 즉, t2 시점에서는 12를, t4 시점에서는 14를, 같은 방식으로 제2 클럭 신호(clk2)의 상승부마다 제2 리드 데이터(DR2[1])의 짝수 번째 데이터들을 래치한다. 따라서, 플립플롭(24-3)의 출력신호 c는 도 6의 c에 도시된 바와 같이 제2 리드 데이터(DR2[1])의 짝수 번째 데이터들을 제2 리드 데이터(DR2[1])의 전송속도의 1/2로 출력하는 신호이다. 상기 c 신호는 플립플롭들(24-5, 24-7)을 거치면서 소정시간 지연된다. 따라서, 플립플롭들(24-5)의 출력신호 e는 제2 리드 데이터(DR2[1])의 짝수 번째 데이터들이 제2 소정 시간 지연되어, 도 6의 e에 도시된 바와 같이 출력되며, 플립플롭(24-7)의 출력신호 ol1은 제2 리드 데이터(DR2[1])의 짝수 번째 데이터들이 제3 소정 시간 지연되어 도 5 의 ol1에 도시된 바와 같이 출력된다.
출력 플립플롭들(24-o1, 24-o2, 24-o3, 24-o4)은 제1 클럭 신호(clk1)의 상승부에서 각각 전단의 플립플롭(24--6, 24-7, 24-4, 24-5)의 신호를 래치(latch)하여 출력한다. 즉, 출력 플립플롭(24-o1)은 제1 클럭 신호의 상승부, 즉, t7 시점에서 플립플롭(24-6)의 출력신호 el1, 즉, 11을 래치하고, 출력 플립플롭(24-o2)은 상기 t7 시점에서 플립플롭(24-7)의 출력신호 ol1, 즉, 12를 래치하고, 출력 플립플롭(24-o3)은 상기 t7 시점에서 플립플롭(24-4)의 출력신호 d, 즉, 13을 래치하고, 출력 플립플롭(24-o4)은 상기 t7 시점에서 플립플롭(24-5)의 출력신호 e, 즉, 14를 래치한다. 따라서, 라이트 파이프(24)는 제2 리드 데이터(DR2[1])를 직병렬 변환하여 제2 리드 데이터(DR2[1])의 전송속도의 1/4로 출력되는 제1 라이트 데이터(DW1[1], DW1[2], DW1[3], DW1[4])를 출력하게 된다.
도 3에 나타낸 본 발명의 데이터 변환부(50)는 도 4에 나타낸 라이트 파이프(24)에서 제1 라이트 데이터를 출력하는 과정에서 발생한 제3 리드 데이터들(el1, ol1), 즉, 플립플롭(24-6, 24-7)의 출력신호를 이용하여 제2 리드 데이터(DR2[1])를 전송 속도만 늦춘 제4 리드 데이터(DR-T)를 출력한다.
도 7은 본 발명의 반도체 메모리 장치의 데이터 변환부(50)의 제1 지연부(51)의 블록도를 나타낸 것으로서, 6개의 플립플롭들(51-1, 51-2, 51-3, 51-4, 51-5, 51-6)로 구성되어 있다.
도 7에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
6개의 플립플롭들(51-1, …, 51-6)은 제2 클럭 신호(clk2)에 응답하여, 즉, 제2 클럭 신호(clk2)의 상승부에서 상기 제3 리드 데이터(el1, ol1) 또는 전단의 플립플롭의 출력을 래치한다. 즉, 각 플립플롭들(51-1, …, 51-6)은 각각 입력되는 신호들을 소정시간, 즉, 제2 클럭 신호(clk2)의 한 주기만큼 지연시켜 출력한다. 또한, 4개의 플립플롭(51-1, 51-5, 51-2, 51-6)은 각각 입력지연신호들(d1, d2, d3, d4)을 출력한다. 즉, 도 7에 나타낸 제1 지연부(51)는 제1 데이터(el1)를 서로 다른 소정시간 지연시킨 제1 입력지연신호(d1) 및 제3 입력지연신호(d3), 및 제2 데이터(ol1)를 서로 다른 소정시간 지연시킨 제2 입력지연신호(d2) 및 제4 입력지연신호(d4)를 출력한다.
도 8은 본 발명의 반도체 메모리 장치의 데이터 변환부(50)의 제1 선택부(53)의 회로도를 나타낸 것으로서, 제1 선택부(53)는 제1 및 제2 먹스(53-1, 53-2)로 구성되어 있으며, 상기 제1 및 제2 먹스(53-1, 53-2)는 각각 4개의 전송 게이트(53-11, 53-12, 53-13, 53-14, 및 53-21, 53-22, 53-23, 53-24)로 구성되어 있다.
도 8에 나타낸 회로들 각각의 기능을 설명하면 다음과 같다.
전송 게이트들(53-11, 53-12, 53-13, 53-14, 및 53-21, 53-22, 53-23, 53-24)은 펄스 발생부(52)로부터 출력된 제1 펄스(s00, s01, s10, s11)에 각각 응답하여, 즉, 입력되는 제1 펄스가 하이 레벨일 때, 입력지연신호들(d1, d2, d3, d4)을 각각 출력한다. 도 4에 나타낸 바와 같이, 제1 펄스(s00, s01, s10, s11)들은 순차적으로 하이 레벨이 되므로, 제1 및 제2 먹스(53-1, 53-2)는 상기 입력지연신호들(d1, d2, d3, d4)을 서로 다른 순서에 따라 순차적으로 선택하여 제1 및 제2 먹스 신호(dm1, dm2)를 출력한다.
도 9는 도 7 및 도 8에 나타낸 제1 지연부(51), 및 제1 선택부(53)의 동작을 설명하기 위한 도면으로서, 도 9를 참고하여 제1 지연부(51), 및 제1 선택부(53)의 동작을 설명하면 다음과 같다.
도 9에서 입력지연신호들(d1, d2, d3, d4)은 각각 도 7에 나타낸 제1 지연부(53)의 플립플롭들(51-1, 52-5, 51-2, 51-6) 각각의 출력 신호이다. 즉, 플립플롭(51-1)은 제2 클럭 신호(clk2)의 상승부에서 제1 데이터(el1)를 래치하여 제1 입력지연신호(d1)를 출력한다. 즉, 제1 입력지연신호(d1)는 제1 데이터(el1)가 하나의 플립플롭(51-1)을 거쳐 제1 소정시간 지연된 신호이다. 플립플롭(51-2)은 제2 클럭 신호(clk2)의 상승부에서 상기 제1 입력지연신호(d1)를 래치하여 제3 입력지연신호(d3)를 출력한다. 즉, 제3 입력지연신호(d3)는 제1 데이터(el1)가 두 개의 플립플롭(51-1, 51-2)을 거쳐 제2 소정시간 지연된 신호이다. 플립플롭(51-5)은 제2 클럭 신호(clk2)의 상승부에서 플립플롭(51-4)의 출력신호를 래치하여 제2 입력지연신호(d2)를 출력한다. 즉, 제2 입력지연신호(d2)는 제2 데이터(ol1)가 두 개의 플립플롭(51-4, 51-5)을 거쳐 제2 소정시간 지연된 신호이다. 플립플롭(51-6)은 제2 클럭 신호(clk2)의 상승부에서 상기 제2 입력 지연신호(d2)를 래치하여 제4 입력지연신호(d4)를 출력한다. 즉, 제4 입력지연신호(d4)는 제2 데이터(ol1)가 세 개의 플립플롭(51-4, 51-5, 51-6)을 거쳐 제3 소정시간 지연된 신호이다.
제1 먹스(53-1)는 s00 신호가 하이 레벨일 때 제1 입력지연신호(d1)를, s01 신호가 하이 레벨일 때 제2 입력지연신호(d2)를, s10 신호가 하이 레벨일 때 제3 입력지연신호(d3)를, s11 신호가 하이 레벨일 때 제4 입력지연신호(d4)를 각각 출력하며, 제2 먹스(54)는 s10 신호가 하이 레벨일 때 제1 입력지연신호(d1)를, s11 신호가 하이 레벨일 때 제2 입력지연신호(d2)를, s00 신호가 하이 레벨일 때 제3 입력지연신호(d3)를, s01 신호가 하이 레벨일 때 제4 입력지연신호(d4) 신호를 각각 출력한다.
즉, 제1 먹스(53-1)는 T1구간에서는 제1 입력지연신호(d1), 즉, 11을, T2구간에서는 제2 입력지연신호(d2), 즉, 12를, T3구간에서는 제3 입력지연신호(d3), 즉, 13을, T4구간에서는 제4 입력지연신호(d4), 즉, 14를 각각 출력하게 된다. 또한, 제2 먹스(53-2)는 T3구간에서는 제1 입력지연신호(d1), 즉, 21을, T4구간에서는 제2 입력지연신호(d2), 즉, 22를, T5구간에서는 제3 입력지연신호(d3), 즉, 23을, T6구간에서는 제4 입력지연신호(d4), 즉, 24를 각각 출력하게 된다.
결과적으로, 제1 먹스 신호(dm1)는 도 6에 나타낸 제2 리드 데이터(DR2[1])를 4비트씩 분할했을 때, 홀수 번째 단위들을, 제2 먹스 신호(dm2)는 상기 제2 리드 데이터(DR2[1])를 4비트씩 분할했을 때, 짝수 번째 단위들을 각각 출력하는 신호이다.
도 10은 본 발명의 반도체 메모리 장치의 데이터 변환부(50)의 제2 지연부(54)의 회로도를 나타낸 것으로서, 복수개의 플립플롭들(54-11, …, 54-17 및 54-21, …, 54-27)로 구성되어 있다.
도 10에 나타낸 회로들 각각의 기능을 설명하면 다음과 같다.
각 플립플롭들(54-11, …, 54-17 및 54-21, …, 54-27)은 제2 클럭 신호(clk2)에 응답하여, 즉, 제2 클럭 신호(clk2)의 상승부에서 상기 제1 및 제2 먹스 신호(dm1, dm2), 또는 전단의 플립플롭의 신호를 래치한다. 즉, 각 플립플롭들(54-11, …, 54-17 및 54-21, …, 54-27)은 입력되는 신호를 소정시간, 즉, 제2 클럭 신호(clk2)의 한 주기에 해당하는 시간만큼 지연시켜 출력한다. 또한, 4개의 플립플롭(55-1, 56-3, 55-5, 56-7)은 각각 출력지연신호(dl1, dl2, dl3, dl4)를 출력한다.
도 11은 본 발명의 반도체 메모리 장치의 데이터 변환부(50)의 제2 선택부(57)의 회로도를 나타낸 것으로서, 4개의 전송 게이트들(57-1, 57-2, 57-3, 57-4)로 구성되어 있다.
도 11에 나타낸 회로들 각각의 기능을 설명하면 다음과 같다.
전송 게이트들(57-1, 57-2, 57-3, 57-4)은 펄스 발생부(52)로부터 출력된 제2 펄스들(s004, s014, s104, s114)에 각각 응답하여 상기 출력지연신호(dl1, dl2, dl3, dl4)를 출력한다. 도 4에 나타낸 바와 같이, 제2 펄스들(s004, s014, s104, s114)은 순차적으로 인가되므로, 상기 출력지연신호들(dl1, dl2, dl3, dl4)도 순차적으로 출력된다. 즉, 제2 선택부(55)는 상기 제2 리드 데이터(DR2[1])를 전송속도만 1/2로 하여 출력하기 위하여 상기 출력지연신호(dl1, dl2, dl3, dl4)를 선택하여 제4 리드 데이터(DR-T[1])를 출력한다.
도 12는 도 10 및 도 11에 나타낸 본 발명의 제2 지연부(54), 및 제2 선택부(55)의 동작을 설명하기 위한 도면으로서, 도 11을 참고하여 제2 지연부(54), 및 제2 선택부(55)의 동작을 설명하면 다음과 같다.
도 10에 나타낸 제2 지연부(54)의 플립플롭(55-11)은 제1 먹스 신호(dm1)를 소정시간 지연시켜 제1 출력지연신호(dl1)를 출력한다. 즉, 제1 출력지연신호(dl1)는 제1 먹스 신호(dm1)가 하나의 플립플롭(55-11)을 거쳐 제4 소정시간 지연된 신호이다. 제2 지연부(54)의 플립플롭(55-15)은 플립플롭(55-14)의 출력신호를 소정시간 지연시켜 제3 출력지연신호(dl3)를 출력한다. 즉, 제3 출력지연신호(dl3)는 제1 먹스 신호(dm1)가 5개의 플립플롭(55-11, …, 55-15)을 거쳐 제5 소정시간 지연된 신호이다. 제2 지연부(54)의 플립플롭(55-23)은 플립플롭(55-22)의 출력신호를 소정시간 지연시켜 제2 출력지연신호(dl2)를 출력한다. 즉, 제2 출력지연신호(dl2)는 제2 먹스 신호(dm1)가 3개의 플립플롭(55-11, …, 55-13)을 거쳐 제6 소정시간 지연된 신호이다. 제2 지연부(54)의 플립플롭(55-27)은 플립플롭(55-26)의 출력신호를 소정시간 지연시켜 제4 출력지연신호(dl4)를 출력한다. 즉, 제4 출력지연신호(dl4)는 제2 먹스 신호(dm2)가 7개의 플립플롭(55-21, …, 55-17)을 거쳐 제7 소정시간 지연된 신호이다.
도 11에 나타낸 제2 선택부(55)는 s004 신호가 하이 레벨일 때, 즉, 도 12의 T1구간에서 제1 출력지연신호(dl1)를 출력하고, s014 신호가 하이 레벨일 때, 즉, 도 12의 T2구간에서 제2 출력지연신호(dl2)를 출력하고, s104 신호가 하이 레벨일 때, 즉, 도 12의 T3구간에서 제3 출력지연신호(dl3)를 출력하고, s114 신호가 하이 레벨일 때, 즉, 도 12의 T4구간에서 제4 출력지연신호(dl4)를 출력한다. 결과적으로, 제2 선택부(55)의 출력신호인 제4 리드 데이터(DR-T[1])는 도 6에 나타낸 제2 리드 데이터(DR2[1])가 전송속도만 1/2이 되어 출력되는 신호로 된다.
즉, 본 발명의 반도체 메모리 장치는 리드 파이프(22)로부터 출력된 제2 리드 데이터(DR2)를 라이트 파이프(24) 및 데이터 변환부(50)를 거쳐 그 전송 속도를 반으로 줄여서 리드 회로(32)에 인가함으로써, 리드 회로(32)로부터 출력되는 제3 리드 데이터(DR3)의 전송 속도도 종래의 경우보다 반으로 줄일 수 있고, 따라서, 테스트 장비(40)의 동작 주파수가 낮더라도 메모리(10)를 최대 속도로 동작시키면서 반도체 메모리 장치를 테스트할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치 및 이 장치의 테스트 방법은 저속으로 동작하는 기존의 테스트 장비를 이용하여 메모리(10)를 최대 속도로 동작시키면서 반도체 메모리 장치를 테스트할 수 있다.

Claims (20)

  1. 제1 리드 데이터를 출력하는 메모리;
    상기 제1 리드 데이터를 병직렬 변환하여 제2 리드 데이터를 출력하는 리드 파이프;
    상기 제2 리드 데이터를 직병렬 변환하여 상기 제2 리드 데이터의 전송 속도보다 느린 제3 리드 데이터를 출력하는 라이트 파이프; 및
    상기 제3 리드 데이터를 병직렬 변환하여 상기 제3 리드 데이터와 전송 속도가 같은 제4 리드 데이터를 출력하는 데이터 변환부를 구비하여 테스트 리드 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항이 있어서, 상기 반도체 메모리 장치는
    상기 제4 데이터를 병직렬 변환하여 제5 리드 데이터를 출력하는 리드 회로를 더 구비하여 테스트 리드 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 반도체 메모리 장치는
    외부로부터 인가되는 제3 라이트 데이터를 직병렬 변환하여 제2 라이트 데이터를 출력하는 라이트 회로를 더 구비하고,
    상기 라이트 파이프는 테스트 라이트 동작 시 상기 제2 라이트 데이터를 직 병렬 변환하여 제1 라이트 데이터를 출력하고,
    상기 메모리는 테스트 라이트 동작 시 상기 제1 라이트 데이터를 입력받아 저장하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 데이터 변환부는
    상기 제3 리드 데이터를 서로 다른 소정시간 지연시킨 복수개의 입력지연신호들을 출력하는 제1 지연부;
    상기 제2 리드 데이터의 서로 다른 소정부분을 출력하기 위하여 상기 입력지연신호들을 선택하여 복수개의 먹스 신호들을 출력하는 제1 선택부;
    상기 복수개의 먹스 신호들 각각을 서로 다른 소정시간 지연시킨 복수개의 출력지연신호들을 출력하는 제2 지연부; 및
    상기 제2 리드 데이터를 전송속도만 늦추어 출력하기 위하여 상기 출력지연신호들을 선택하여 상기 제4 리드 데이터를 출력하는 제2 선택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제1 지연부는
    복수개의 플립플롭을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 제1 선택부는
    상기 입력지연신호들을 소정순서에 따라 순차적으로 출력하는 제1 먹스; 및
    상기 입력지연신호들을 상기 소정순서와 다른 순서에 따라 순차적으로 출력하는 제2 먹스를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제4항에 있어서, 상기 제2 지연부는
    복수개의 플립플롭을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제4항에 있어서, 상기 제2 선택부는
    상기 출력지연신호들을 소정순서에 따라 순차적으로 출력하는 제3 먹스를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제4항에 있어서, 상기 제2 리드 데이터는
    전송 속도가 상기 제1 리드 데이터의 전송 속도의 4배인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 제3 리드 데이터 및 상기 제4 리드 데이터는
    전송 속도가 상기 제2 리드 데이터의 전송 속도의 1/2인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 제3 리드 데이터는
    상기 제2 리드 데이터의 홀수 번째 데이터들을 출력하는 제1 데이터; 및
    상기 제2 리드 데이터의 짝수 번째 데이터들을 출력하는 제2 데이터로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 제5 리드 데이터는
    전송 속도가 상기 제4 리드 데이터의 전송 속도의 4배인 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 입력지연신호들은
    상기 제1 데이터가 제1 소정시간 지연된 제1 입력지연신호;
    상기 제2 데이터가 제2 소정시간 지연된 제2 입력지연신호;
    상기 제1 데이터가 상기 제2 소정시간 지연된 제3 입력지연신호; 및
    상기 제2 데이터가 제3 소정시간 지연된 제4 입력지연신호로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서, 상기 먹스 신호들은
    상기 제2 리드 데이터를 소정단위로 분할하여, 홀수 번째 단위들이 출력되는 제1 먹스 신호; 및
    상기 제2 리드 데이터를 소정단위로 분할하여, 짝수 번째 단위들이 출력되는 제2 먹스 신호로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 출력지연신호들은
    상기 제1 먹스 신호를 제4 소정시간 지연시킨 제1 출력지연신호;
    상기 제2 먹스 신호를 제5 소정시간 지연시킨 제2 출력지연신호;
    상기 제1 먹스 신호를 제6 소정시간 지연시킨 제3 출력지연신호; 및
    상기 제2 먹스 신호를 제7 소정시간 지연시킨 제4 출력지연신호로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 제4 리드 데이터는
    상기 제2 리드 데이터를 전송속도만 1/2로 하여 출력되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 메모리로부터 출력된 제1 리드 데이터를 병직렬 변환하여 제2 리드 데이터를 출력하는 제1 변환 단계; 및
    상기 제2 리드 데이터를 라이트 파이프를 거치도록 하여 전송속도를 감소시켜 제3 리드 데이터를 출력하는 제2 변환 단계를 구비하여 테스트 리드 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  18. 제17항에 있어서, 상기 반도체 메모리 장치의 테스트 방법은
    상기 제3 리드 데이터를 병직렬 변환하여 제4 리드 데이터를 출력하는 제3 변환 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  19. 제18항에 있어서, 상기 제2 변환단계는
    상기 제2 리드 데이터를 라이트 파이프를 거쳐 직병렬 변환하여 전송속도를 감소시키는 감속단계; 및
    상기 제2 리드 데이터가 전송속도만 늦추어 출력되도록 상기 라이트 파이프로부터 출력되는 신호를 선택하여 출력하는 선택단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  20. 제19항에 있어서, 상기 제3 리드 데이터는
    전송속도가 상기 제2 리드 데이터의 1/2인 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
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