KR20050104253A - 메모리 장치의 셀프 리프레쉬 주기 제어 장치 - Google Patents

메모리 장치의 셀프 리프레쉬 주기 제어 장치 Download PDF

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Abstract

본 발명은 메모리 장치의 셀프 리프레쉬 주기 제어 장치에 관한 것으로, 특히 휘발성 메모리 장치의 동작에 필수적인 셀프 리프레쉬 동작에서 리프레쉬 주기 제어 장치를 활용하여 메모리 내부의 온도 변화에도 정상적으로 동작할 수 있는 메모리 장치의 셀프 리프레쉬 주기 제어 장치에 관한 것이다.
본 발명에 따른 메모리 장치의 셀프 리프레쉬 주기 제어 장치는 셀프 리프레쉬 동작시 각 뱅크가 리프레쉬되는 주기를 더블 리프레쉬 주파수 발생기를 통해 셀프 리프레쉬 진입 시간에 따라 각각 다르게 함으로써 메모리 장치 내부의 온도 변화에 적절하게 대응하여 리프레쉬 동작을 할 수 있다.

Description

메모리 장치의 셀프 리프레쉬 주기 제어 장치{A device for controlling the self-refresh frequency in a memory device}
본 발명은 메모리 장치의 셀프 리프레쉬 주기 제어 장치에 관한 것으로, 특히 휘발성 메모리 장치의 동작에 필수적인 셀프 리프레쉬 동작에서 리프레쉬 주기 제어 장치를 활용하여 메모리 내부의 온도 변화에도 정상적으로 동작할 수 있는 메모리 장치의 셀프 리프레쉬 주기 제어 장치에 관한 것이다.
잘 알려져 있는 바와 같이, 휘발성 메모리 장치에서 데이터를 저장하는 메모리 셀의 경우, 그 자체가 가지는 누설전류 성분으로 인해서 저장하고 있는 데이터를 일정 시간 이상은 유지를 못하는 단점이 있다.
이러한 한계를 보상해주기 위해서 시스템에서는 일정 시간마다 메모리 장치가 데이터를 다시 복원할 수 있도록 하는 리프레쉬 동작을 수행하게 된다. 이와같이 정상 동작 중에 리프레쉬 동작을 하는 오토 리프레쉬 외에 시스템이 장시간 동안 동작을 하지 않을 경우 전력소모를 줄이기 위해 메모리 장치가 최소한의 동작만을 수행하는 상태를 유지하는 경우가 있으며, 이때에도 역시 메모리가 데이터를 정확히 유지 하기 위해서는 리프레쉬 동작이 필수적인데, 이때를 셀프 리프레쉬 모드라고 한다.
리프레쉬 동작은 기본적으로 정상 동작인 로우-액티브(row-active), 프리차지(precharge) 동작과 동일하다. 즉, 메모리 셀에 저장되어 있는 데이터를 감지 증폭기로 증폭한 후 이 데이터를 다시 메모리 셀에 저장시키는 일련의 과정으로 이루어진다.
한편, 셀프 리프레쉬 동작의 경우 메모리 장치 외부로부터의 명령없이 일정 시간마다 리프레쉬 동작이 이루어져야하기 때문에 셀프 리프레쉬 동작은 칩 내부에서 독립적으로 이루어진다.
즉, 외부에서 로우 액티브 명령이 인가되지 않아도 로우 액티브 동작이 수행되고 프리차지 동작이 연이어 수행되어야 한다.
이하, 셀프 리프레쉬의 동작을 도면을 참조하여 설명하기로 한다.
도 1 은 종래의 메모리 장치가 셀프 리프레쉬 모드 진입시 리프레쉬 신호의 발생 과정을 도시한 도면으로써, 도 1 의 블럭도는 기존의 메모리 장치 내부에서 셀프 리프레쉬 모드시에 외부로부터 액티브 커맨드없이 액티브 커맨드가 인가되었을 때와 동일하게 동작하도록 하는 신호인 리프레쉬 신호(srefreq)가 내부적으로 생성되는 과정을 보여 주고 있다.
도시된 바와 같이, 외부에서 셀프 리프레쉬 커맨드가 들어오면 내부의 커맨드 디코더(도시 생략)에서 구성된 신호들의 조합이 만들어 내는 셀프 리프레쉬 커맨드 신호(self_refresh)는 t0의 주기로 동작하는 발진기(110)를 동작시키고, 이 주기의 신호가 주파수 체배기(120)를 통과하면 2t0, 4t0, 8t0, 16t0 들의 일정한 주기를 갖는 펄스 신호로 생성된다.
이 과정을 거친 각각의 주기 신호들중에서 적당한 주파수의 신호를 선택하여 메모리 장치에 사용하기 적한합 형태의 신호 즉, 도 1 의 리프레쉬 신호(srefreq)를 만들어 내기 위한 주파수 선택 발생기(130)가 사용된다. 이 신호는 로우 제어부(140)에서 액티브 동작을 위한 로우 액티브 신호를 만들어 각 뱅크별 해당 워드 라인을 구동 시킨다. 또한, 이들 워드 라인들을 정확한 동작 순서에 맞게 동작하기 위해 어드레스 제어부(150)에서 어드레스 신호를 만들어 준다. 참고로, 뱅크 제어부(160)는 복수개의 뱅크를 포함하는 코아부(170)의 뱅크를 제어한다.
도 2a 는 도 1 의 주파수 선택 발생기(130)의 회로를 도시한 것이다.
또한, 도 2a 는 주파수 체배기(120)로부터 4t0 의 주기를 갖는 펄스 신호(4t0)와 8t0 의 주기를 갖는 펄스 신호(8t0)를 수신하는 경우로 국한하여 도시한 것이다.
도시된 바와 같이, 주파수 선택 발생기는 퓨즈 선택기(210)와 발생부(220)를 구비하며, 발생부(220)는 선택부(221), 펄스 발생부(222), 출력부(223)를 구비한다.
퓨즈 선택기(210)에서 발생된 주파수 선택 신호(select1, selsct2)에 의해 주파수 체배기(120)로부터 발생되는 2개의 펄스 신호(4t0 , 8t0 )들 중에서 메모리 장치에 사용하기 적당한 주기를 갖는 펄스 신호를 선택한다. 이렇게 선택된 하나의 펄스 신호는 발생부(220)를 통해 리프레쉬 신호(srefreq)를 출력한다.
도 2b 는 도 2a 에 도시된 주파수 선택 발생기의 동작 파형을 도시한 것이다.
도시된 바와 같이, 주파수 선택 발생기는 주파수 체배기(120)로부터 수신한 2개의 펄스 신호 (4t0 , 8t0)들 중에서 주파수 선택 발생기(130)가 8t0 의 주기를 갖는 펄스 신호(8t0)를 선택하여 리프레쉬 신호(srefreq)를 출력한다. 즉, 셀프 리프레쉬 모드 진입시에 셀프 리프레쉬 커맨드 신호(self_refresh)가 하이 레벨로 변화하면, 리프레쉬 신호(serfreq)는 8t0 의 주기를 갖는 펄스 신호가 된다.
이미 알고 있는 바와 같이, 휘발성 메모리 셀의 구조적 한계로 인하여 리프레쉬 동작은 필수적이고, 특히, 메모리 장치가 셀프 리프레쉬 모드에 진입하여도 동일하게 리프레쉬 동작이 이루어져야한다. 즉, 리프레쉬 신호(sreferq)의 주기가 셀프 리프레쉬 동작의 핵심 요소라고 할 수 있다.
메모리 장치가 정상 동작시에 고속 동작에 의해 열에너지가 발생하여 메모리 장치 내부의 온도가 상승하게 된다. 이러한 고온의 상태에서 메모리 장치가 셀프 리프레쉬 모드에 진입할 경우, 메모리 셀 자체가 가지는 누설 전류가 증가하게 되어 데이터가 누설 전류로 소모되고, 데이터가 손상되는 현상이 발생할 수 있다. 이러한 데이터 손상을 방지 하기 위해서는 리프레쉬 주기를 빠르게 하여 데이터를 복원하여야 한다.
또한, 고온의 상태인 메모리 장치는 일정 시간이 흐르면 내부 온도가 다시 하강하게 되고, 메모리 셀 자체의 누설 전류는 감소하게 된다. 그러면 리프레쉬 주기를 느리게 하여 셀프 리프레쉬 모드에서 전류를 줄이고, 전력의 소모를 감소 하여야 한다.
그러나 전술한 바와 같이, 종래의 메모리 장치의 셀프 리프레쉬 주기 제어 장치는 셀프 리프레쉬 모드 진입시 주파수 선택 발생기(도 2a)는 퓨즈 선택기(210)의 출력신호(Select1, Select2)를 통해 선택한 하나의 펄스 신호의 주기를 갖는 리프레쉬 신호(srefreq)를 출력한다. 이러한 일정 주기의 리프레쉬 신호(srefreq)에 의해 메모리 장치의 리프레쉬 동작은 일정하게 이루어진다. 그 결과 메모리 장치가 고온의 상태일 경우 리프레쉬 주기가 느리면 데이터를 손상되는 문제가 발생할 수 있다, 또한 일정시간이 경과후 메모리 장치 내부의 온도가 하강할 경우 리프레쉬 주기가 필요 이상 빠르게 되면 셀프 리프레쉬 모드에서 필요 이상의 전류를 사용하게 되는 결과를 가져오게 되어 전력이 소모되는 문제가 발생할 수 있다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명에서는 셀프 리프레쉬 모드시에 주기적으로 만들어지는 리프레쉬 신호(srefreq)의 주기를 제어하기 위한 장치로 더블 리프레쉬 주파수 발생기를 이용하여 셀프 리프레쉬 모드 진입시에 시간 경과에 따라 주파수 선택 발생기가 각각 다른 주기의 펄스 신호를 선택하도록 하여 리프레쉬 신호(srefreq)의 주기 즉, 셀프 리프레쉬 주기 제어를 가능하게 하는 장치를 제공한다.
즉, 본 발명은 메모리 장치가 고온의 상태에서 셀프 리프레쉬 모드 진입시에 메모리 장치 내부의 온도 변화에 적절하게 대응하여 셀프 리프레쉬 동작을 할 수 있도록 하는 메모리 장치의 셀프 리프레쉬 제어 장치를 제공한다.
본 발명의 실시예인 메모리 장치의 셀프 리프레쉬 주기 제어장치는 셀프 리프레쉬 커맨드 신호에 의하여 제 1 주기를 갖는 제 1 펄스 신호를 발생하는 발진기; 상기 발진기로부터 출력되는 상기 제 1 펄스 신호를 수신하여 상기 제 1 펄스 신호의 주기보다 더 증가된 주기를 갖는 복수개의 제 2 펄스 신호를 발생하는 주파수 체배기; 상기 주파수 체배기로부터 출력되는 상기 복수개의 제 2 펄스 신호중 하나의 신호를 선택하여 출력하는 주파수 선택 발생기; 상기 주파수 선택 발생기의 출력신호를 수신하여 어드레스 신호를 출력하는 어드레스 제어 수단; 상기 어드레스 제어 수단으로부터 출력되는 상기 어드레스 신호의 최상위 비트 신호를 수신하여 출력신호인 제 3 펄스 신호를 상기 주파수 선택 발생기로 전달하는 더블 리프레쉬 주파수 발생기를 구비한다. 여기서, 상기 셀프 리프레쉬 커맨드 신호는 상기 주파수 선택 발생기와 상기 더블 리프레쉬 주파수 발생기에 인가되며, 상기 제 3 펄스 신호를 수신한 상기 주파수 선택 발생기는 시간의 경과에 따라 상기 복수개의 제 2 펄스 신호중 각각 다른 주기의 펄스 신호를 선택하여 출력한다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다.
도 3 은 본 발명에 따른 메모리 장치가 셀프 리프레쉬 모드 진입시 리프레쉬 신호 발생 과정을 도시한 도면이다.
도시된 바와 같이, 도 3 의 회로 블럭은 도 1 에 도시된 종래의 장치와 동일한 구성 수단인 발진기(310), 주파수 체배기(320), 로우 제어부(340), 어드레스 제어부(350), 뱅크 제어부(360), 코아부(370)를 구비하며, 본 발명에 따른 주파수 선택 발생기(330)와 더블 주파수 발생기(380)를 구비한다. 발진기(310), 주파수 체배기(320), 로우 제어부(340), 뱅크 제어부(360), 코아부(370)는 전술한 바 상세한 설명은 생략한다.
주파수 선택 발생기(330)는 주파수 체배기(320)를 통과한 2t0, 4t0 , 8t0 , 16t0 의 주기를 각각 갖는 4개의 펄스 신호(2t0, 4t0 , 8t0 , 16t0)와 셀프 리프레쉬 커맨드 신호(self_refresh) 및 더블 리프레쉬 주파수 발생기(380)의 출력신호 (db_timer)를 수신한다. 그리고, 주파수 선택 발생기(330)는 수신한 4개의 펄스 신호(2t0, 4t0 , 8t0 , 16t0)중 하나의 펄수 신호를 선택하고, 선택한 펄스 신호의 주기를 갖는 리프레쉬 신호(srefreq)를 출력한다.
리프레쉬 신호(srefreq)는 로우 제어부(340)에서 액티브 동작을 위한 로우 액티브 신호를 만들어 각 뱅크별 해당 워드 라인을 구동 시킨다. 또한 이들 워드 라인들을 정확한 동작 순서에 맞게 동작하기 위해 어드레스 제어부(350)에서 어드레스 신호를 만들어 준다. 참고로 뱅크 제어부(360)는 복수개의 뱅크를 포함하는 코아부(370)의 뱅크를 제어한다.
어드레스 제어부(350)에서 출력하는 어드레스 신호의 N번째 비트 어드레스 신호인 최상위 비트(Most Significant Bit : MSB) 신호(ALn)를 수신하는 더블 리프레쉬 주파수 발생기(380)는 수신한 신호의 주기를 2배, 4배, 8배, 16배, ..., 2n배(n은 자연수)한다. 이러한 증가된 주기를 갖는 N개의 펄스 신호(2tref, 4tref, 8tref, 16tref, ..., 2ntref)중 하나의 펄스 신호를 선택하여 주파수 선택 발생기(330)로 전달한다.
이하, 도면을 참조 하여 도 3 의 회로의 각 블럭에 대해 상세히 설명하기로 한다.
도 4a, 4b, 4c, 4d 는 주파수 선택 발생기(330)의 내부 회로 및 동작 파형을 도시한 것으로 특히, 주파수 체배기(320)로부터 수신하는 2t0, 4t0 , 8t0 , 16t0 의 주기를를 갖는 펄스 신호(2t0, 4t0 , 8t0 , 16t0)중 4t0 의 주기를 갖는 펄스 신호(4t0)와 8t0 의 주기를 갖는 펄스 신호(8t0)를 수신하는 경우로 국한하여 도시한 것이다.
도 4a 는 도 3의 주파수 선택 발생기(330)를 도시한 것이다.
도 4a 에 도시된 바와 같이, 주파수 선택 발생기는 제어부(410), 발생부(420)를 구비한다.
제어부(410)는 셀프 리프레귀 커맨드 신호(self_refresh), 제어신호 (db_sref)와 더블 리프레쉬 주파수 발생기(380)의 출력신호(db_timer)를 수신하여 출력신호인 제어신호(db_sref)를 발생부(420)와 제어부(410)로 전달한다.
발생부(420)는 제어신호(db_sref), 셀프 리프레쉬 커맨드 신호 (self_refresh)와 주파수 체배기(320)로부터 2개의 펄스 신호(4t0 , 8t0)를 수신한다. 이렇게 신호를 수신한 발생부(420)는 2개의 펄스 신호(4t0 , 8t0)중 하나의 펄스 신호를 선택하고, 선택한 펄스 신호의 주기를 갖는 리프레쉬 신호(srefreq)를 출력하여 로우 제어부(340)와 어드레스 제어부(350)에 전달한다.
도 4b 는 도 4a의 제어부(410)를 도시한 도면이다.
도 4b 에 도시된 바와 같이, 제어부는 입력부(411), 펄스 발생부(412), 출력부(413)를 구비한다.
입력부(411)는 셀프 리프레쉬 커맨드 신호(self_refresh), 제어신호 (db_sref), 더블 리프레쉬 주파수 발생기(380)의 출력신호(db_timer)를 수신하여 출력신호를 펄스 발생부(412)에 전달한다. 펄스 발생부(412)는 수신한 신호를 출력부(413)에 전달하고, 출력부(413)는 펄스 발생부(412)의 출력신호와 셀프 리프레쉬 커맨드 신호(self_refresh)를 수신하여 제어신호(db_sref)를 발생부(420)와 입력부 (411)에 전달한다.
입력부(411)는 2개의 앤드게이트(AD1, AD2)를 포함하는 래치부(414)와 인버터(IN1)와 앤드게이트(AD3)를 구비한다. 래치부(414)의 2개의 앤드게이트(AD1, AD2)는 셀프 리프레쉬 커맨드 신호(sref_refresh)와 제어신호(db_sref)를 수신한다. 인버터(IN1)는 래치부(414)의 출력신호를 수신하여 앤드게이트(AD3)로 수신한 신호를 반전하여 전달한다. 앤드게이트(AD3)는 인버터(IN1)의 출력신호와 더블 리프레쉬 주파수 발생기(380)의 출력신호(db_timer)를 수신하여 출력신호를 펄스 발생부(412)에 전달한다.
펄스 발생부(412)는 인버터 체인(415)과 낸드게이트(NG1)를 구비하며, 입력부(411)의 출력신호를 수신하여 출력부(413)로 전달한다.
출력부(413)는 2개의 NMOS 트랜지스터(N1, N2), 2개의 인버터(IN2, IN5), 2개의 인버터(IN3, IN4)를 포함하는 래치부(416)를 구비한다. NMOS 트랜지스터(N1)는 펄스 발생부(412)의 출력신호를 수신하여 래치부(416)에 전달한다. 인버터(IN2)는 셀프 리프레쉬 커맨드 신호(sref_refresh)를 수신하여 출력신호를 NMOS 트랜지스터(N2)에 전달한다. 인버터(IN2)로부터 신호를 수신한 NMOS 트랜지스터(N2)는 출력신호를 래치부(416)에 전달하고, 래치부(416)의 출력신호는 인버터(IN5)를 거쳐 제어부(410)의 출력신호인 제어신호(db_sref)로 출력된다.
이하, 메모리 장치가 셀프 리프레쉬 모드에 진입할 경우와 셀프 리프레쉬 모드에 진입하지 않을 경우 구분하여 제어부(도 4b)의 동작을 설명하기로 한다.
우선, 셀프 리프레쉬 모드에 진입하지 않을 경우, 셀프 리프레쉬 커맨드 신호(self_refresh)는 로우 레벨이 된다. 로우 레벨의 셀프 리프레쉬 커맨드 신호(self_refresh)를 수신하는 인버터(IN2)는 하이 레벨의 출력신호를 NMOS 트랜지스터(N2)에 인가하고, NMOS 트랜지터(N2)는 턴온되어 로우 레벨의 출력신호를 래치부(416)에 인가하고 제어부(410)의 출력신호 (db_sref)는 로우 레벨이 된다.
다음으로, 셀프 리프레쉬 모드에 진입할 경우, 셀프 리프레쉬 커맨드 신호(self_refresh)는 하이 레벨이 되어 NMOS 트랜지스터(N2)는 턴오프 된다. 펄스 신호인 더블 리프레쉬 주파수 발생기(380)의 출력신호(db_timer)가 첫번째 라이징 일때 NMOS 트랜지스터(N1)는 턴온되고 제어신호(db_sref)는 하이 레벨이 된다. 즉, 셀프 리프레쉬 모드 진입후 더블 리프레쉬 주파수 발생기(380)의 출력신호 (db_timer)가 첫번째 라이징 이전까지 제어신호(db_sref)는 래치부(416)에 의해 로우 레벨이 된다.
도 4c 는 도 4a 의 발생부(420)를 도시한 도면이다.
도 4c 에 도시된 바와 같이, 발생부(420)는 선택부(421), 펄스 발생부(422), 출력부(423)를 구비한다.
선택부(421)는 제어신호(db_sref)에 의해 주파수 체배기(320)로부터 수신한 2개의 펄스 신호(4t0, 8t0)중 하나의 펄스 신호를 선택하여 펄스 발생부(422)로 전달한다.
펄스 발생부(422)는 수신한 펄스 신호를 출력부(423)로 전달하고, 출력부 (423)는 셀프 리프레쉬 커맨드 신호(self_refresh)에 의해 펄스 발생부(422)로부터 수신한 펄스 신호를 리프레쉬 신호(srefreq)로 출력한다.
선택부(421)는 3개의 낸드게이트(NG1, NG2, NG3)를 구비한다. 낸드게이트 (NG1)는 반전된 제어신호(db_srefb)와 4t0 의 주기를 갖는 펄스 신호 (4t0)를 수신한다. 또한 낸드게이트(NG2)는 제어신호(db_sref)와 8t0 의 주기를 갖는 펄스 신호(8t0)를 수신한다. 제어신호(db_sref)가 로우 레벨이면 선택부(421)는 4t0 의 주기를 갖는 펄스 신호(4t0)를 펄스 발생부(422)로 전달하고, 제어신호 (db_sref)가 하이 레벨이면 선택부(421)는 8t0 의 주기를 갖는 펄스 신호(8t0)를 펄스 발생부 (422)로 전달한다.
이러한 펄스 신호를 선택부(421)로부터 수신한 펄스 발생부(424)는 인버터 체인(424)과 노아게이트(NG5)를 구비하고, 수신한 펄스 신호를 출력부(423)로 전달한다.
출력부(423)는 낸드게이트(NG4)와 인버터(IN1)를 구비한다. 셀프 리프레쉬 커맨드 신호(self_refresh)가 로우 레벨이면 로우 레벨의 리프레쉬 신호(srefreq)를 출력하고, 셀프 리프레쉬 커맨드 신호(self_refresh)가 하이 레벨이면 펄스 발생부(422)로부터 수신한 펄스 신호를 리프레쉬 신호(srefreq)로 출력한다.
도 4d 는 도 4a 에 도시된 주파수 선택 발생기의 동작파형을 도시한 것이다.
이하, 도 4d 를 참조하여 주파수 선택 발생기(330)의 동작에 대해 상세히 설명하기로 한다.
도 4d 에 도시된 바와 같이, 메모리 장치에 클럭(clk)이 인가 되고, 메모리 장치가 셀프 리프레쉬 모드에 진입하면, 셀프 리프레쉬 커맨드 신호(self_refresh)는 하이 레벨이 된다. 하이 레벨의 셀프 리프레쉬 커맨드 신호(self_refresh)에 의해 더블 리프레쉬 주파수 발생기(380)는 2T0 의 주기를 갖는 펄스 신호(db_timer)를 출력한다. 2T0 주기의 펄스 신호(db_timer)는 제어부(410)로 인가 되어 펄스 신호 (db_timer)가 첫번째 라징 할때, 즉, 셀프 리프레쉬 모드 진입후 T0 의 시간이 경과 후에 제어신호(db_sref)는 하이 레벨이 된다. 그 결과, 제어신호(db_sref)가 로우 레벨인 구간(셀프 리프레쉬 모드 진입후 T0 의 시간)까지 발생부(420)는 4t0 의 주기를 갖는 펄스 신호를 선택하여 4t0 의 주기로 리프레쉬 신호(srefreq)를 출력한다. 제어신호(db_sref)가 하이 레벨인 구간(T0 의 시간 이후)에 발생부(420)는 8t0 의 주기를 갖는 펄스 신호을 선택하여 8t0 의 주기로 리프레쉬 신호(srefreq)를 출력한다.
도 5 는 도 3 의 어드레스 제어부(350)를 도시한 도면이다
도시된 바와 같이, 어드레스 제어부는 복수개의 어드레스 래치(510, 520)를 구비한다.
어드레스 래치(510, 520)는 주파수 선택 발생기(330)로부터 리프레쉬 신호(srefreq)를 수신하여 N비트의 어드레스 신호(AL0, ALn)를 출력한다. 어드레스 신호(AL0, ALn)는 뱅크 제어부(360)로 전달된다. 또한, 어드레스 신호(AL0, ALn)에서 N번째 비트의 신호인 최상위 비트(MSB) 신호(ALn)는 더블 리프레쉬 주파수 발생기(380)로 전달한다.
도 6a 는 도 3 의 더블 리프레쉬 주파수 발생기(380)를 도시한 도면이다.
도시된 바와 같이, 더블 리프레쉬 주파수 발생기는 퓨즈 선택기 (610), 발생부(620), 선택부(660)를 구비한다.
퓨즈 선택기(610)는 4개의 주파수 선택 신호(Select1, Select2, Select3, Select4)를 출력하여 선택부(660)로 전달한다. 발생부(620)는 셀프 리프레쉬 커맨드 신호(self_refresh)와 어드레스 제어부(350)로부터 수신하는 최상위 비트 신호(ALn)를 수신하여 N개의 펄스 신호(2tref, 4tref, 8tref, 16tref, ..., 2ntref)를 선택부(660)로 전달한다.
선택부(660)는 주파수 선택 신호(Select1, Select2, Select3, Select4)에 의해 N개의 펄스 신호(2tref, 4tref, 8tref, 16tref, ..., 2ntref)중 하나의 펄스 신호를 선택하여 주파수 선택 발생기(330)로 전달한다.
도 6b 는 도 6a 의 발생부(620)를 도시한 것이다.
도시된 바와 같이, 발생부는 N개의 동일한 더블 리프레쉬 래치(621, 622, 623, 624, 625, 626, 627, 628, 629, 630)를 구비한다.
각 더블 리프레쉬 래치(621, 622, 623, 624, 625, 626, 627, 628, 629, 630))는 체인 형태로 연결되고, 셀프 리프레쉬 커맨드 신호(self_refresh)를 각각 수신한다. 어드레스 제어부(350)로부터 전달되는 최상위 비트 신호(Aln)는 더블 리프레쉬 래치(621)로 전달된다. 이렇게 신호를 수신한 더블 리프레쉬 래치(621)는 최상위 비트 신호(Aln)의 주기보다 2배 증가된 주기를 갖는 펄스 신호(2tref)를 출력단자와 연결된 더블 리프레쉬 래치(622)와 선택부(660)로 전달한다. 2배 주기의 펄스 신호(2tref)를 수신한 더블 리프레쉬 래치(622)는 수신한 펄스 신호의 주기를 다시 2배하여 즉, 최상위 비트 신호(Aln)보다 4배의 주기를 갖는 펄스 신호(4tref)를 출력단자와 연결된 더블 리프레쉬 래치(623)와 선택부(660)로 전달한다. 4배 주기의 펄스 신호(4tref)를 수신하는 더블 리프레쉬 래치(623)는 수신한 펄스 신호의 주기를 다시 2배하여 즉, 최상위 비트 신호(Aln)보다 8배의 주기를 갖는 펄스 신호(8tref)를 출력단자와 연결된 더블 리프레쉬 래치(624)와 선택부(660)로 전달한다.
이렇게 N개의 더블 리프레쉬 래치(621, 622, 623, 624, 625, 626, 627, 628, 629, 630)는 최상위 비트 신호(Aln)의 주기를 각각 2배, 4배, 8배, ..., 2n배 하여 각 출력단자와 연결된 더블 리프레쉬 래치와 선택부(660)로 출력신호인 펄스 신호(2tref, 4tref, 8tref, ..., 2ntref)를 전달한다.
도 6c 는 도 6b 의 동일한 N개의 더블 리프레쉬 래치(621, 622, 623, 624, 625, 626, 627, 628, 629, 630)중 하나의 더블 리프레쉬 래치를 도시한 것이다.
도시된 바와 같이, 더블 리프레쉬 래치는 2개의 래치부(631, 632)와 스위치(S1), 스위치부(634), 2개의 인버터(IN5, IN6)를 구비한다.
2개의 래치(631, 632)는 각각 2개의 인버터((IN1과 IN2), (IN3과 IN4))로 구성되고, 스위치(S1)는 2개의 래치부(631, 632)를 연결한다. 인버터(IN5)는 래치부(632)의 출력신호를 홀딩하여 다른 래치부(631)로 전달하는 또 하나의 래치부(633)를 형성한다. 인버터(IN6)는 래치부(632)의 출력신호를 수신하여 더블 리프레쉬 래치의 출력신호를 출력한다. 스위치부(634)는 인버터(IN7)와 NMOS 트랜지스터(N1)를 구비한다.
인버터(IN1, IN3, IN5)와 스위치(S1)는 2개의 펄스 신호(tref, trefb)에 의해 턴온/턴오프된다. tref 신호는 도 2b 에서 N개의 더블 리프레쉬 래치(621, 622, 623, 624, 625, 626, 627, 628, 629, 630)가 각각 수신하는 펄스 신호(Aln, 2tref, 4tref, 8tref, 16tref, 32tref, ..., 2n-1tref)이다. 또한, trefb 신호는 tref 신호의 반전된 펄스 신호이다. 스위치부(634)는 셀프 리프레쉬 커맨드 신호 (self_refresh)에 의해 턴온/턴오프된다.
이하, 메모리 장치가 셀프 리프레쉬 모드가 아닐 경우와 셀프 리프레쉬 모드일 경우로 구분하여 더블 리프레쉬 래치의 동작에 대해 상세히 설명하기로 한다.
우선, 메모리 장치가 셀프 리프레쉬 모드가 아닐 경우, 셀프 리프레쉬 커맨드 신호(self_refresh)가 로우 레벨되어 스위치부(634)가 턴온되고, 즉, 더블 리프레쉬 래치는 펄스 신호가 아닌 로우 레벨인 일정 레벨의 신호를 출력한다.
다음으로, 메모리 장치가 셀프 리프레쉬 모드일 경우, 셀프 리프레쉬 커맨드 신호(self_refresh)가 하이 레벨이 되어 스위치부(634)는 턴오프되고, 인버터(IN1, IN3, IN5)와 스위치(S1)는 수신하는 tref 신호와 trefb 신호에 의해 턴온/턴오프가 반복된다. 펄스 신호인 tref 신호가 하이 레벨이면 인버터(IN3, IN5)는 턴온되고 인버터(IN1)와 스위치(S1)는 턴오프 된다. 인버터(IN3. IN5)는 래치부(632)의 출력신호를 홀딩하게 된다. tref 신호가 로우 레벨이면 인버터(IN1)와 스위치(S1)는 턴온되고, 인버터(IN3, IN5)는 턴오프 된다. 그래서 인버터(IN1)는 래치부(631)의 출력신호를 홀딩하고, 스위치(S1)는 래치부(631)의 출력신호를 인버터(IN4)로 전달한다.
일정 주기의 펄스 신호인 tref 신호에 의해 더블 리프레쉬 래치는 전술한 과정을 반복적으로 하게 되고, 이러한 과정에 의해 더블 리프레쉬 래치는 수신한 tref 신호의 주기보다 2배가 증가된 주기를 갖는 펄스 신호(2tref)를 출력한다.
도 6d 는 도 6a 의 선택부(660)를 도시한 것이다.
또한, 도 6d는 발생부(620)로부터 수신하는 N개의 펄스 신호중 최상위 비트 신호(ALn)의 주기보다 각각 64배, 128배, 512배, 1024배의 주기를 갖는 펄스 신호(64tref, 128tref, 512tref, 1024tref)가 4개의 주파수 선택 신호(Select1, Select2, Select3, Select4)에 의해 선택되는 경우로 국한하여 도시한 것이다.
도 6d 에 도시된 바와 같이, 선택부는 7개의 낸드 게이트(NG1 ~ NG7)와 인버터(IN1)를 구비한다.
4개의 펄스 신호(64tref, 128tref, 512tref, 1024tref)와 4개의 주파수 선택 신호(Select1, Select2, Select3, Select4)는 각각 대응하여 4개의 낸드 게이트 (NG1, NG2, NG3, NG4)로 각각 전달 된다. 4개의 펄스 신호(64tref, 128tref, 512tref, 1024tref)중 하나의 펄스 신호를 선택할 경우, 선택할 펄스 신호와 대응하는 주파수 선택 신호를 하이 레벨로 하면 선택부(660)는 하이 레벨인 주파수 선택 신호와 대응하는 하나의 펄스 신호를 선택하여 출력한다. 이렇게 선택하여 출력되는 펄스 신호는 주파수 선택 발생기(330)로 전달된다.
일예로 512tref 신호를 선택할 경우, 4개의 주파수 선택 신호(Select1, Select2, Select3, Select4)중 Select3 신호만 하이 레벨로 하고, 나머지 신호 (Select1, Select2, Select4)는 로우 레벨의 신호로 하면, 선백부(660)는 512tref 신호를 출력한다.
다음, 종래의 장치와 본 발명 장치의 차이점을 살펴본 후, 본 발명의 우수성에 대해 설명하기로 한다.
또한, 메모리 장치가 셀프 리프레쉬 모드에 진입후 충분한 시간이 경과하여 고온 상태의 메모리 장치 내부 온도가 일정 수준 이하로 하강하였을 경우, 8t0 의 주기를 갖는 리프레쉬 신호(srefreq)가 출력되도록 하는 경우로 가정하여 설명하기로 한다.
우선, 종래의 장치는 셀프 리프레쉬 모드에 진입할 경우, 도 2a 에 도시된 바와 같이, 주파수 선택 발생기는 퓨즈 선택기(210)가 출력하는 주파수 선택 신호(Select1, Select)에 의해 주파수 체배기로부터 전달되는 각각 4t0 와 8t0 의 주기를 갖는 펄스 신호(4t0 , 8t0)중 하나의 펄스 신호를 선택하고, 선택한 펄스 신호의 주기를 갖는 리프레쉬 신호(srefreq)를 출력한다. 따라서 주파수 선택 발생기는 주파수 선택 신호(Select, Select2)중 Select2 신호에 의해 8t0 의 주기를 갖는 펄스 신호(8t0)를 선택한다. 따라서 도 2b 에 도시된 바와 같이, 주파수 선택 발생기는 8t0 의 주기를 갖는 리프레쉬 신호(srefreq)를 출력한다.
반면, 본 발명의 장치는 셀프 리프레쉬 모드에 진입할 경우, 도 6a 에 도시된 바와 같이, 더블 리프레쉬 주파수 발생기는 퓨즈 선택기(610)가 출력하는 주파수 선택 신호(Select1, Select2, Select3, Select4)에 의해 발생부(620)로부터 출력되는 N개의 펄스 신호(2tref, 4tref, 8tref, ..., 2ntref)중 8t0 의 주기를 갖는 펄스 신호(8tref)를 선택하여 주파수 선택 발생기(330)로 전달한다. 8tref 신호를 수신한 주파수 선택 발생기(330)는 도 4a ~ 도4c 에 도시된 바와 같이, 제어신호(db_sref)에 의해 주파수 체배기로부터 전달되는 각각 4t0, 와 8t0 의 주기를 갖는 펄스 신호(4t0 , 8t0)중 일정시간 동안 4t0 의 주기를 갖는 펄스 신호(4t0)를 선택하고, 일정시간 이후에는 제어신호(db_sref)에 의해 8t0 의 주기를 갖는 펄스 신호(8t0)를 선택한다. 따라서 도 4d 에 도시된 바와 같이, 주파수 선택 발생기는 제어신호(db_sref)에 의해 일정시간(T0) 동안은 4t0 의 주기를 갖는 리프레쉬 신호(srefreq)를 출력하고, 일정시간(T0) 이후에는 8t0 의 주기를 갖는 리프레쉬 신호(srefreq)를 출력한다.
이상에서 알 수 있는 바와 같이, 본 발명에 따른 메모리 장치의 셀프 리프레쉬 주기 제어 장치는 셀프 리프레쉬 동작시 각 뱅크가 리프레쉬되는 주기를 셀프 리프레쉬 진입 시간에 따라 각각 다르게 함으로써 메모리 장치 내부의 온도 변화에 적절하게 대응하여 리프레쉬 동작을 할 수 있다.
도 1 은 종래의 셀프 리프레쉬 모드 진입시 리프레쉬 신호 발생 과정을 도시한 도면.
도 2a 는 도 1 의 주파수 선택 발생기의 회로를 도시한 도면.
도 2b 는 도 2a 의 동작파형을 도시한 도면.
도 3 은 본 발명에 따른 셀프 리프레쉬 모드 진입시 리프레쉬 신호 발생 과정을 도시한 도면.
도 4a 는 도 3 에서 주파수 선택 발생기의 내부 블럭을 도시한 도면.
도 4b 는 도 4a 에서 제어부의 회로를 도시한 도면.
도 4c 는 도 4a 에서 발생부의 회로를 도시한 도면.
도 4d 는 도 4a 의 동작파형을 도시한 도면.
도 5 는 도 3 에서 어드레스 제어부의 내부 블럭을 도시한 도면.
도 6a 는 도 3 에서 더블 리프레쉬 주파수 발생기의 내부 블럭을 도시한 도면.
도 6b 는 도 6a 에서 발생부의 내부 블럭을 도시한 도면.
도 6c 는 도 6b 에서 래치부의 회로를 도시한 도면.
도 6d 는 도 6a 에서 선택부의 회로를 도시한 도면.
- 도면의 주요부분에 대한 부호의 설명 -
110, 310 : 발진기 120. 320 : 주파수 체배기
130, 330 : 주파수 선택 발생기 140, 340 : 로우 제어부
150, 350 : 어드레스 제어부 160, 360 : 뱅크 제어부
170, 370 : 코아부 380 : 더블 리프레쉬 주파수 발생기
210, 610 : 퓨즈 선택기 220, 420, 620 : 발생부
410 : 제어부 221, 421, 660 : 선택부
222, 412, 422 : 펄스 발생부 223, 413, 423 : 출력부
411 : 입력부 510, 520 : 어드레스 래치
621, 622, 623, 624, 625, 626, 627, 628, 629, 630 : 더블 리프레쉬 래치
414, 416, 631, 632, 633 : 래치부

Claims (7)

  1. 메모리 장치의 셀프 리프레쉬 주기 제어 장치에 있어서,
    셀프 리프레쉬 커맨드 신호에 의하여 제 1 주기를 갖는 제 1 펄스 신호를 발생하는 발진기;
    상기 발진기로부터 출력되는 상기 제 1 펄스 신호를 수신하여 상기 제 1 펄스 신호의 주기보다 더 증가된 주기를 갖는 복수개의 제 2 펄스 신호를 발생하는 주파수 체배기;
    상기 주파수 체배기로부터 출력되는 상기 복수개의 제 2 펄스 신호중 하나의 신호를 선택하여 출력하는 주파수 선택 발생기;
    상기 주파수 선택 발생기의 출력신호를 수신하여 어드레스 신호를 출력하는 어드레스 제어 수단;
    상기 어드레스 제어 수단으로부터 출력되는 상기 어드레스 신호의 최상위 비트 신호를 수신하여 출력신호인 제 3 펄스 신호를 상기 주파수 선택 발생기로 전달하는 더블 리프레쉬 주파수 발생기를 구비하며,
    상기 셀프 리프레쉬 커맨드 신호는 상기 주파수 선택 발생기와 상기 더블 리프레쉬 주파수 발생기에 인가되며,
    상기 제 3 펄스 신호를 수신한 상기 주파수 선택 발생기는 시간의 경과에 따라 상기 복수개의 제 2 펄스 신호중 각각 다른 주기의 펄스 신호를 선택하여 출력하는 것을 특징으로 하는 메모리 장치의 셀프 리프레쉬 주기 제어 장치.
  2. 상기 1 항에 있어서,
    상기 더블 리프레쉬 주파수 발생기는,
    퓨즈의 연결에 따라 복수개의 주파수 선택 신호를 출력하는 퓨즈 선택기;
    상기 어드레스 제어 수단으로부터 상기 최상위 비트 신호를 수신하여 N개의 제 4 펄스 신호를 출력하는 제 2 발생 수단;
    상기 N개의 제 4 펄스 신호중 하나의 펄스 신호를 선택하여 상기 제 3 펄스 신호를 출력하는 제 2 선택 수단을 구비하며,
    상기 셀프 리프레쉬 커맨드 신호는 상기 제 2 발생 수단에 인가되며,
    상기 제 2 발생 수단은 수신한 상기 최상위 비트 신호의 주기를 2배, 4배, 8배, ..., 2n 배(n은 자연수)하여 상기 N개의 제 4 펄스 신호를 출력하고,
    상기 제 2 선택 수단은 상기 복수개의 주파수 선택 신호에 의해 상기 N개의 제 4 펄스 신호중 하나의 펄스 신호를 선택하여 상기 제 3 펄스 신호를 출력하는 것을 특징으로 하는 메모리 장치의 셀프 리프레쉬 주기 제어 장치.
  3. 상기 2 항에 있어서,
    상기 제 2 발생 수단은,
    N개의 제 1 래치 수단을 구비하며,
    상기 N개의 제 1 래치 수단은 체인형태로 연결되며,
    상기 셀프 리프레쉬 커맨드 신호는 상기 N개의 제 1 래치 수단에 각각 인가되고,
    상기 최상위 비트 신호는 상기 N개의 제 1 래치 수단중 첫번째 제 1 래치 수단에 인가되고,
    i(여기서, i는 1부터 N까지)번째 상기 제 1 래치 수단의 출력신호는 (i+1)번째 상기 제 1 래치 수단과 상기 제 2 선택 수단으로 인가되며,
    상기 N개의 제 1 래치 수단은 수신한 신호의 주기를 2배 증가하여 상기 N개의 제 4 펄스 신호를 출력하는 것을 특징으로 하는 메모리 장치의 셀프 리프레쉬 주기 제어 장치.
  4. 상기 3 항에 있어서,
    상기 i번째 제 1 래치 수단은,
    제 1 인버터와 제 2 인버터로 구성된 제 2 래치 수단과,
    제 3 인버터와 제 4 인버터로 구성된 제 3 래치 수단과,
    상기 제 2 래치 수단의 출력단자와 상기 제 3 래치 수단의 입력단자 사이에 연결된 스위치와,
    상기 제 3 래치 수단의 출력신호를 수신하여 상기 제 2 래치 수단으로 전달하는 제 5 인버터와,
    상기 제 3 래치 수단의 입력단자와 접지 사이에 연결된 스위치 수단과,
    상기 제 3 래치 수단의 출력신호를 수신하여 상기 i번째 제 1 래치 수단의 출력신호를 출력하는 제 6 인버터를 구비하며,
    상기 셀프 리프레쉬 커맨드 신호는 상기 스위치 수단으로 인가되고,
    상기 i번째 제 1 래치 수단이 수신하는 펄스 신호는 상기 제 1, 제 3 및 제 5 인버터와 상기 스위치로 인가되며,
    상기 제 1, 제 3 및 제 5 인버터와 상기 스위치는 수신한 펄스 신호에 의해 턴온/턴오프 되고,
    상기 제 1, 제 3 및 제 5 인버터와 상기 스위치의 턴온/턴오프에 의해 상기 제 2 내지 제 4 래치 수단의 동작이 인에이블되고,
    상기 제 2 내지 제 4 래치 수단의 동작에 의해 상기 i번째 제 1 래치 수단은수신한 펄스 신호의 주기를 2배하여 출력하는 것을 특징으로 하는 메모리 장치의 셀프 리프레쉬 주기 제어 장치.
  5. 상기 1 항에 있어서,
    상기 주파수 선택 발생기는,
    상기 제 3 펄스 신호를 수신하여 제 1 제어신호를 출력하는 제어 수단과,
    상기 제 1 제어신호에 의해 상기 복수개의 제 2 펄스 신호중 하나의 펄스 신호를 선택하여 출력하는 제 1 발생 수단을 구비하며,
    상기 셀프 리프레쉬 커맨드 신호는 상기 제어 수단과 상기 제 1 발생 수단에 인가되며,
    상기 제어 수단은 상기 제 3 펄스 신호가 하이 레벨로 인에이블 되는 경우, 로우 레벨에서 하이 레벨로 변화하는 상기 제 1 제어신호를 출력하고,
    상기 제 1 발생 수단은 상기 제 1 제어신호의 레벨에 따라 상기 복수개의 제 2 펄스 신호중 각각 다른 주기를 갖는 펄스 신호를 선택하여 출력하는 것을 특징으로 하는 메모리 장치의 셀프 리프레쉬 주기 제어 장치.
  6. 상기 5 항에 있어서,
    상기 제어 수단은,
    상기 제 3 펄스 신호와 상기 제 1 제어신호를 수신하는 입력 수단과,
    상기 입력 수단의 출력신호를 수신하는 제 1 펄스 발생 수단과,
    상기 제 1 펄스 발생 수단의 출력신호를 수신하여 상기 제 1 제어신호를 상기 제 1 발생 수단과 상기 입력 수단으로 전달하는 제 1 출력 수단을 구비하며,
    상기 셀프 리프레쉬 커맨드 신호는 상기 입력 수단과 상기 제 1 출력 수단에 인가되며,
    수신한 상기 제 3 펄스신호가 첫번째 라이징시에 로우 레벨에서 하이 레벨로 천이하는 상기 제 1 제어신호를 출력하는 것을 특징으로 하는 메모리 장치의 셀프 리프레쉬 주기 제어 장치.
  7. 상기 제 5 항에 있어서,
    상기 제 1 발생 수단은,
    상기 복수개의 제 2 펄스 신호중 상기 제 1 제어신호에 의해 하나의 펄스 신호를 선택하여 출력하는 제 1 선택 수단과,
    상기 선택 수단의 출력신호를 수신하는 제 2 펄스 발생 수단과,
    상기 제 2 펄스 발생 수단의 출력신호를 수신하여 리프레쉬 신호를 출력하는 제 2 출력 수단을 구비하며,
    상기 셀프 리프레쉬 커맨드 신호는 상기 제 2 출력 수단에 인가되며,
    상기 제 1 선택 수단은 수신한 상기 제 1 제어신호의 레벨에 따라 상기 복수개의 제 2 펄스 신호중 각각 다른 주기를 갖는 펄스 신호를 선택하여 출력하고,
    상기 제 2 출력 수단은 상기 제 1 선택 수단이 출력하는 펄스 신호의 주기를 갖는 상기 리프레쉬 신호를 출력하는 것을 특징으로 하는 메모리 장치의 셀프 리프레쉬 주기 제어장치.
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