KR20050101861A - Voltage driver circuit for semiconductor device - Google Patents

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KR20050101861A KR1020040027094A KR20040027094A KR20050101861A KR 20050101861 A KR20050101861 A KR 20050101861A KR 1020040027094 A KR1020040027094 A KR 1020040027094A KR 20040027094 A KR20040027094 A KR 20040027094A KR 20050101861 A KR20050101861 A KR 20050101861A
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Abstract

본 발명은 반도체 소자의 전압 드라이버 회로에 관한 것으로, 파워다운 모드와 관련된 인에이블 신호를 이용하여 전압 드라이버의 동작을 제어함으로써, 파워다운 모드시 전류소모를 방지할 수 있고, 파워다운 모드에서 정상 동작 모드로 변환할 때, 인가되는 신호의 타이밍을 제어하여 전압 드라이버의 동작을 위한 충분한 바이어스가 인가되기까지 전압 드라이버의 출력을 안정화시킬 수 있는 반도체 소자의 전압 드라이버 회로를 제공한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a voltage driver circuit of a semiconductor device, by controlling an operation of a voltage driver using an enable signal related to a power down mode, thereby preventing current consumption in a power down mode, and operating normally in a power down mode. Provided is a voltage driver circuit of a semiconductor device capable of controlling the timing of an applied signal when stabilizing to a mode to stabilize the output of the voltage driver until a sufficient bias for the operation of the voltage driver is applied.

Description

반도체 소자의 전압 드라이버 회로{Voltage driver circuit for semiconductor device} Voltage driver circuit for semiconductor device

본 발명은 반도체 소자의 전압 드라이버 회로에 관한 것으로, 특히, 파워다운 상태에서 정상 상태로 전환시, 전원 회로 출력의 불안정한 상태를 제거할 수 있는 전압 드라이버 회로를 제공한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a voltage driver circuit of a semiconductor device, and more particularly, to a voltage driver circuit capable of eliminating an unstable state of a power supply circuit output when switching from a power down state to a normal state.

일반적으로 반도체 소자의 전압 드라이버 회로는 기준전압과 출력 전압을 비교하는 부분과 출력을 담당하는 부분으로 구성된다. In general, the voltage driver circuit of a semiconductor device is composed of a part for comparing a reference voltage and an output voltage and a part responsible for an output.

도 1은 종래의 반도체 소자의 전압 드라이버 회로도이다. 1 is a voltage driver circuit diagram of a conventional semiconductor device.

도 1을 참조하면, 기준전압(Vrc)과 출력전압(Vout)에 따라 비교 전압(Vdf)을 생성하는 비교부(10)와, 상기 비교 전압(Vdf)에 따라 출력전압(Vout)을 생성하는 출력부(20)를 포함한다. Referring to FIG. 1, a comparison unit 10 generating a comparison voltage Vdf according to a reference voltage Vrc and an output voltage Vout, and an output voltage Vout according to the comparison voltage Vdf. It includes an output unit 20.

비교부(10)는 전원전압과 비교전압(Vdf) 출력단 사이에 접속되어 제 1 노드(Q1)에 따라 구동하는 제 1 PMOS 트랜지스터(P1)와, 전원전압과 제 1 노드(Q1) 사이에 접속되어 제 1 노드(Q1)에 따라 구동하는 제 2 PMOS 트랜지스터(P2)와, 비교전압(Vdf) 출력단과 제 2 노드(Q2) 사이에 접속되어 기준전압(Vrc)에 따라 구동하는 제 1 NMOS 트랜지스터(N1)와, 제 1 노드(Q1)와 제 2 노드(Q2) 사이에 접속되어 출력전압(Vout)에 따라 구동하는 제 2 NMOS 트랜지스터(N2)와, 제 2 노드(Q2)와 접지전원 사이에 접속되어 외부 바이어스에 따라 구동하는 제 3 NMOS 트랜지스터(N3)를 포함한다. The comparator 10 is connected between the power supply voltage and the output of the comparison voltage Vdf, and is connected between the first PMOS transistor P1 driving along with the first node Q1, and between the power supply voltage and the first node Q1. First NMOS transistor connected between the second PMOS transistor P2 and the comparison voltage Vdf output terminal and the second node Q2 that are driven according to the first node Q1 and driven according to the reference voltage Vrc. (N1), between the second NMOS transistor (N2) connected between the first node (Q1) and the second node (Q2) and driven according to the output voltage (Vout), between the second node (Q2) and the ground power source. And a third NMOS transistor N3 connected to and driven according to an external bias.

출력부(20)는 전원전압과 출력전압(Vout) 출력단 사이에 접속되어 비교전압(Vdf)에 따라 구동하는 제 3 PMOS 트랜지스터(P3)를 포함한다. The output unit 20 includes a third PMOS transistor P3 connected between the power supply voltage and the output voltage Vout output terminal and driven according to the comparison voltage Vdf.

상술한 구성을 갖는 종래의 전압 드라이버 회로의 동작을 살펴보면 다음과 같다. The operation of the conventional voltage driver circuit having the above-described configuration is as follows.

기준전압 및 출력전압(Vrc 및 Vout)을 입력받아 두 전압의 차에 의해 비교전압(Vdf)을 생성하게 되고, 비교전압(Vdf)에 따라 출력부(20) 내의 제 3 PMOS 트랜지스터(P3)를 동작시켜 출력 전압을 생성하게 된다.The reference voltage and the output voltages Vrc and Vout are input to generate the comparison voltage Vdf by the difference between the two voltages, and according to the comparison voltage Vdf, the third PMOS transistor P3 in the output unit 20 is generated. To generate an output voltage.

이때, 출력 전압이 높은 경우에도 비교부는 빠른 응답을 위해 일정한 바이어스 커런트를 소모하게 된다. 이러한 전력 소모량을 줄이기 위해 파워다운 모드시에는 바이어스 레벨을 그라운드 레벨로 변경하였다. In this case, even when the output voltage is high, the comparator consumes a certain bias current for a quick response. In order to reduce the power consumption, the bias level is changed to the ground level in the power down mode.

하지만, 파워다운 모드를 빠져나올 때, 비교기의 바이어스 레벨이 회복되는 동안 출력 트랜지스터의 게이트 전극에 인가되는 전압의 상태가 확실하게 결정되지 않아 출력이 불안정해지는 문제가 발생한다. However, when exiting the power-down mode, the state of the voltage applied to the gate electrode of the output transistor while the bias level of the comparator is recovered is not determined reliably, resulting in a problem that the output becomes unstable.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 파워다운 모드를 빠져나올 때, 비교기의 바이어스 레벨이 충분히 회복될 때까지 출력 트랜지스터의 게이트 전극의 전압을 일정한 레벨로 유지하여 출력 전압의 불안정성을 제거할 수 있는 반도체 소자의 전압 드라이버 회로를 제공한다. Therefore, in order to solve the above problem, the present invention eliminates the instability of the output voltage by maintaining the voltage of the gate electrode of the output transistor at a constant level until the bias level of the comparator is sufficiently recovered. A voltage driver circuit of a semiconductor device can be provided.

본 발명에 따른 파워 인에이블 신호에 따라 제어전압을 생성하는 제어 전압 생성부와, 상기 파워 인에이블 신호와 상기 제어전압에 따라 구동하고, 기준전압과 출력전압의 전압차에 따라 차동전압을 출력하되, 상기 제어전압에 의해 턴온될 때까지 상기 차동전압의 전압레벨을 소정 레벨로 유지하는 차동증폭부 및 상기 차동전압과 상기 제어전압에 따라 상기 출력전압을 생성하는 출력부를 포함하는 반도체 소자의 전압 드라이버 회로를 제공한다. A control voltage generation unit for generating a control voltage according to the power enable signal according to the present invention, and driving according to the power enable signal and the control voltage, and outputs a differential voltage in accordance with the voltage difference between the reference voltage and the output voltage And a differential amplifier for maintaining the voltage level of the differential voltage at a predetermined level until turned on by the control voltage, and an output unit for generating the output voltage according to the differential voltage and the control voltage. Provide a circuit.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.

도 2는 본 발명에 따른 전압 드라이버 회로도이다. 2 is a circuit diagram of a voltage driver according to the present invention.

도 3은 도 2의 지연부의 회로도이다. 3 is a circuit diagram of a delay unit of FIG. 2.

도 2 및 도 3을 참조하면, 파워 인에이블 신호(En)에 따라 제어 전압(Vcs)을 생성하는 제어 전압 생성부(100)와, 파워 인에이블 신호(En)와 제어 전압(Vcs)에 따라 구동하고, 기준전압(Vref)과 출력전압(Vout)의 전압차에 따라 차동 전압(Vdf)을 출력하되, 제어 전압(Vcs)에 의해 턴온될 때까지 차동전압(Vdf)의 전압레벨을 소정 전압 레벨로 유지하는 차동증폭부(200)와, 차동전압(Vdf)과 제어 전압(Vcs)에 따라 출력전압(Vout)을 생성하는 출력부(300)를 포함한다. 2 and 3, the control voltage generator 100 generates a control voltage Vcs according to the power enable signal En, and the power enable signal En and the control voltage Vcs. And outputs a differential voltage Vdf according to the voltage difference between the reference voltage Vref and the output voltage Vout, and sets the voltage level of the differential voltage Vdf until the voltage is turned on by the control voltage Vcs. The differential amplifier 200 maintains the level, and the output unit 300 for generating the output voltage (Vout) according to the differential voltage (Vdf) and the control voltage (Vcs).

파워 인에이블 신호는 디램 소자의 커맨드 디코더에 의해 제어된다. The power enable signal is controlled by the command decoder of the DRAM device.

제어 전압 생성부(100)는 파워 인에이블 신호(En)를 반전하는 인버터(I10)와, 전원전압(VDD)과 접지전원사이에 접속되어 인버터(I10)의 출력에 따라 바이어스 전압(VBias) 또는 접지전원을 출력하는 출력 트랜지스터(T10)를 포함한다. 제어 전압 생성부(100)는 출력 트랜지스터(T10)의 게이트 단자에 인가되는 반전된 파워 인에이블 신호(Enb)가 로직 로우일 경우에는 바이어스 전압(VBias)을 제어 전압(Vcs)으로 출력하고, 반전된 파워 인에이블 신호가 로직 하이일 경우에는 접지전원을 제어 전압(Vcs)으로 출력한다. 바이어스 전압(VBias)은 차동 증폭부(200)와 출력부(300)내의 소자의 상태를 쌔츄레이션(Saturation) 상태로 만들수 있는 전압을 지칭한다. The control voltage generation unit 100 is connected between the inverter I10 for inverting the power enable signal En and the power supply voltage VDD and the ground power supply, and according to the output of the inverter I10, the bias voltage VBias or the like. And an output transistor T10 for outputting a ground power source. The control voltage generator 100 outputs the bias voltage VBias as the control voltage Vcs when the inverted power enable signal Enb applied to the gate terminal of the output transistor T10 is logic low and inverts the voltage. When the power enable signal is logic high, the ground power is output as the control voltage (Vcs). The bias voltage VBias refers to a voltage capable of bringing the states of the devices in the differential amplifier 200 and the output 300 into a saturation state.

차동증폭부(200)는 파워 인에이블 신호(En)를 소정 시간 지연시키기 위한 지연부(210)와, 기준전압(Vref)과 출력전압(Vout)의 전압차에 따라 차동전압(Vdf)을 생성하되, 제어 전압(Vcs) 레벨이 회복될 때까지 지연된 파워 인에이블 신호(En)에 따라 차동전압(Vdf)으로 전원전압을 출력하는 차동증폭기(220)를 포함한다. 지연부(210)는 입력된 신호를 반전하는 지연인버터(I100)와, 지연인버터(I100)의 입력단과 접지전원사이에 접속된 커패시터(C100)를 포함하는 다수의 지연수단(210-1 내지 210-n)이 직렬 접속되어 구성되는 것이 바람직하다. 차동증폭기(220)는 전원전압(VDD)과 차동전압(Vdf) 출력단 사이에 접속되어 지연부(210)의 출력에 따라 구동하는 제 1 PMOS 트랜지스터(P1)와, 전원전압(VDD)과 제 1 노드(Q1) 사이에 접속되어 지연부(210)의 출력에 따라 구동하는 제 2 PMOS 트랜지스터(P2)와, 전원전압(VDD)과 차동전압(Vdf) 출력단 사이에 접속되어 제 1 노드(Q1)에 따라 구동하는 제 3 PMOS 트랜지스터(P3)와, 전원전압(VDD)과 제 1 노드(Q1)사이에 접속되어 제 1 노드(Q1)에 따라 구동하는 제 4 PMOS 트랜지스터(P4)와, 차동전압(Vdf) 출력단과 제 2 노드(Q2)사이에 접속되어 기준전압(Vref)에 따라 구동하는 제 1 NMOS 트랜지스터(N1)와, 제 1 노드(Q1)와 제 2 노드(Q2)사이에 접속되어 출력전압(Vout)에 따라 구동하는 제 2 NMOS 트랜지스터(N2)와, 제 2 노드(Q2)와 접지전원사이에 접속되어 제어 전압(Vcs)에 따라 구동하는 제 3 NMOS 트랜지스터(N3)를 포함한다. The differential amplifier 200 generates a differential voltage Vdf according to the delay unit 210 for delaying the power enable signal En for a predetermined time and a voltage difference between the reference voltage Vref and the output voltage Vout. The differential amplifier 220 outputs the power supply voltage to the differential voltage Vdf according to the delayed power enable signal En until the control voltage Vcs level is restored. The delay unit 210 includes a plurality of delay means 210-1 to 210 including a delay inverter I100 for inverting an input signal and a capacitor C100 connected between an input terminal of the delay inverter I100 and a ground power supply. -n) is preferably configured in series connection. The differential amplifier 220 is connected between the power supply voltage VDD and the differential voltage Vdf output terminal to drive the first PMOS transistor P1, the power supply voltage VDD, and the first power supply according to the output of the delay unit 210. A second PMOS transistor P2 connected between the nodes Q1 and driven according to the output of the delay unit 210, and connected between the power supply voltage VDD and the output terminal of the differential voltage Vdf, is connected to the first node Q1. The third PMOS transistor P3 driven in accordance with the first voltage, the fourth PMOS transistor P4 connected between the power supply voltage VDD and the first node Q1 and driven according to the first node Q1, and the differential voltage. (Vdf) is connected between the output terminal and the second node Q2 and is connected between the first NMOS transistor N1 and the first node Q1 and the second node Q2 which are driven according to the reference voltage Vref. The third NMOS transistor N2, which is driven in accordance with the output voltage Vout, and the third NMOS transistor, which is connected between the second node Q2 and the ground power source and driven in accordance with the control voltage Vcs, is driven. And a register (N3).

본 실시예에서의 지연부는 2*n 개의 지연수단 즉, 짝수개의 지연수단으로 구성하는 것이 바람직하다. 이로써, 동일한 극성(Polarity)을 가지나 시간적으로 지연된 신호를 생성할 수 있다. 또한, 지연수단에 의한 프라파게이션 딜레이(Propagation Delay)는 커패시터의 커패시턴스와 인버터의 크기에 따라 다양하게 변할 수 있다. 지연부(210)는 이에 한정되지 않고, 다양한 형태의 지연회로가 사용될 수 있다. 지연부(210) 내의 지연수단(210-1 내지 210-n)의 개수는 신호의 지연시간에 따라 다양하게 변할 수 있다. The delay unit in this embodiment is preferably composed of 2 * n delay means, that is, even delay means. As a result, a signal having the same polarity but delayed in time can be generated. In addition, the propagation delay caused by the delay means may vary depending on the capacitance of the capacitor and the size of the inverter. The delay unit 210 is not limited thereto, and various types of delay circuits may be used. The number of delay means 210-1 to 210-n in the delay unit 210 may vary depending on the delay time of the signal.

출력부(300)는 전원전압(VDD)과 출력전압(Vout) 출력단 사이에 접속되어 차동전압(Vdf)에 따라 구동하는 제 5 PMOS 트랜지스터(P5)와, 출력전압(Vout) 출력단과 접지전원 사이에 접속되어 제어전압(Vcs)에 따라 구동하는 제 4 NMOS 트랜지스터(N4)를 포함한다. 제 5 PMOS 트랜지스터(P5)는 출력 전압(Vout)이 인가되는 로드에 충분한 전류를 인가할 수 있는 드라이빙 능력을 갖는 소자를 사용하는 것이 바람직하다. 출력부(300)의 출력 전압의 안정화를 위해 출력전압(Vout) 출력단과 접지전원 사이에 병렬 접속된 안정화 커패시터(C1)와 안정화 저항(R1)을 더 포함할 수 있다. The output unit 300 is connected between the power supply voltage VDD and the output voltage Vout output terminal, and drives between the fifth PMOS transistor P5 and the output voltage Vout output terminal and the ground power supply. And a fourth NMOS transistor N4 connected to and driven according to the control voltage Vcs. As the fifth PMOS transistor P5, it is preferable to use a device having a driving capability capable of applying sufficient current to a load to which the output voltage Vout is applied. In order to stabilize the output voltage of the output unit 300, the output voltage Vout may further include a stabilizing capacitor C1 and a stabilizing resistor R1 connected in parallel between the output terminal and the ground power source.

또한, 차동증폭부(200)의 전류 소모를 줄이기 위하여 기준전압(Vref) 및 출력전압(Vout)의 전압 레벨을 소정레벨 강하시켜(트랜지스터의 문턱전압 만큼) 차동증폭기(220)의 두 입력으로 사용할 수 있다. 즉, 전원전압(VDD)과, 기준전압(Vref) 입력단 또는 출력전압(Vout) 입력단 사이에 각기 기준전압(Vref) 또는 출력 전압(Vout)에 따라 구동하는 전압 강하 트랜지스터(미도시)와, 기준전압(Vref) 입력단 또는 출력 전압(Vout) 입력단과 접지전원 사이에 접속되어 제어전압(Vcs)에 따라 구동하는 동작제어 트랜지스터(미도시)를 포함할 수 있다. In addition, in order to reduce current consumption of the differential amplifier 200, the voltage levels of the reference voltage Vref and the output voltage Vout are dropped by a predetermined level (as much as the threshold voltage of the transistor) to be used as the two inputs of the differential amplifier 220. Can be. That is, between the power supply voltage VDD and the reference voltage Vref input terminal or the output voltage Vout input terminal, a voltage drop transistor (not shown) driven according to the reference voltage Vref or the output voltage Vout, respectively, An operation control transistor (not shown) connected between a voltage Vref input terminal or an output voltage Vout input terminal and a ground power source and driven according to the control voltage Vcs may be included.

상기 전원전압으로 VDD 전압을 사용하는 것이 바람직하다. 상기의 기준전압(Vref)은 외부의 전압을 입력받아 온도 또는 기타 환경에 영향 받지 않고, 일정한 레벨의 전압을 생성하는 기준전압 생성부(미도시)를 통해 형성되는 것이 바람직하다. It is preferable to use a VDD voltage as the power supply voltage. The reference voltage Vref is preferably formed by a reference voltage generator (not shown) that receives a voltage externally and generates a constant level of voltage without being affected by temperature or other environment.

이하 상술한 구성을 갖는 본 발명의 전압 드라이버 회로의 동작을 설명한다. The operation of the voltage driver circuit of the present invention having the above-described configuration will be described below.

전압 드라이버가 파워 다운 모드일 경우 즉, 차동증폭부(200)의 동작이 필요없는 시간동안 전류 소모를 줄이기 위하여 파워 인에이블 신호(En)를 이용한다. 즉, 파워 인에이블 신호(En)가 로직 로우이면 파워다운 모드를 지칭하게 되고, 이에 제어전압 생성부(100)는 인버터(I10)와 출력 트랜지스터(T10)를 통해 로직 로우의 전지전원을 제어전압(Vcs)을 생성한다. 로직 로우의 제어전압(Vcs)을 통해 제 3 및 제 4 NMOS 트랜지스터(T3 및 T4)가 턴오프 되어 이를 통해 전류가 흐르지 않게 됨으로써, 전류 소모를 없애게 된다. 또한, 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)를 턴온시켜 차동전압(Vdf) 및 제 1 노드(Q1)의 전압레벨이 전원전압이 되도록 한다. 전원전압 레벨의 차동전압(Vdf)으로 인해 출력부(300)의 제 5 PMOS 트랜지스터(P5)가 턴오프 되어 전원전압으로부터 전류소모가 방지되고, 출력 전압(Vout)은 플로팅 된다. When the voltage driver is in the power down mode, that is, the power enable signal En is used to reduce the current consumption during the time when the operation of the differential amplifier 200 is not required. That is, when the power enable signal En is logic low, the power down mode is referred to. The control voltage generator 100 controls the battery power of the logic low through the inverter I10 and the output transistor T10. Create (Vcs). The third and fourth NMOS transistors T3 and T4 are turned off through the control voltage Vcs of the logic low so that no current flows therethrough, thereby eliminating current consumption. In addition, the first and second PMOS transistors P1 and P2 are turned on so that the voltage level of the differential voltage Vdf and the first node Q1 becomes a power supply voltage. Due to the differential voltage Vdf of the power supply voltage level, the fifth PMOS transistor P5 of the output unit 300 is turned off to prevent current consumption from the power supply voltage, and the output voltage Vout is floated.

한편, 파워 인에이블 신호(En)가 로직 로우에서 로직 하이가 될 경우, 즉, 파워다운 모드를 벗어나 정상 동작을 할경우를 살펴보면 다음과 같다. Meanwhile, the case where the power enable signal En becomes logic high from the logic low, that is, the normal operation out of the power down mode will be described as follows.

제어전압 생성부(100)는 인버터(I10) 및 출력 트랜지스터(T10)에 의해 바이어스전압을 제어전압(Vcs)으로 출력한다. 바이어스전압 레벨의 제어전압(Vcs)은 제 3 및 제 4 NMOS 트랜지스터(N3 및 N4)를 턴온시킨다. 제 3 및 제 4 NMOS 트랜지스터(N3 및 N4)의 바이어스 신호레벨이 정상 상태로 돌아올 때까지 기다린 다음, 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)를 턴오프 시켜 전압 드라이버의 정상적인 동작을 보장한다. 이는 제 3 및 제 4 NMOS 트랜지스터(N3 및 N4)의 바이어스 레벨이 정상 상태로 되기까지는 소정의 시간이 걸리는 반면에 제 3 및 제 4 PMOS 트랜지스터(P3 및 P4)는 미리 동작할 수 있는 바이어스 레벨에 먼저 도달하기 때문에 차동증폭부(200)의 동작에 오류가 발생하게 된다. The control voltage generator 100 outputs the bias voltage as the control voltage Vcs by the inverter I10 and the output transistor T10. The control voltage Vcs of the bias voltage level turns on the third and fourth NMOS transistors N3 and N4. Wait until the bias signal levels of the third and fourth NMOS transistors N3 and N4 return to their normal state, and then turn off the first and second PMOS transistors P1 and P2 to ensure normal operation of the voltage driver. . This takes a predetermined time until the bias levels of the third and fourth NMOS transistors N3 and N4 become normal, while the third and fourth PMOS transistors P3 and P4 are at a pre-operable bias level. Since it reaches first, an error occurs in the operation of the differential amplifier 200.

따라서, 본 실시예에서는 지연부(210)와 차동증폭기(220) 내에 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)를 두어 제 3 및 제 4 NMOS 트랜지스터(N3 및 N4)의 바이어스 신호 레벨이 충분히 회복될 때까지 차동전압(Vdf)의 레벨을 전원전압으로 유지할 수 있도록 하였다. 즉, 시간 지연부를 두어 제 3 및 제 4 NMOS 트랜지스터(N3 및 N4)의 바이어스 신호 레벨이 정상 상태로 돌아올 때까지 기다린 다음, 차동증폭기(220)의 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)를 턴오프하여 출력 전압(Vout)의 불안정성을 제거할 수 있다.Therefore, in the present embodiment, the first and second PMOS transistors P1 and P2 are disposed in the delay unit 210 and the differential amplifier 220 so that the bias signal levels of the third and fourth NMOS transistors N3 and N4 are sufficiently high. The level of the differential voltage (Vdf) can be maintained at the power supply voltage until recovery. That is, with a time delay part, wait until the bias signal levels of the third and fourth NMOS transistors N3 and N4 return to their normal states, and then the first and second PMOS transistors P1 and P2 of the differential amplifier 220. By turning off, the instability of the output voltage Vout can be eliminated.

이후에 차동증폭부(200)는 정상적인 동작을 실시한다. 즉, 출력전압(Vout)과 비교전압(Vref)이 차동증폭기(220)의 두 입력으로 입력된다. 차동증폭기(220)는 두 입력을 비교하여 그 결과에 따라 소정 레벨의 차동 전압(Vdf)을 생성하게 된다. 차동전압(Vdf)을 게이트 전압으로 입력받은 출력부(300)의 제 5 PMOS 트랜지스터(P5)는 차동전압(Vdf)의 전압 변화에 따라 출력 전압(Vout)의 전압을 변경하여 출력 전압(Vout)을 기준전압(Vref)의 전압레벨이 유지되도록 한다. Thereafter, the differential amplifier 200 performs a normal operation. That is, the output voltage Vout and the comparison voltage Vref are input to two inputs of the differential amplifier 220. The differential amplifier 220 compares the two inputs and generates a differential voltage Vdf of a predetermined level according to the result. The fifth PMOS transistor P5 of the output unit 300 that receives the differential voltage Vdf as the gate voltage changes the voltage of the output voltage Vout according to the voltage change of the differential voltage Vdf, thereby outputting the output voltage Vout. The voltage level of the reference voltage Vref is maintained.

상술한 바와 같이, 본 발명은 파워다운 모드와 관련된 인에이블 신호를 이용하여 전압 드라이버의 동작을 제어함으로써, 파워다운 모드시 전류소모를 방지할 수 있다. As described above, the present invention can prevent the current consumption in the power down mode by controlling the operation of the voltage driver using the enable signal associated with the power down mode.

또한, 파워다운 모드에서 정상 동작 모드로 변환할 때, 인가되는 신호의 타이밍을 제어하여 전압 드라이버의 동작을 위한 충분한 바이어스가 인가되기까지 전압 드라이버의 출력을 안정화시킬 수 있다. In addition, when switching from the power down mode to the normal operation mode, the timing of the applied signal can be controlled to stabilize the output of the voltage driver until a sufficient bias is applied for the operation of the voltage driver.

도 1은 종래의 반도체 소자의 전압 드라이버 회로도이다. 1 is a voltage driver circuit diagram of a conventional semiconductor device.

도 2는 본 발명에 따른 전압 드라이버 회로도이다. 2 is a circuit diagram of a voltage driver according to the present invention.

도 3은 도 2의 지연부의 회로도이다. 3 is a circuit diagram of a delay unit of FIG. 2.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10 : 비교부 20, 300 : 출력부10: comparison unit 20, 300: output unit

100 : 제어전압 생성부 200 : 차동 증폭부100: control voltage generator 200: differential amplifier

210 : 지연부 220 : 차동 증폭기210: delay unit 220: differential amplifier

Claims (5)

파워 인에이블 신호에 따라 제어전압을 생성하는 제어 전압 생성부;A control voltage generator configured to generate a control voltage according to the power enable signal; 상기 파워 인에이블 신호와 상기 제어전압에 따라 구동하고, 기준전압과 출력전압의 전압차에 따라 차동전압을 출력하되, 상기 제어전압에 의해 턴온될 때까지 상기 차동전압의 전압레벨을 소정 레벨로 유지하는 차동증폭부; 및Drives according to the power enable signal and the control voltage and outputs a differential voltage according to a voltage difference between a reference voltage and an output voltage, and maintains the voltage level of the differential voltage at a predetermined level until turned on by the control voltage. A differential amplifier; And 상기 차동전압과 상기 제어전압에 따라 상기 출력전압을 생성하는 출력부를 포함하는 반도체 소자의 전압 드라이버 회로.And an output unit configured to generate the output voltage according to the differential voltage and the control voltage. 제 1 항에 있어서, 상기 제어 전압 생성부는,The method of claim 1, wherein the control voltage generator, 상기 파워 인에이블 신호를 반전하는 인버터; 및An inverter inverting the power enable signal; And 바이어스전압과 접지전원사이에 접속되어 상기 인버터의 출력에 따라 상기 바이어스전압 또는 상기 접지전원을 출력하는 출력 트랜지스터를 포함하는 반도체 소자의 전압 드라이버 회로.And an output transistor connected between a bias voltage and a ground power supply to output the bias voltage or the ground power according to the output of the inverter. 제 1 항에 있어서, 차동증폭부는,The method of claim 1, wherein the differential amplifier, 상기 파워 인에이블 신호를 소정 시간 지연시키기 위한 지연부; 및A delay unit for delaying the power enable signal by a predetermined time; And 상기 기준전압과 상기 출력전압의 전압차에 따라 차동전압을 생성하되, 상기 제어 전압 레벨이 정상상태가 될 때까지 지연된 상기 파워 인에이블 신호에 따라 상기 차동전압으로 전원전압을 출력하는 차동증폭기를 포함하는 반도체 소자의 전압 드라이버 회로.A differential amplifier generating a differential voltage according to the voltage difference between the reference voltage and the output voltage, and outputting a power supply voltage to the differential voltage according to the power enable signal delayed until the control voltage level becomes normal The voltage driver circuit of the semiconductor device. 제 3 항에 있어서, The method of claim 3, wherein 상기 지연부는 입력된 신호를 반전하는 지연 인버터와, 상기 지연 인버터의 입력단과 접지전원사이에 접속된 커패시터를 포함하는 다수의 지연수단이 직렬 접속된 반도체 소자의 전압 드라이버 회로. And the delay unit comprises a delay inverter for inverting an input signal and a plurality of delay means including a capacitor connected between an input terminal of the delay inverter and a ground power supply. 제 3 항에 있어서, 상기 차동증폭기는,The method of claim 3, wherein the differential amplifier, 전원전압과 상기 차동전압 출력단 사이에 접속되어 상기 지연부의 출력에 따라 구동하는 제 1 PMOS 트랜지스터;A first PMOS transistor connected between a power supply voltage and the differential voltage output terminal and driven according to an output of the delay unit; 상기 전원전압과 제 1 노드 사이에 접속되어 상기 지연부의 출력에 따라 구동하는 제 2 PMOS 트랜지스터;A second PMOS transistor connected between the power supply voltage and a first node and driven according to an output of the delay unit; 상기 전원전압과 상기 차동전압 출력단 사이에 접속되어 상기 제 1 노드에 따라 구동하는 제 3 PMOS 트랜지스터;A third PMOS transistor connected between the power supply voltage and the differential voltage output terminal and driven according to the first node; 상기 전원전압과 상기 제 1 노드 사이에 접속되어 상기 제 1 노드에 따라 구동하는 제 4 PMOS 트랜지스터;A fourth PMOS transistor connected between the power supply voltage and the first node and driven according to the first node; 상기 차동전압 출력단과 상기 제 2 노드사이에 접속되어 상기 기준전압에 따라 구동하는 제 1 NMOS 트랜지스터;A first NMOS transistor connected between the differential voltage output terminal and the second node and driven according to the reference voltage; 상기 제 1 노드와 상기 제 2 노드사이에 접속되어 상기 출력전압에 따라 구동하는 제 2 NMOS 트랜지스터; 및A second NMOS transistor connected between the first node and the second node and driven according to the output voltage; And 상기 제 2 노드와 접지전원사이에 접속되어 상기 제어 전압에 따라 구동하는 제 3 NMOS 트랜지스터를 포함하는 반도체 소자의 전압 드라이버 회로. And a third NMOS transistor connected between the second node and a ground power source and driven according to the control voltage.
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