KR100529385B1

KR100529385B1 - Circuit for generation of internal voltage

Info

Publication number: KR100529385B1
Application number: KR10-2003-0021286A
Authority: KR
Inventors: 구자승
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-04-04
Filing date: 2003-04-04
Publication date: 2005-11-17
Also published as: KR20040087046A

Abstract

본 발명은 전류 로딩과 파워 노이즈에 의해 유발되는 내부전원의 변동을 안정화시킬 수 있는 내부 전압 발생 회로를 제공하기 위한 것으로, 이를 위해 본 발명은, 목표 전압과 출력단으로부터 피드백된 출력 전압을 비교하여 상기 출력 전압이 상기 목표 전압보다 크면 '제1 레벨', 상기 출력 전압이 상기 목표 전압보다 작으면 '제2 레벨'의 아날로그 신호를 출력하는 비교부; 상기 출력단과 제1 전압단 사이에 접속되고 상기 비교부의 출력을 게이트 입력으로 하는 제1 출력트랜지스터와, 상기 제1 출력트랜지스터와 상기 출력단을 공유하도록 상기 출력단과 제2 전압단 사이에 접속된 제2 출력트랜지스터를 갖는 출력 드라이버; 및 상기 비교부의 출력과 상기 제2 출력트랜지스터의 게이트 사이에 접속되며, 제어신호에 의해 온-오프 제어되어 상기 제2 출력트랜지스터를 스위칭하여 상기 출력 전압을 상기 목표 전압에 근접하도록 제어하는 제어부를 포함하는 내부 전압 발생 회로를 제공한다.The present invention provides an internal voltage generation circuit capable of stabilizing fluctuations in internal power caused by current loading and power noise. To this end, the present invention compares a target voltage with an output voltage fed back from an output terminal. A comparator configured to output an analog signal having a 'first level' when the output voltage is greater than the target voltage and 'a second level' when the output voltage is less than the target voltage; A first output transistor connected between the output terminal and the first voltage terminal and having the output of the comparator as a gate input, and a second connected between the output terminal and the second voltage terminal to share the output terminal with the first output transistor; An output driver having an output transistor; And a controller connected between an output of the comparator and a gate of the second output transistor, and controlled on-off by a control signal to control the output voltage to approach the target voltage by switching the second output transistor. An internal voltage generator circuit is provided.

Description

Internal voltage generator circuit {CIRCUIT FOR GENERATION OF INTERNAL VOLTAGE}

본 발명은 반도체 집적회로의 내부 전압 발생 회로에 관한 것으로, 특히 푸쉬-풀(Push-pull) 출력 드라이버를 사용하여 드라이빙 능력을 향상시킨 내부 전압 발생 회로에 관한 것이다.The present invention relates to an internal voltage generator circuit of a semiconductor integrated circuit, and more particularly, to an internal voltage generator circuit having improved driving capability by using a push-pull output driver.

내부전원을 발생하는 드라이버는 입력전원을 소스(Source)로 해서 소정의 레벨을 만들게 된다. The driver generating the internal power makes a predetermined level by using the input power as a source.

도 1은 종래기술에 따른 내부 전압 발생 회로를 개략적으로 도시한 회로도이며, 도 2는 도 1의 출력 드라이버의 동작 파형을 도시한 타이밍도이다.1 is a circuit diagram schematically showing an internal voltage generation circuit according to the prior art, and FIG. 2 is a timing diagram showing an operation waveform of the output driver of FIG. 1.

도 1을 참조하면, 종래의 내부 전압 발생 회로는 레벨 비교부(10)와 출력 드라이버(11)를 구비하는 바, 특히 출력 드라이버(11)는 PMOS 트랜지스터(PMOS)로 구성되어 있으며, 레벨 비교부(10)의 출력을 사용하여 내부 전원 출력인 Vout을 발생시킨다. Referring to FIG. 1, a conventional internal voltage generation circuit includes a level comparison unit 10 and an output driver 11. In particular, the output driver 11 includes a PMOS transistor (PMOS), and a level comparison unit. The output of (10) is used to generate Vout, an internal power output.

한편, 이러한 출력 드라이버(11)는 PMOS 트랜지스터 만을 드라이버로 사용함으로 인해 인에이블(Enable)/디스에이블(Disable) 동작시나 파워 커플링 노이즈(Power coupling noise)에 의한 영향을 받아 출력인 Vout이 목표 레벨(Target lavel) 보다 상승시 이를 안정화시킬 수 없어 전체 회로 동작에 제한을 하게 된다.On the other hand, since the output driver 11 uses only the PMOS transistor as a driver, Vout, which is an output level, is affected by an enable / disable operation or by power coupling noise. If it rises above the target lavel, it cannot be stabilized, which limits the overall circuit operation.

구체적으로, 내부 전압 발생 회로의 출력 Vout은 입력 전원 레벨보다 낮으므로 입력 전원에서 전류를 공급받기 위해 PMOS 트랜지스터로 이루어진 출력 드라이버(11)를 사용한다. 레벨 비교부(10)는 목표 레벨인 VREF와 내부 전원 출력 Vout을 비교하여 온/오프 결과를 만들며 PMOS 트랜지스터는 게이트 전압이 '로우 레벨'에서 풀 동작하므로(Fully operation) 레벨 비교부(10)에서 네거티브 피드백 루프(Negative feed-back loop)로 연결된다.Specifically, since the output Vout of the internal voltage generator circuit is lower than the input power level, the output driver 11 made of a PMOS transistor is used to receive current from the input power. The level comparator 10 compares the target level VREF with the internal power output Vout to produce an on / off result. The PMOS transistor is fully operated at the 'low level' (Fully operation), so the level comparator 10 It is connected by a negative feed-back loop.

따라서, 레벨 비교부(10)는 VREF와 Vout을 비교해 VREF 보다 Vout이 높으면 '하이 레벨'의 출력을 만들어 PMOS 트랜지스터를 턴-오프시키고, VREF와 Vout을 비교해 VREF 보다 Vout이 낮으면 PMOS 트랜지스터를 턴-온시켜 입력 전원에서 전류를 인가하여 내부 전원 레벨을 올리게 된다.Therefore, the level comparator 10 compares VREF and Vout and turns off the PMOS transistor when the Vout is higher than VREF to make a high level output, and turns the PMOS transistor when Vout is lower than VREF by comparing VREF and Vout. It turns on the internal power level by applying current from the input power source.

도 2에 도시된 바와 같이, 종래의 출력 드라이버는 PMOS 트랜지스터만을 드라이버로 사용함으로 인해 온/오프 동작시나 파워 커플링 노이즈에 의한 영향을 받아 출력인 Vout이 목표 레벨보다 상승시 PMOS 트랜지스터의 게이트는 '하이 레벨'이 되며 이로 인해 출력 드라이버는 오프 상태이지만, 전류 싱크(Current sink)가 없어서 내부 전원 출력 레벨은 커플링 노이즈에 의한 영향이 제거되지 않아 오동작이 유발되는 문제점이 발생한다.As shown in FIG. 2, the conventional output driver uses only the PMOS transistor as a driver, and the gate of the PMOS transistor is' when the output Vout rises above the target level due to on / off operation or influenced by power coupling noise. High level ', which causes the output driver to be off, but there is no current sink, so the internal power output level does not eliminate the influence of coupling noise, causing malfunction.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 전류 로딩과 파워 노이즈에 의해 유발되는 내부전원의 변동을 안정화시킬 수 있는 내부 전압 발생 회로를 제공하는 것을 그 목적으로 한다. SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems, and an object thereof is to provide an internal voltage generation circuit capable of stabilizing fluctuations in an internal power source caused by current loading and power noise.

상기 목적을 달성하기 위하여 본 발명은, 목표 전압과 출력단으로부터 피드백된 출력 전압을 비교하여 상기 출력 전압이 상기 목표 전압보다 크면 '제1 레벨', 상기 출력 전압이 상기 목표 전압보다 작으면 '제2 레벨'의 아날로그 신호를 출력하는 비교부; 상기 출력단과 제1 전압단 사이에 접속되고 상기 비교부의 출력을 게이트 입력으로 하는 제1 출력트랜지스터와, 상기 제1 출력트랜지스터와 상기 출력단을 공유하도록 상기 출력단과 제2 전압단 사이에 접속된 제2 출력트랜지스터를 갖는 출력 드라이버; 및 상기 비교부의 출력과 상기 제2 출력트랜지스터의 게이트 사이에 접속되며, 제어신호에 의해 온-오프 제어되어 상기 제2 출력트랜지스터를 스위칭하여 상기 출력 전압을 상기 목표 전압에 근접하도록 제어하는 제어부를 포함하는 내부 전압 발생 회로를 제공한다.In order to achieve the above object, the present invention compares a target voltage with an output voltage fed back from an output terminal to determine a 'first level' if the output voltage is greater than the target voltage and a 'second level' if the output voltage is smaller than the target voltage. A comparator for outputting an analog signal of 'level'; A first output transistor connected between the output terminal and the first voltage terminal and having the output of the comparator as a gate input, and a second connected between the output terminal and the second voltage terminal to share the output terminal with the first output transistor; An output driver having an output transistor; And a controller connected between an output of the comparator and a gate of the second output transistor, and controlled on-off by a control signal to control the output voltage to approach the target voltage by switching the second output transistor. An internal voltage generator circuit is provided.

본 발명에서는 내부 전압 발생 회로의 룰력단에 푸쉬-풀 구조의 출력 드라이버를 사용함으로써, 전류 로딩(Current loading)과 파워 노이즈(Power noise)에 의해 유발되는 내부 전원의 변동을 푸쉬-풀 구조의 출력 드라이버를 사용하여 안정화시킴으로써 내부 발생 전원을 안정화시킨다.In the present invention, by using the output driver of the push-pull structure at the rule power stage of the internal voltage generator circuit, the output of the push-pull structure is prevented from fluctuation of the internal power caused by current loading and power noise. Stabilization using a driver stabilizes the internally generated power supply.

이하, 본 발명이 속하는 기술분야에서 통상의 기술을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings in order that those skilled in the art may easily implement the technical idea of the present invention.

도 3은 본 발명의 일실시예에 따른 내부 전압 발생 회로를 도시한 회로도이다.3 is a circuit diagram illustrating an internal voltage generation circuit according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 내부 전압 발생 회로는 목표 전압(또는 기준전압, VREF)과 출력단(OUT)으로부터 피드백된 출력 전압(Vout)을 비교하여 출력 전압(Vout)이 목표 전압(VREF)보다 크면 '제1 레벨(예컨대, 하이 레벨)', 출력 전압(Vout)이 목표 전압(VREF)보다 작으면 '제2 레벨(예컨대, 로우 레벨)'의 아날로그 신호를 출력하는 비교부(30)와, 출력단(OUT)과 제1 전압단(예컨대, 전원전압단; VDD) 사이에 접속되고 비교부(30)의 출력을 게이트 입력으로 하는 제1 출력트랜지스터(P0)와, 제1 출력트랜지스터(P0)와 출력단(OUT)을 공유하도록 출력단(OUT)과 제2 전압단(예컨대, 접지전압단; VSS) 사이에 접속된 제2 출력트랜지스터(N4)를 갖는 출력 드라이버(32)와, 비교부(30)의 출력과 제2 출력트랜지스터(N4)의 게이트 사이에 접속되며, 제어신호(EN)에 의해 온-오프 제어되어 제2 출력트랜지스터(N4)를 스위칭하여 출력 전압(Vout)을 목표 전압(VREF)에 근접하도록 제어하는 제어부(31)를 구비하여 구성된다.Referring to FIG. 3, the internal voltage generation circuit of the present invention compares the target voltage (or the reference voltage VREF) with the output voltage Vout fed back from the output terminal OUT, so that the output voltage Vout becomes the target voltage VREF. If larger than the first level (for example, high level), if the output voltage (Vout) is less than the target voltage (VREF) comparator 30 for outputting an analog signal of the "second level (for example, low level)" And a first output transistor P0 connected between the output terminal OUT and the first voltage terminal (for example, a power supply voltage terminal VDD), the output of the comparator 30 being a gate input, and a first output transistor (P0). An output driver 32 having a second output transistor N4 connected between the output terminal OUT and the second voltage terminal (eg, the ground voltage terminal VSS) so as to share the output terminal OUT with P0), and a comparator. A second output transistor 30 is connected between the gate of the second output transistor N4 and is on-off controlled by the control signal EN to output the second output. Further included is a transistor control portion 31 to switch (N4) that controls so as to close-up an output voltage (Vout) to the target voltage (VREF).

여기서, 전술한 제어부(31)는 아날로그 신호가 예컨대, '하이 레벨'일 때, 제2 출력트랜지스터(N4)를 턴-온시켜 출력 전압(Vout)으로부터 소정의 레벨 만큼 감소시켜 출력 전압(Vout)이 목표 전압(VREF)에 근접하도록 하는 구성되어 있으며, 아날로그 신호가 예컨대, '로우 레벨'일 때, 제2 출력트랜지스터(N4)를 턴-오프시키며, 전원전압단(VDD)으로부터 턴-온된 제1 출력트랜지스터(P0)를 통해 출력단(OUT)으로 이어지는 전류 패스를 통해 출력 전압(Vout)을 소정의 레벨 만큼 증가시켜 출력 전압(Vout)이 목표 전압(VREF)에 근접하도록 하는 구성을 갖는다.Here, when the analog signal is, for example, 'high level', the controller 31 turns on the second output transistor N4 to decrease the output voltage Vout by a predetermined level and output voltage Vout. The second output transistor N4 is turned off when the analog signal is, for example, 'low level', and turned on from the power supply voltage terminal VDD. The output voltage Vout is increased by a predetermined level through a current path leading to the output terminal OUT through the one output transistor P0 such that the output voltage Vout approaches the target voltage VREF.

비교부(30)는 제어신호(EN)에 의해 온-오프 제어되며, 제어부(31)와 동시에 온-오프된다.The comparator 30 is on-off controlled by the control signal EN, and is simultaneously on-off with the controller 31.

제어부(31)를 구체적으로 살펴 보면, 전원전압단(VDD)과 접지전압단(VSS) 사이에 직렬로 연결되며, 비교부(30)의 출력인 아날로그 신호와 제어신호(EN) 및 바이어스 신호(BIAS1)를 각각 그 게이트 입력으로 하는 제1 ∼ 제3 트랜지스터(N0 ∼ N2)와, 제2 트랜지스터(N1)와 제3 트랜지스터(N2)가 접속된 제1 노드(n1)로부터 접지전압단(VSS) 사이에 접속된 제4트랜지스터(N3)와, 제어신호(EN)를 반전시켜 제4 트랜지스터(N3)의 게이트 입력으로 하는 인버터(IO)가 구성되어 있으며, 제1 노드(n1)는 제2 출력트랜지스터(N4)의 게이트에 접속되어 있다.Looking at the control unit 31 in detail, it is connected in series between the power supply voltage terminal (VDD) and the ground voltage terminal (VSS), the analog signal, the control signal (EN) and the bias signal ( Ground voltage terminal VSS from the first node n1 to which the first to third transistors N0 to N2 and BIAS1 as their gate inputs, respectively, and the second and third transistors N1 and N2 are connected. And a fourth transistor N3 connected between the second transistor N3 and an inverter IO which inverts the control signal EN to serve as a gate input of the fourth transistor N3. The first node n1 has a second node. It is connected to the gate of the output transistor N4.

여기서, 비교부(30)는 목표 전압(VREF)을 정입력으로 하고 출력 전압(Vout)을 부입력으로 하며, 제1 출력트랜지스터(P0)는 PMOS 트랜지스터, 제2 출력트랜지스터(N4)는 NMOS 트랜지스터를 그 일예로 하였으며, 제1 ∼ 제4 트랜지스터를 모두 NMOS 트랜지스터로 구성한 것을 그 일예로 하였다.Here, the comparator 30 uses the target voltage VREF as the positive input and the output voltage Vout as the negative input. The first output transistor P0 is a PMOS transistor, and the second output transistor N4 is an NMOS transistor. As an example, what constituted all the 1st-4th transistors by the NMOS transistor was taken as the example.

한편, 비교부(30)를 이루는 비교기(COM)의 두 입력의 극성이 바뀌고, 제1 전압단과 제2 전압단의 극성을 서로 바꾼다면, 전술한 각 트랜지스터를 각각 반대의 극성으로 할 수 있을 것이다.Meanwhile, if the polarities of the two inputs of the comparator COM constituting the comparator 30 are changed and the polarities of the first voltage terminal and the second voltage terminal are changed with each other, the above-described transistors may be made to have opposite polarities, respectively. .

전술한 구성을 갖는 본 발명의 일실시예에 따른 내부 전압 발생 회로의 동작을 상세히 후술한다.The operation of the internal voltage generation circuit according to an embodiment of the present invention having the above-described configuration will be described in detail later.

출력 드라이버(32)에 NMOS 트랜지스터(N4)를 PMOS 트랜지스터(P0)와 직렬로 사용하면, NMOS 트랜지스터(N4)는 VREF에 전류 싱크로 동작하여 레벨을 안정화시킬 수 있다. 비교부(30)는 목표 레벨인 VREF와 내부 전원 출력인 Vout을 비교하여 VREF 보다 Vout이 작으면 '로우 레벨'을 출력하고, VREF 보다 Vout이 크면 '하이 레벨'의 출력을 발생한다.When the NMOS transistor N4 is used in series with the PMOS transistor P0 in the output driver 32, the NMOS transistor N4 can operate as a current sink to VREF to stabilize the level. The comparator 30 compares the target level VREF with the internal power output Vout and outputs a 'low level' when Vout is smaller than VREF, and generates a 'high level' output when Vout is larger than VREF.

비교부(30)의 출력이 '하이 레벨'이면 현재의 레벨이 목표 레벨보다 높으므로 Vout이 낮아져야 하는데 PMOS 트랜지스터(P0)의 게이트 입력이 '하이 레벨'이므로 P0는 오프 상태이고, N0의 게이트 입력이 '하이 레벨'이고 이 때, 출력 드라이버(32)를 구동하기 위한 제어신호 EN은 '하이 레벨'이 되므로 N2의 드레인은 '하이 레벨'에서 N1의 문턱전압 Vth 만큼 낮은 전압이 된다. 이 전압이 N4를 턴-온시켜서 Vout에서 부터 전류를 접지전압단(VSS)으로 뽑아서 Vout의 레벨을 낮추게 된다.If the output of the comparator 30 is 'high level', Vout should be lowered because the current level is higher than the target level. P0 is off because the gate input of the PMOS transistor P0 is 'high level', and the gate of N0 is Since the input is 'high level', the control signal EN for driving the output driver 32 becomes 'high level', so the drain of N2 becomes a voltage lower than the threshold voltage Vth of N1 at 'high level'. This voltage turns on N4, drawing a current from Vout to ground voltage (VSS) to lower the level of Vout.

여기서, 도면에서는 생략되었지만, 제어신호 EN은 비교부(30)와 바이어스 신호 BIAS1의 온-오프를 결정하는 역할을 하며, 이 때 비교부(30)의 출력과 연동되어 동작한다.Here, although omitted in the drawing, the control signal EN serves to determine the on-off of the comparator 30 and the bias signal BIAS1, and is operated in conjunction with the output of the comparator 30 at this time.

이 때, Vout과 VREF의 차이가 크면 클수록 비교부(30)의 출력이 높은 레벨의 출력이 발생하고, N4의 게이트 전압 레벨은 그만큼 증가하여 Vout의 레벨을 빨리 떨어드리게 된다. At this time, the greater the difference between Vout and VREF, the higher the output of the comparator 30 is generated, and the gate voltage level of N4 increases by that much to quickly drop the level of Vout.

제어신호 EN은 출력 드라이버(32)의 출력을 제어하는 신호로서, '하이 레벨' 입력시 N1을 동작시키고 N3을 오프시켜 출력 드라이버(32)를 동작시키고, '로우 레벨' 입력시 N1을 오프 상태로 만들어 N0의 소스와 N2의 드레인 간의 연결을 끊어 출력 드라이버(32)를 오프시키고 N3을 온시켜 플로팅(Floating) 상태인 N4의 게이트 레벨을 VSS로 프리차지(Precharge)시키는 역할을 한다.The control signal EN is a signal for controlling the output of the output driver 32. When the high level input is performed, the control signal EN operates N1 and turns off N3 to operate the output driver 32. When the low level input is applied, the control signal EN is turned off. The output driver 32 is turned off by disconnecting the connection between the source of N0 and the drain of N2, and N3 is turned on to precharge the gate level of N4 in the floating state to VSS.

한편, 비교부(30)의 출력이 '로우 레벨'이면 현재의 레벨이 목표 레벨 보다 낮으므로 Vout을 올려야 하는데, P0의 입력이 '로우 레벨'이므로 P0는 턴-온되어 VREF에서 전류를 Vout으로 인가하여 레벨을 올린다. N0의 게이트 입력도 같은 비교부(30)의 '로우 레벨' 입력을 받아 오프 상태가 되어 N2의 드레인 전압을 낮추어 N4가 오프 상태가 되어 VREF에서 전류가 Vout으로 인가되게 한다.On the other hand, if the output of the comparator 30 is 'low level', the current level is lower than the target level, so Vout should be raised. Since the input of P0 is 'low level', P0 is turned on to turn the current from VREF to Vout. To increase the level. The gate input of N0 is also turned off by receiving the same 'low level' input of the comparator 30, thereby lowering the drain voltage of N2 so that N4 is turned off so that current is applied to Vout at VREF.

도 4는 도 3의 제어부(구체적으로, N2의 게이트)에 바이어스를 제공하는 바이어스 회로를 도시한 상세회로도이다.FIG. 4 is a detailed circuit diagram illustrating a bias circuit for providing a bias to the controller (specifically, the gate of N2) of FIG. 3.

도 4를 참조하면, 바이어스 회로는 P1, P2, N5, N6로 구성된 전류 미러(Current mirror)와, 전류 미러에서 P1과 N5의 흐르는 전류를 조정하기 위한 저항 R과 도 3의 N2가 포화 영역(Saturation region)에서 동작하는 바이어스 신호(전압) BIAS1을 발생시키도록 저항 스택(Stag)을 이루는 N7, N8를 구비하여 구성된다.Referring to FIG. 4, the bias circuit includes a current mirror composed of P1, P2, N5, and N6, a resistor R for adjusting the flowing current of P1 and N5 in the current mirror, and N2 of FIG. N7 and N8 forming a resistor stack to generate a bias signal (voltage) BIAS1 operating in a saturation region.

따라서, 바이어스 신호 BIAS1에 의해 도 3의 N2는 항상 포화영역에서 동작하게 되며, 비교부(30)와 제어부(31)는 모두 제어신호(EN)에 의해 온-오프되어 구동됨을 알 수 있다.Accordingly, it can be seen that N2 of FIG. 3 always operates in the saturation region by the bias signal BIAS1, and both the comparator 30 and the controller 31 are driven on and off by the control signal EN.

전술한 바와 같이 이루어지는 본 발명은, 내부 전압 발생 회로의 출력단에 푸쉬-풀 구조의 출력 드라이버를 사용함으로써, 내부 전원 발생시 드라이버의 인에이블/디스에이블시 발생되는 노이즈와 파워 커플링에 의한 노이즈에 의해 유발되는 타이밍 변화(Timing variation), 레벨 변동(Level fluctuation) 등의 발생을 막아 내부 동작 오류를 방지할 수 있음을 실시예를 통해 알아 보았다.According to the present invention, a push-pull output driver is used as an output terminal of an internal voltage generation circuit, and the noise generated by the enable / disable of the driver when the internal power is generated and the noise due to power coupling are generated. The embodiment has been found to prevent an internal operation error by preventing occurrence of timing variation, level fluctuation, and the like.

이상에서 본 발명의 기술 사상을 바람직한 실시예에 따라 구체적으로 기술하였으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상기와 같이 이루어지는 본 발명은, 내부 전압 발생 회로에서의 타이밍 변화와 레벨 변동을 방지할 수 있어, 궁극적으로 내부 전압 발생 회로의 성능을 크게 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.The present invention made as described above can prevent the timing change and the level fluctuation in the internal voltage generating circuit, and ultimately, the excellent effect of greatly improving the performance of the internal voltage generating circuit can be expected.

도 1은 종래기술에 따른 내부 전압 발생 회로를 개략적으로 도시한 회로도.1 is a circuit diagram schematically showing an internal voltage generation circuit according to the prior art.

도 2는 도 1의 출력 드라이버의 동작 파형을 도시한 타이밍도.2 is a timing diagram showing an operation waveform of the output driver of FIG.

도 3은 본 발명의 일실시예에 따른 내부 전압 발생 회로를 도시한 회로도.3 is a circuit diagram illustrating an internal voltage generation circuit according to an embodiment of the present invention.

도 4는 도 3의 제어부에 바이어스를 제공하는 바이어스 회로를 도시한 상세회로도.4 is a detailed circuit diagram illustrating a bias circuit providing a bias to the controller of FIG. 3.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on main parts of drawing

30 : 비교부 31 : 제어부30: comparison unit 31: control unit

32 : 출력 드라이버32: output driver

Claims

A first transistor connected between a first voltage terminal to which the first voltage is applied and an output terminal;

A second transistor connected between the output terminal and a second voltage terminal to which a second voltage is applied;

The output voltage output to the output terminal is compared with the target voltage, and when the output voltage is greater than the target voltage, an output signal having a first level for turning off the first transistor is output, and the output voltage is A comparator for outputting an output signal having a second level to turn on the first transistor when the voltage is less than a target voltage; And

Operated according to an output signal and an enable signal output from the comparator, and when the comparator outputs an output signal having the first level, the second transistor is turned on so that the output terminal and the second voltage terminal A controller configured to form a current path and thereby close the output voltage output to the output terminal to the target voltage

Internal voltage generation circuit comprising a.

delete

The method of claim 1,

When the comparator outputs an output signal having the second level, the controller turns off the second transistor and turns the second transistor through the first transistor turned on by the output signal having the second level. 1. An internal voltage generation circuit forming a current path between the voltage terminal and the output terminal and increasing the output voltage output to the output terminal through the current path by a predetermined level such that the output voltage approaches the target voltage.

The method of claim 3, wherein

The comparing unit uses the target voltage as a positive input, the output voltage output to the output terminal as a negative input, wherein the first transistor includes a PMOS transistor, and the second transistor includes an NMOS transistor. Circuit.

The method of claim 4, wherein

The comparator is on / off controlled by the enable signal and simultaneously turned on / off with the controller.

The method of claim 5, wherein the control unit,

Third and fourth transistors connected in series between the first voltage terminal and the gate of the second transistor and operating in response to an output signal and the enable signal of the comparator;

A fifth transistor connected between the gate of the second transistor and the second voltage terminal to operate according to a bias signal;

A sixth transistor connected in parallel with the fifth transistor between the gate of the second transistor and the second voltage terminal; And

An inverter that inverts the enable signal and outputs it to the gate of the sixth transistor

Internal voltage generation circuit comprising a.

The method of claim 6,

And the third to sixth transistors are NMOS transistors.