KR20050098921A - 효과적인 후단 채널 정합 필터 (ｃｍｆ) - Google Patents

Abstract

수신기에서 후단 채널 정합 필터를 구현하는 효과적인 방법 및 장치가 개시된다. 전형적인 채널 정합 필터 실시형태에는, 역확산 신호로부터 프로세싱 동기화를 확립시키는 피크 검출기, 피크 검출기에 의한 동기화에 기초하여 역확산 신호로부터 채널 임펄스 응답 (CIR) 추정값을 생성하는 채널 추정기 및 피크 검출기에 의한 동기화에 기초하고 CIR 추정값에 기초한 가중치와 역확산 신호의 우세한 다중경로 성분을 코히어런트하게 합성하여 결정 변수를 생성하는 후단 심볼 합성기가 포함된다. 디지털 확산 스펙트럼 구현에서는, 채널 정합 필터에 의해 동작되는 역확산 신호가 확산 시퀀스 복사본과 이미 상관되어 있다.

Description

효과적인 후단 채널 정합 필터 (ＣＭＦ) {EFFICIENT BACK-END CHANNEL MATCHED FILTER (CMF)}

배경

기술분야

본 발명은 채널 정합 필터 (CMF; channel matched filter) 를 구현하는 시스템 및 방법에 관한 것이고, 더 상세하게는 무선 근거리 통신망 (LAN) 에서 확산 스펙트럼 수신을 용이하게 하기 위한 채널 정합 필터를 구현하는 시스템 및 방법에 관한 것이다. 예를 들어, 본 발명은 확산 스펙트럼을 사용하는 무선 LAN용 IEEE (Institute of Electrical and Electronics Engineers) 802.11 표준에서의 애플리케이션을 발견한다.

설명

통상적인 무선 통신 시스템에서, 송신된 신호는 수신기에 도달하기 전에 다중의 전파 경로를 통해 이동한다. 각각의 경로를 따라, 송신된 신호의 성분은 랜덤 감소 및 위상 오프셋을 거치고, 수신기에서 서로 상쇄적으로 또는 보강적으로 합산될 수도 있으며; 이 다중경로 효과는 신호 대 잡음비 (SNR) 의 악화를 유발하여, 심각한 성능의 손상을 일으킨다. 따라서, SNR이 (임의의 개별 다중경로 성분의 SNR에 비해) 개선되도록 이러한 다중경로 성분을 적절하게 합성하는 것이 바람직하다. IEEE 802.11에 규정된 바와 같은, 무선 채널을 통한 쇼트 패킷 무선 데이터 통신의 구현은 이러한 다중경로 문제를 해결하려 시도한다.

채널 정합 필터 (CMF) 는, 때로는 "최대 비율 합성" 으로 불리는 기술로 수신된 SNR을 최대화하는데 사용된다. 그러나, 이 기술의 이전 구현들은 칩 레벨, 즉 역확산기 이전에서 채널 효과의 보정을 가정한다. 이는, 일반적으로 시간 및 위상 트래킹에 대한 필요때문에 수행된다. 이러한 접근 방식을 적용하면, 각 경로의 신호 성분은 대응 경로 채널 이득 (복소값) 의 복소 콘쥬게이트에 의해 가중되며; 이 가중된 성분들의 합은 최적의 SNR을 가지고, 수신기의 나머지 부분 (결정 장치 또는 디코더 등) 을 통과한다.

도 1은 직접-시퀀스 확산 스펙트럼 시그널링을 사용하는 통상적인 통신 시스템용 CMF의 블록도이다. 통상적인 CMF (100) 는, 역확산기 (104) 가 뒤따르는 프리-필터 (pre-filter) 로서 구현되는, 즉, 프리-필터가 역확산기에 선행하기 때문에 "전단 CMF" 이다. 샘플링 주기는 T _s 로 표시되고, i 번째 다중경로 성분의 복소값 채널 이득은 h[i] 로 표시되며, h[i] 는 연속시간 채널 임펄스 응답 (CIR; continuous-time channel impulse response) h(t) 의 이산 버전, 즉, 이다. 프리필터는 의 응답, 즉, CIR의 시간-반전 및 복소 콘쥬게이트 버전에 정합되며, * 는 복소 콘쥬게이트 연산을 표시하고, 는 h[i] 의 추정값이다.

통상의 CMF (100) 에서는, 수신 신호 샘플이 우선 프리필터 (102), , 로 콘벌루션되며, 는 "정합 필터링" 을 수행하여 개선된 SNR을 가진 합성된 샘플을 생성한다. 역확산기 (104) 는 심볼 간격 (심볼 레이트 스위치 (106) 에 의해 표시됨) 에 대응하는 이러한 프리필터 (102) 의 합성된 샘플들을 상관시켜 결정 변수를 생성한다. 결정 변수 출력값 (108) 은 송신된 심볼의 추정값의 생성 및/또는 동기화 루프의 구동에 사용될 수 있다. 이러한 방식의 CMF (100) 구현은 복잡한 DSP 또는 마이크로프로세서 계산을 요구한다.

개선된 속도 및 효율을 가진 채널 정합 필터가 요구된다. 복잡한 프로세싱 및 계산을 요구하지 않는 채널 정합 필터가 특히 요구된다. 또한, WLAN 애플리케이션에 이러한 채널 정합 필터가 요구된다. 본 발명은 이러한 요구를 충족시킨다.

요약

본 발명은 역확산되고 합성된 (역확산 정합 필터를 통과한) 샘플을 사용하여 포스트 역확산 채널 정합 필터를 효과적으로 구현한다. 또한, 추정 및 채널 프로파일 평가가 로직 메카니즘에 의해 수행되어 커서로 불리는 최대 피크를 결정하고, 역확산되고 합성된 샘플 상에서 사용되는 채널 정합 필터의 콘쥬게이트 폼을 생성한다. 이 구현은, 종래의 정합 채널 필터와 같이 복잡한 DSP 또는 마이크로프로세서 계산을 요구하지 않는 간결한 하드웨어 블록을 표현한다. 이 심볼 레벨 (또는 "후단 (back-end)") 채널 정합 필터 구조는 M 개의 승산기 (M은 채널 정합 필터의 길이) 를 단일 공유 승산기로 대체할 수 있도록 한다. 효과적인 계수 추정 메카니즘이 고속 무선 데이터 통신을 위한 광범위한 다중경로 채널에 걸쳐 거의 최적의 성능을 제공한다.

본 발명의 실시형태들에서는 피크 검출기로 채널의 크기 프로파일을 추정한다. 그 후 추정값들이 최대 피크 및, 일부 실시형태에서는, 제 2 의 최대 피크를 결정하는 로직 펑션에 제공된다. 또한, 로직 펑션은 가장 빠른 도달 피크 위치를 결정하여 이를 채널 임펄스 응답의 시작점으로 취급한다. 이 채널 임펄스 응답 추정값은, 결정 지향 기술을 사용하여 확산 코드의 다수의 주기 동안 역확산 샘플을 코히어런트하게 평균하여 얻어진다. 그 후, 계수가 콘쥬게이트되고 스케일링되어 후단 채널 정합 필터에 제공된다.

후단 채널 정합 필터는, 채널 정합 필터 계수의 정적 세트를 사용하여 역확산 후에 정합 필터 엘리먼트를 합성함으로써 구현될 수 있다. 통상의 전단 (front-end) 채널 정합 필터와 동일한 성능을 달성하는데 하나의 승산기만이 요구된다.

본 발명의 실시형태들은 보정되지 않은 입력 샘플이 역확산 장치를 통과하고 그 후에 채널 정합 필터 계수의 정적 세트를 사용하여 보정되도록 한다. 통상의 정합 필터에서 채널 정합 필터 계수의 추정은 DSP (digital signal processor) 또는 마이크로프로세서 계산에 관련된다. 그러나, 본 발명은 빠르고 효과적인 접근 방식에 초점을 맞춘 하드웨어 (HW) 를 사용한다. 쇼트 확산 시퀀스는 가장 빠른 도달 경로, 즉, 채널 응답의 시작점을 발견하려는 시도를 제공하지만, 본 명세서에서는 채널 응답을 효과적으로 열고 (unfold), 커서 및 가장 빠른 도달 경로를 발견하는 2 개의 기술이 설명된다.

본 발명의 실시형태들은, 직접-시퀀스 확산 스펙트럼 시그널링을 사용하는 쇼트 패킷 무선 데이터 통신에서 사용될 수 있는 후단 CMF (또는 역확산 CMF) 를 포함한다. 본 발명은, 통상의 전단 CMF 를 대신하여 사용될 수 있는 신규하고 하드웨어적으로 효과적인 CMF의 구현을 설명한다.

본 발명의 전형적인 실시형태는, 역확산 신호로부터 프로세싱 동기화를 확립시키는 피크 검출기 및 그 피크 검출기에 의한 동기화에 기초하여 역확산 신호로부터 채널 임펄스 응답 (CIR) 추정값을 생성하는 채널 추정기를 포함한다. 또한, 피크 검출기에 의한 동기화에 기초하고 CIR 추정값에 기초한 가중치와 역확산 신호의 우세한 다중경로 성분을 코히어런트하게 합성하여 결정 변수를 생성하는 후단 심볼 합성기가 사용된다. 역확산 신호는 확산 시퀀스 복사본과 상관된 신호를 포함한다.

또 다른 실시형태에서는, 통상적으로 피크 검출기가 채널 추정기 및 심볼 합성기에 대한 역확산 신호의 크기 프로파일로부터 커서 타이밍 및 심볼 경계를 추정함으로써 프로세싱 동기화를 확립시킨다. 크기 프로파일의 변동은 복수의 인접 값들에 대해 크기값을 평균함으로써 감소될 수 있다. 또한, 커서 타이밍은 크기 프로파일의 최대 크기값의 오프셋을 결정함으로써 추정될 수 있다. 또한, 심볼 경계는 크기 프로파일 상의 커서 이전의 고정 오프셋에 의해 결정될 수 있다. 또는, 심볼 경계는 크기 프로파일 상의 커서 이전의 임계값을 초과하는 크기를 가진 가장 먼 로컬 최대값에 의해 결정될 수 있다.

통상의 실시형태에서 채널 추정기는 결정 지향 방식으로 CIR 추정값을 생성한다. 채널 추정기는, 커서 위치 인근에서 동작하여 채널 임펄스 응답 (CIR) 추정값을 생성하는 슬라이서를 사용할 수 있다. 슬라이서는 평균하기 위한 복수의 조사 간격에서 동작하여 CIR 추정값의 변동을 감소시킬 수 있다. 또한, 채널 추정기의 출력은, 복소 콘쥬게이트, 절단 및 스케일링을 포함하는 연산 중 하나 이상의 연산에 의해 프로세싱되어 CMF의 전반적인 결과를 개선시키는 CIR 추정값을 생성할 수 있다.

또 다른 실시형태에서는, 심볼 합성기가 CIR 추정값에 기초한 가중치와 역확산 신호를 합성하여 결정 변수를 생성한다. 심볼 합성기는, 결정 변수를 생성하기 위한 일련의 승산 및 가산 연산을 수행함으로써 CIR 추정값에 기초한 가중치와 역확산 신호를 합성하는 선형 합성기를 구비할 수 있다.

도면의 간단한 설명

이하 도면에서 유사한 참조 번호는 대응하는 부분을 나타낸다.

도 1은 직접-시퀀스 확산 스펙트럼 시그널링을 사용하는 통상의 통신 시스템용 채널 정합 필터의 블록도이다.

도 2a 및 2b는 본 발명의 전형적인 후단 채널 정합 필터의 블록도이다.

도 2c는 본 발명의 전형적인 후단 채널 정합 필터의 블록도이다.

도 3은 본 발명을 구현하는 예시적인 방법의 흐름도이다.

도 4a 내지 4c는 본 발명을 구현하는 예시적인 수신기 구조의 블록도이다.

도 4d는 본 발명의 예시적인 수신기에서의 쇼트 프리앰블 버짓 및 등화기 타임라인의 타임라인이다.

상세한 설명

이하 본 발명의 설명에서는, 본 발명이 실행될 수 있는 구체적인 실시형태들을 예시적인 방식으로 도시하고, 그 일부를 형성하는 첨부한 도면을 참조한다. 본 발명의 범주를 벗어나지 않고 다른 실시형태가 사용될 수도 있고 구조적인 변경이 이루어질 수도 있다.

1. 후단 채널 정합 필터 개관

도 1의 통상적인 전단 CMF는, 역확산기가 확산 시퀀스의 시간-반전 버전과 동일한 응답을 가진 유한 임펄스 응답 (FIR) 필터로 간주될 수 있기 때문에, 2 개의 선형 시불변 동작의 연결을 나타낸다. 따라서, 연결 시스템 전체의 응답을 바꾸지 않으면서 접속이 상호변경될 수 있다.

도 2a 및 2b는 본 발명의 전형적인 후단 채널 정합 필터 구형의 블록도이다. 도 2a에 도시된 바와 같이, 역확산기 (202) 후에 위치되는 필터 (204) 를 가지는 후단 CMF 구조 (200) 는 도 1의 통상적인 전단 CMF와 동일한 수학적 결과를 산출한다. 또한, 수신 신호와 의 콘벌루션이 수신 신호와 의 (실행) 상관과 동일하기 때문에, 도 2b에 도시된 바와 같이, 후단 CMF는 일련의 승산-및-가산 연산 (후단 합성기 (206) 이라 한다) 을 사용하여 과의 상관을 구현할 수 있다. 단순화된 표기를 제공하여 이고, c _i 는 대응하는 i 번째 다중경로 성분에 대한 역확산기 출력이다. (h[i] 의 추정은 다음 절에서 상세화된다.)

본 발명의 후단 CMF는 하나의 복합 승산기만을 요구하기 때문에 하드웨어적으로 더 효과적이다. 길이가 {h[i]} 인 "M" 개의 복합 승산기가 통상의 전단 CMF에 요구된다. 전단 구조의 정합 필터링은 수신된 샘플 레벨 (역확산기 이전) 에서 콘벌루션 방식으로 수행되는 반면, 후단 구조에서는 심볼 레벨 (역확산기 이후) 에서 상관 방식으로 수행되는 것 또한 중요하다.

도 2c는 본 발명의 전형적인 후단 CMF의 블록도이다. 전형적인 후단 CMF 구조 (200) 의 필터 (204) 는 역확산기 (202) 이후에 3 개의 주 구성요소 블록을 구비한다. 피크 검출기 (208) 는 가장 강한 경로 및 최초 도달 경로의 타이밍을 추정한다. 최초 도달 경로는 충분히 강한 전력을 가진 단일 송신 펄스의 가장 빠른 도달 복사본으로 정의되고, 그 위치를 심볼 경계라 한다 (즉, 심볼의 시작점으로 취급된다). 채널 추정기 (210) 는 의사 잡음 조사 방식을 사용하여 (복소값의) 채널 이득 프로파일을 코히어런트하게 평균함으로써 채널 임펄스 응답 (CIR) 을 추정한다. 후단 심볼 합성기 (206) 는 우세한 다중경로 성분으로부터의 신호 에너지를 CIR 추정값으로부터 얻어지는 적절한 가중치와 합성하여 결정 변수의 SNR을 최대화한다. 역확산 신호 c _i 는 스위치 (212) 를 통해 이 구성요소 각각에 교대로 인가될 수 있다. 이 구성요소 각각의 동작을 이하 더 상세히 설명한다.

1.1 피크 검출기

피크 검출기 (208) 는, 도 2c의 스위치가 상부 위치에 있는 획득 주기 동안 사용되어 다음의 2 가지 기능을 수행한다. 피크 검출기 (208) 는 가장 강한 다중경로 성분의 추정 위치에 기초하여 커스 (coarse) 타이밍, 즉, 커서 타이밍 (214) 을 확립시킨다. 또한, 피크 검출기 (208) 는 심볼 경계 (216) 를 제공한다.

피크 검출기 (208) 에 선행하는 역확산기 (202) 는 수신 샘플과 확산 시퀀스의 로컬 복사본과의 상관을 수행한다. 다음 설명에서, 칩 간격 당 샘플의 수는 Q이고, 최대 허용 지연 내의 칩의 수는 N이다. 주기적인 확산 시퀀스, 즉, 주기가 심볼 간격과 동일한 확산 시퀀스를 사용하는 시스템에 있어서, P+j 칩의 지연을 가진 다중경로 성분은 j 칩의 지연을 가진 성분과 구별될 수 없기 때문에, N의 값은 프로세싱 이득 P를 초과할 수 없다. 심볼 경계로부터 시작하는 이러한 N 칩 간격은 소정의 송신 심볼에 대응하는 우세한 다중경로 성분의 도달 시간을 포함하고, 그 채널을 분석하기 위해 의사 잡음 조사 방식에서 사용될 것이기 때문에 이 간격을 조사 간격이라 한다 (이하 채널 추정기 절에서 설명하는 바와 같다).

커서 및 심볼 경계는 하나의 패킷 내 QN 샘플들 중 임의의 세그먼트 내에 위치한다. 심볼 경계의 위치를 결정하기 위해, 가장 강한 다중경로 성분의 타이밍이 우선 발견된다. 패킷이 시작한 후 즉시 시작하는 QN 샘플의 세그먼트는 통상적으로, 예를 들어, 평균 수신 에너지가 소정의 프로그래밍 가능한 임계값을 초과하는, 임계값을 가진 단순한 i² + q² 누산기 또는 아날로그 전력 검출기와 같은 몇몇 종류의 에너지 검출 메카니즘에 의해 식별될 수 있다. 역확산기 (202) 는 c _i (i=1,..., QN) 로 표시되는 QN 개의 상관값들을 생성하고, 각각의 오프셋은 그 세그먼트의 시작으로부터 (i-1)T_s 이격된 다중경로 성분에 대응한다. 확산 시퀀스는 통상적으로 상관 특성에서 매우 작은 사이드로브 (sidelobe) 를 나타내기 때문에, 이 상관값들의 크기는 대응하는 다중경로 성분의 크기를 나타내는데 사용될 수 있다. 이러한 추정값의 변동을 감소시키기 위해, 각각의 오프셋에서 상관값의 크기는 이러한 다수의 세그먼트에서 평균된다. 이 평균된 크기들은 채널의 크기 프로파일의 추정값을 포함한다. 이 평균된 크기들의 최대값이 가장 강한 다중경로 성분으로 간주될 수 있다. 대응하는 오프셋이 커서 위치이다.

일단 가장 강한 다중경로 성분이 위치 결정되면, 충분히 강한 전력을 가진 최초 도달 경로가 결정되거나 추정될 수 있다. 이 다중경로 성분의 위치를 심볼 경계라 한다. 이것은 CMF에 있어서, 동일한 심볼 주기에 대응하는 샘플에서 신호 에너지를 모으기 위해 중요하다. 충분히 강한 전력을 가진 최초 도달 경로는 2 개의 선택적 접근방식 중 하나를 사용하여 추정될 수 있다.

제 1 접근방식에서는, 심볼 경계가 커서 이전의 고정 오프셋으로 설정된다. 이 고정된 (그러나 프로그래밍가능한) 오프셋은 의도된 환경의 통상적인 제곱평균제곱근 (rms) 지연 확산의 통계적인 분석에 기초하여 결정될 수 있다. 예를 들어, 통상의 사무실 건물의 옥내 환경은 짧은 다중경로를 가진 임의의 프로파일을 가지는 반면, 거대한 옥내 환경은 짧은 다중경로와 긴 다중경로의 혼합을 가질 수도 있다. 평탄한 옥외 환경은 긴 (또는 없을 수도 있는) 다중경로를 나타낼 수 있다. 본 발명에 통상적으로 적용되는 WLAN은 주로 옥내 사용 용도로 의도된다.

제 2 접근방식은 더 복잡하여; 크기 프로파일은 추가적인 하드웨어 로직 또는 디지털 신호 프로세서 (DSP) 에 의해 분석되어 최초의 도달 경로를 결정할 수 있다. 예를 들어, 소정의 프로그래밍가능한 최대 오프셋에 의해 한정된 범위 내에서 커서의 좌측 상에 위치하며, 그 전력이 소정의 프로그래밍가능한 임계값을 초과하는 가장 먼 로컬 최대값이 심볼 경계로 간주될 수 있다.

1.2 채널 추정기

채널 추정기 (210) 의 목적은 채널 임펄스 응답 (CIR) 의 추정값을 생성하는 것이다. 심볼 경계가 확립된 직후에 채널 추정이 개시될 수 있고, 타이밍 및 주파수/위상 동기화가 달성되어, 즉, 스위치 (212) 가 중간 위치에 있게된다. 주파수 및 위상 에러는 채널 추정 전에 제거되어야 한다.

조사 간격에 대응하는 역확산 출력 c _i 는 CIR 추정을 위해 사용될 수 있다. 확산 시퀀스는 작은 사이드로브를 나타내기 때문에, 의사 잡음 (PN) 조사 방식은 c _i h _i d 라는 사실을 사용하며, 여기서 d는 조사 간격의 시작점에서의 송신 심볼이고, i=1 은 최초 도달 경로, 즉, 피크 검출기 (208) 로부터 추정된 심볼 경계에 대응한다. IEEE 802.11b 표준에서 규정된 바와 같이 변조되지 않은 파일럿 신호를 사용할 수 없는 시스템에서는, CIR 추정값이 결정 지향 방식으로 얻어진다. 즉, 결정이 충분히 정확하다는 가정하에,

(1)

이며, 여기서 = 슬라이서 (c_cursor) 는 커서 위치에서의 상관으로부터 얻어지는 d의 추정값이다. 도 3c를 참조하면, 슬라이서 (218) 는 피크 검출기 (208) 로부터 스위치 (220) 를 통해 커서 타이밍에 의해 트리거된다. 커서 위치 (즉, 가장 강한 다중경로 성분) 에서 상관은 합성이 발생할 수 있기 전에 (CIR 추정값이 사용가능할 때까지 대기할 필요가 있다) 최상의 채널 추정값을 얻는데 사용된다. 슬라이서 동작은 시스템에서 사용되는 변조 심볼의 위치에 의존하는 필수적인 결정 장치이다. 피크 검출기에 인가되는 평균과 유사하게, 식 (1) 이 평균하기 위한 다수의 조사 간격에서 수행되어 추정값에서의 변동을 감소시킨다. 따라서, 채널 추정기가 거의 동일한 하드웨어를 사용하여 슬라이서 결정 변수로 코히어런트 평균을 수행하는 반면, 피크 검출기는 코히어런트하지 않은 평균을 사용한다. 또한, 채널 조건은 통상적으로 패킷 지속시간 동안 급격하게 변화하지 않기 때문에, CIR 추정값은 동일한 패킷의 나머지 부분에 적용될 수 있다. 결과로 얻어진 평균된 CIR 추정값은 로서 표시될 수 있다. 그 후, CIR 추정값은, 후단 합성기에서 사용될 (다음 절에서 설명하는) 합성 가중치를 생성하도록 더 프로세싱된다.

합성 가중치를 결정하기 위해, CIR 추정값에 통상적으로 복소 콘쥬게이션, 절단 및/또는 스케일링을 포함하는 연산이 수행된다. 복소 콘쥬게이션은 도 2b에 따라 전술한 바와 같이 수행될 수 있다. 다중경로 프로파일의 말단 (tail end) 은, 예를 들어 옥내 채널에서와 같이 통상적으로 매우 낮은 전력을 가지기 때문에, 절단이 수행될 수 있다. 이러한 다중경로 성분의 합성은 감소된 리턴값을 산출하기 때문에, 이러한 다중경로 성분은 합성기와 통합될 필요가 없다. 예시적인 절단 한계는 합성에 대해 최초의 K<QN (여기서, K는 프로그래밍 가능한 값) 를 사용하는 것이다. 합성기 출력은 통상적으로 (더 높은 SNR을 가지는) 동기화 루프를 구동하는데 사용되기 때문에, 합성기 출력의 스케일링이 적용될 수 있다. 동기화 루프의 루프 대역폭은, 합성 가중치의 스케일링에 교대로 의존하는 합성기 출력의 전력에 의존한다. 하드웨어 시프트 연산에 의해 구현되는 단순한 스케일링이 이 목적을 달성할 수 있다.

1.3 후단 심볼 합성기

합성 가중치 생성기로부터의 합성 가중치는 수학적으로 로 설명될 수 있고, 여기서 이고 는 스케일링 팩터이다 (스케일링은 전술하였다). K≤QN 이라는 한정은 전술한 가능한 절단 연산에 기인하여 적용될 수 있다. 도 2b 및 2c에 도시된 바와 같이 (스위치 (212) 가 하부 위치에 있을 때), 후단 심볼 합성기는, 역확산 출력 {c_i} 을 {w_i} 와 합성하여 결정 변수 (222), 를 생성하는 선형 합성기이다. 합성 연산은, 를 w_i로 대체함으로써 도 2b에 도시된 바와 같이, 하나의 복소 승산기만을 요구하는 일련의 승산-및-가산 연산에 의해 구현될 수 있다. 출력 결정 변수 (222) 는 추가적인 프로세싱을 위해 결정 장치, 디코더 및/또는 동기화 루프에 전달된다.

관련기술의 배경지식을 제공하기 위해, 본 발명의 전술한 설명에 다음의 참조들: J.G.Proakis의 Digital communications, 3 판, New York, Mcgraw-Hill, 1995년; 및 1999년의 ANSI/IEEE Std. 802.11, Wireless LAN medium access control (MAC) and physical layer (PHY) specifications이 제공될 수 있으며, 모두 본 명세서에 참조로 통합되었다.

2. 채널 정합 필터를 구현하는 예시적인 방법

도 3은 본 발명의 예시적인 방법의 흐름도이다. 본 발명의 채널 정합 필터 구현의 설명에 대응하는 방식으로, 채널 정합 필터링 (300) 의 전형적인 방법은 다음과 같이 설명할 수 있다. 블록 302에서는, 피크 검출기를 사용하여 역확산 신호로부터의 프로세싱 동기화가 확립된다. 다음으로 블록 304에서는, 채널 추정기를 사용하여, 피크 검출기에 의한 동기화에 기초하여 역확산 신호로부터 채널 임펄스 응답 (CIS) 추정값이 생성된다. 마지막으로 블록 306에서는, 후단 심볼 합성기를 사용하여, CIR 추정값에 기초하고 피크 검출기에 의한 동기화에 기초한 가중치와 역확산 신호의 우세한 다중경로 성분을 코히어런트하게 합성하여 결정 변수를 생성한다.

3. 예시적인 수신기 구현

도 4a는 본 발명의 후단 채널 정합 필터를 구현하는 예시적인 수신기 (400) 의 블록도이다. 다음의 설명은 WLAN 수신기에서의 후단 채널 정합 필터의 구현을 구체화하지만, 본 발명의 범주는 이하 설명하는 예시적인 수신기 구현에 한정되지 않는다.

후단 채널 정합 필터는, 이동국 모뎀 (MSM) 들에서 통상적으로 발견되는 레이크 핑거 전단 구조를 대체할 수 있다. 소프트 핸드오프 또는 동적으로 변화하는 다중경로가 없고, 퍼-핑거 트래킹 (per-finger tracking) 을 수행할 필요가 없고, 새로운 경로에 엘리먼트를 할당하고 재할당할 필요가 없기 때문에, 802.11b 링크는 많은 CDMA 장치에서 발견되는 정교한 레이크 수신기 구조를 요구하지 않는다.

전술한 바와 같이, 본 발명의 전형적인 채널 정합 필터 실시형태는 3 개의 구성요소: 피크 검출기 (208), 의사 잡음 (PN) 조사 방식을 사용하여 채널 프로파일을 코히어런트하게 평균하는 채널 추정기 (210) 및 우세한 다중경로 성분을 코히어런트하게 합성하는 심볼 합성기 (206) 를 포함한다. 도 4a의 예시적인 수신기 (400) 는, 채널 추정기 (404) 에 입력을 제공하는 역확산기인 바커 (Barker) 정합 필터 (402; BMF), 피크 검출기 (406) 및 이하 전반적인 수신기 (400) 의 상황에서 상세히 설명하는 심볼 합성기 (408) 를 포함한다.

3.1 예시적인 채널 추정기

도 4b는 도 4a의 예시적인 채널 추정기 (404) 의 상세 부분을 도시한다. 주파수 및 위상 에러가 CMF 채널 추정 이전에 제거되어야 하기 때문에, 채널 추정은, 타이밍 및 주파수/위상 동기화가 달성된 직후에 (예를 들어, 위상 락 루프 (PLL) 및 타이밍 트래킹 루프 (TTL) 가 시작한 후 약 18 ㎲에) 개시된다. 채널 추정기 (404) 의 목적은, 송신 펄스 형성 필터, 전파 (propagation) 채널 및 수신 정합 필터의 콘벌루션인 복소값의 채널 전달 함수의 추정값을 생성하는 것이다. 이는 의사 잡음 조사 방식에 의해 수행된다. 피크 검출기 (406) 의 상관 블록은 여기서 부분적으로 공유될 수 있다. 그러나, 피크의 긴 코히어런트 평균을 달성하기 위해 일부 사소한 변형이 요구된다. 또한, 상관 결과의 실질적인 부호값 (피크 검출기 (406) 의 절대값에 반대되는 것과 같은) 이 추가되어 채널 추정 작업을 지원해야 한다. 공지된 바와 같이, 하드웨어 최적화가 수행되어 하드웨어를 재사용하도록 수행될 수 있다.

도 2에 도시된 바와 같이, 채널 추정기 (404) 에 의해 수행되는 주요 단계를 설명한다. 특정한 변수들은 도면을 참조하여 이탤릭체로 할당되고 식별되어, 본 발명의 동작을 설명한다.

채널 추정기 (404) 는 바커 시퀀스의 CMF_M 주기, 즉 CMF_M ㎲ 동안 BMF (402) 출력 (예를 들어, 22 개의 복소값 상관값들) 을 코히어런트하게 누산한다. 더 상세하게는, 바커 상관값을 누산하고 평균하기 전에, 레지스터 A (416) 및 레지스터 B (418) 의 콘텐츠에 +1 또는 -1 (PSK 슬라이서 (420) (도 4a 참조) 로부터의 심볼 결정) 을 승산하여, 데이터 변조를 제거한다. 이것이 하나의 프리앰블 심볼 경계를 넘어 상관하는 것을 허용한다. 평균된 결과는 도 4b의 I+j*Q 로 표시된 채널 임펄스 응답 (422; CIR) 이다. M 분할 블록은 입력을 (log₂ M) 비트만큼 제 1 우-시프트함으로써 구현될 수 있다.

다양한 SNR 및 rms 지연 확산을 사용하는 시뮬레이션이, 예시적인 200 개의 AGC 세트 포인트에 대해, CIR이 1/128의 상수값으로 스케일링될 수 있고 (복잡한 수학적 연산을 요구하며 효과적인 하드웨어 구현에 적절하지 않은, 다중경로 크기 프로파일의 제곱합의 제곱근에 반비례하는 정규화 팩터를 사용하는 대신에), 결과로 얻어진 성능 악화는 무시할 수 있음을 입증한다. 따라서, 하드웨어는 일련의 단순화된 (그러나 최적화에 근접한) CMF 계수, 즉 심볼 합성을 위한 를 사용할 수 있다.

연속적인 J 개의 오프셋에서의 CIR 추정값들, 즉, (i = 1,...J) 가 CMF 계수로서 사용되고, 따라서, 심볼 경계로부터 시작하는 J 개의 연속적인 샘플이 합성된다.

이 예시적인 변형에서, 도 4b의 In 및 Qn은 In =I 및 Qn = -Q (즉, 복소 콘쥬게이트) 로서 정의된다. 1/128의 팩터 (즉, 단순화된 CMF 계수의 분모가 128) 는 심볼 합성기에서 조작된다 (이하 3.2 절 참조).

3.2 예시적인 심볼 합성기

도 4c의 블록도에 도시된 바와 같이, 심볼 합성기 (408) 는, (상이한 다중경로 지연에서 역확산된 심볼인) BMF (402) 출력을 CMF 계수 cmfn과 합성하는 선형 합성기이다. 표기의 단순화를 위해, 22-엘리먼트 복소값 벡터 cmfn는 부적합한 다중경로 성분 (즉, 합성 가중치 생성기에서 절단된 성분) 에 대해 제로 계수를 설정함으로써 증분 {cmfn_i}^K _i=1 로부터 형성된다. 예를 들어, cmfn(0) 은 도 4b의 bmf_acc(0) = l(0) + j*Q(0) 에 대응한다. BMF (402) 는 24 개의 상관값을 생성한다. 더 상세하게는, bmf(l:22) 는 현재의 (온-타임) 타이밍에 기초한 22 개의 오프셋에서의 상관값들에 대응하고, bmf(0:21) 및 bmf(2:23) 는 각각 이전 버전 및 이후 버전에 대응한다.

k 번째 심볼 간격에서의 온-타임 심볼은,

(3)

로 계산되며, 여기서 OT(i) = bmf(i+1) 는 어레이의 i 번째 엘리먼트를 나타내고, OT 는 도 4a의 슬라이서 (420) 를 통한 DEPSK 디코더 (424) 에 대한 결정 변수이고, 또한 결정 보조 디지털 PLL (426) 을 구동하는데에도 사용된다. 이전 심볼 및 이후 심볼은 각각,

, E(i) = bmf(i) (4)

및

, L(i) = bmf(i+2) (5)

로 계산되고, TTL (432) 로 공급되어 타이밍을 정밀하게 튜닝한다. 도 4a 참조. 식 (3), (4) 및 (5) 는 복소 곱에 관련된다 (도 4c 참조). 식 (3), (4) 및 (5) 는 합성이 수행되는 방법을 예시하기 위해서만 제공되는 것이지만; 그러나 하드웨어 구현에서는, ot _k , e _k 및 l _k 가 통상적으로 제로 아닌 CMF 계수에 대해서만 합산함으로써 얻어진다.

TTL (432) 은 타임 트래킹에 사용되기 때문에, e _k 및 l _k 중 하나만이 임의의 소정 심볼 간격에서 계산된다. 본 발명의 전형적인 실시형태는 TTL (432) 로서 더블 디더 루프 (DDL; double dither loop) 를 사용한다. 예를 들어, e _k 만이 심볼 n에서 계산되고 TTL (432) 로 통과되며, l _k 만이 심볼 n+1에서 계산되고 TTL (432) 로 통과된다. 소정 심볼 간격에서 e _k 또는 l _k 가 계산되는지 여부는 TTL (432) 의 신호와 동기화되는 제어 신호에 의해 결정된다. 이것이 하드웨어에서 이전 및 이후 심볼을 계산하기 위한 승산기의 공유를 허용한다.

도 4c에 도시된 바와 같이, 블록 428, 430이, CMF 계수의 (단순화된) 하드웨어 계산을 위한 식 (2) 의 분모에 대한 근사치를 구하는데 사용된다.

3.3 프리앰블 버짓 및 등화기 타임라인

802.11b 수신기 구현의 가장 난제이며, 중요한 작업은 신호 검출 및 동기화를 달성하는 것이다. 이 작업은 프레임의 프리앰블 부분 동안 수행되고, 물리계층 컨버전스 프로토콜 (PLCP; physical layer convergence protocol) 헤더 및 MAC 계층 프로토콜 데이터 유닛 (MPDU) 의 성공적인 복조를 위한 스테이지를 설정한다. 획득 프로세스에는 RX 에너지 램프 (ramp) 의 초기 검출, 커스 AGC 트레이닝 및 커스 DC 오프셋 제거가 포함된다. 다음 단계에는 정교한 AGC 설정, DC 오프셋 루프 컨버전스 및 바커 시퀀스 검출 (CDMA 탐색기와 유사한 동작) 이 포함된다. 마지막으로, 또 다른 단계에는 주파수 및 위상의 추정 및 트래킹, 채널 임펄스 응답 (CIR) 추정, CMF 계수의 계산 및 등화기 트레이닝 및 순응이 포함된다. 이러한 작업들은 다이버시티 모드에서 선택적인 안테나 선택을 위해 반복될 수 있다.

전형적인 수신기에 있어서, 프리앰블은 항상 1 Mb/s에서 송신된다. 표준적이며 강제적인 롱 프리앰블 및 선택적인 쇼트 프리앰블로 정의되는 2 가지 타입의 프리앰블이 있다. 롱 프리앰블인지 또는 쇼트 프리앰블인지 여부에 따라, 헤더는 각각 1 Mb/s 또는 2 Mb/s 에서 송신된다. 바커 칩 레이트는 항상 11 Mc/s 이다. 1 Mb/s 의 경우 송신 및 각 비트는 DBPSK 를 사용하여 11 바커 칩에 매핑된다. 2 Mb/s 의 경우, 2 비트가 DQPSK 를 사용하여 11 바커 칩에 매핑된다.

강제적인 롱 프리앰블은 총 144 비트에 대해 128 비트의 동기화 필드 및 16 비트의 시작 프레임 구분문자 (SFD; start frame delimiter) 로 구성되며, 1 Mb/s 에서 송신되는 48 비트의 PLCP 헤더를 수반한다. 롱 프리앰블에 있어서, 프리앰블은 1584 칩 동안 지속되고 헤더는 528 칩 동안 지속된다.

선택적인 쇼트 프리앰블은 56 비트의 동기화 필드 및 16 비트의 SFD (총 72 비트) 로 구성되며, 2 Mb/s 의 DQPSK를 사용하여 송신되는 48 비트의 PLCP 헤더를 수반한다. 쇼트 프리앰블에 있어서, 프리앰블은 792 칩 동안 지속되고 헤더는 264 칩 동안 지속된다.

도 4d는 예시적인 쇼트 프리앰블 버짓의 타임라인을 도시한다. 쇼트 프리앰블의 지원이 본 발명에서 고려되며, 따라서 일부 실시형태들은 고속 검출 및 동기화 메카니즘이 구현될 것을 요구한다. 쇼트 프리앰블의 경우에는 한정된 안테나 다이버시티만이 지원될 수도 있다. 롱 프리앰블 모드만 지원되는 경우, 또는 쇼트 프리앰블 모드가 지원되지만 장치는 롱 프리앰블-온리 모드에 위치된 경우에는, 민감도 및 PER 면에서 이득이 클 수 있다. 롱 프리앰블에 대한 타임라인은 도 4d에 도시된 바와 같이 쇼트 프리앰블에 대한 타임라인과 동일하다. 일부 중요한 포인트가 도시되었다.

도 4d에 도시된 바와 같이, 전력 검출기는 이득 스위칭 세그먼트 A 동안 타임라인 상에서 일부 포인트에 표시된 전력 램프를 검출할 것이다. 이것이 모든 후속 프레임 프로세싱을 트리거할 것이다. 전력 검출 속도는 전력 레벨의 함수이고, 따라서 1 내지 10 ㎲가 소요될 수 있다. 고속 전력 검출 (고전력 레벨) 의 경우, 아날로그 AGC 이득 스테이지 스위칭이 수반될 것이다. 전력이 낮고 검출하는데 10 ㎲ 까지 소요될 수 있으면, 이득 스위칭이 요구되지 않고 AGC는 더 빠르게 확정될 수 있다. 이 때문에, 또 다른 세그먼트 B가 세그먼트 A와 중복되어 도시된다. 세그먼트 A에서의 작업에 부가하여, 이득 스테이지 스위칭, DC 오프셋 보정 및 디지털 VGA 설정이 세그먼트 B에서 수행된다. 세그먼트 B에 대해 기대되는 전체 시간은 거의 16.4 ㎲이다. 검출된 전력에 기초한 안테나 스위칭은 통상적으로 지원되지 않는다. 대신에, 블라인드 안테나 스위칭 알고리즘이 구현될 수 있으며, 여기서 안테나는 매 10 ㎲ 마다 스위칭된다.

결정적인 RX 전단 결합 지연 (세그먼트 B) 이후에, 피크 검출기 (406) 가 프로그램가능한 1 내지 8 ㎲ 동안 초기화되며, 디폴트는 2 ㎲ 로 설정되어, 세그먼트 C의 시작을 표시한다.

바커 상관이 검출되면, 세그먼트 D의 개시시에 PLL (426) 및 TTL (432) 이 동시에 시작되어, 최대 피크가 로컬 심볼 경계에 너무 인접한 경우 PLL (426) 의 시작에 대해 가능한 1 ㎲의 지연을 제공한다. 세그먼트 D의 지속시간은, PLL이 확정되고 고정되는데 요구되는 12 내지 15 ㎲의 수치이다. 그러나, 이 값은 루프 대역폭에 의존한다.

트래킹 모드에 대한 PLL 이득 스위치가, CMF CIR이 추정되기 전에 세이프 하버 (safe harbor) 를 제공하는데 필요한 세그먼트 E의 시작을 표시한다. 이득 스위칭에 관련되는 위상 전이가 존재한다. 현재, 이 전이를 소멸시키는데 거의 8 ㎲가 할당되어 있다.

세그먼트 F는 0 내지 16 ㎲로 프로그래밍가능하고, 디폴트는 8 ㎲로 설정된다. 이 세그먼트는 하드웨어가 실질적인 CMF CIR 추정을 수행하도록 허용한다.

쇼트 프리앰블을 지원하기 위해, 모든 나열된 작업들은 49 ㎲ 내에서 수행되어야 하고 프리앰블의 제 1 비트로부터 시작한다. 그러나, 디스크램블러를 동기화하기 위해 추가적인 7 ㎲가 요구된다. 쇼트 프리앰블을 지원하기 위해, 하드웨어는 전술한 바와 같은 단순화된 스케일링 방식을 사용하여 CMF 계수를 계산하고, CMF 합성을 즉시 시작한다. 그 결과, CMF가 시작하기까지의 모든 세그먼트의 합 T = 16.4 + 2 + 1 + 12 + 8 + 8 = 47.4 < 49 ㎲가 되어, 쇼트 프리앰블 요구를 충족시킨다.

결론

본 발명의 바람직한 실시형태를 포함하는 설명을 끝낸다. 본 발명의 바람직한 실시형태에 대한 지금까지의 설명은 예시 및 설명의 목적으로 제공되었다. 본 발명을 개시된 정확한 형태로 한정하거나 포괄하는 것으로 의도하지 않았다. 상기 교시의 관점에서 다양한 수정 및 변형이 가능하다.

본 발명의 범주는 상세한 설명에 한정되지 않으며 이하 첨부된 청구항에 의해 한정된다. 전술한 설명, 예시 및 데이터는 본 발명의 장치 및 방법을 제조하고 실시하는 완전한 설명을 제공한다. 본 발명의 다양한 실시형태들이 본 발명의 범주를 벗어나지 않고 수행될 수 있기 때문에, 본 발명은 이하 첨부된 청구항에 존재한다.

Claims (27)

1. 역확산 신호로부터 프로세싱 동기화를 확립시키는 피크 검출기;

   상기 피크 검출기에 의한 동기화에 기초하여 상기 역확산 신호로부터 채널 임펄스 응답 (CIR) 추정값을 생성하는 채널 추정기; 및

   상기 피크 검출기에 의한 동기화에 기초하고 CIR 추정값에 기초하는 가중치와 상기 역확산 신호의 우세한 (dominant) 다중경로 성분를 코히어런트하게 합성하여 결정 변수를 생성하는 후단 심볼 합성기를 구비하는, 채널 정합 필터.
2. 제 1 항에 있어서,

   상기 역확산 신호는 확산 시퀀스 복사본과 상관되는 신호를 포함하는, 채널 정합 필터.
3. 제 1 항에 있어서,

   상기 피크 검출기는, 상기 채널 추정기 및 심볼 합성기에 대한 역확산 신호의 크기 프로파일로부터 커서 타이밍 및 심볼 경계를 추정함으로써 프로세싱 동기화를 확립시키는, 채널 정합 필터.
4. 제 3 항에 있어서,

   상기 크기 프로파일의 변동은 복수의 인접값들에 대해 크기값을 평균함으로써 감소되는, 채널 정합 필터.
5. 제 3 항에 있어서,

   상기 커서 타이밍은 상기 크기 프로파일의 최대 크기값의 오프셋을 결정함으로써 추정되는, 채널 정합 필터.
6. 제 3 항에 있어서,

   상기 심볼 경계는 상기 크기 프로파일 상의 상기 커서 이전의 고정 오프셋에 의해 결정되는, 채널 정합 필터.
7. 제 3 항에 있어서,

   상기 심볼 경계는 상기 크기 프로파일 상의 상기 커서 이전의 임계값을 초과하는 크기를 가지는 가장 먼 로컬 최대값에 의해 결정되는, 채널 정합 필터.
8. 제 1 항에 있어서,

   상기 채널 추정기는 결정 지향 방식으로 CIR 추정값을 생성하는, 채널 정합 필터.
9. 제 1 항에 있어서,

   상기 채널 추정기는, 상기 커서 위치에 근접하여 동작하여 상기 채널 임펄스 응답 (CIR) 추정값을 생성하는 슬라이서를 구비하는, 채널 정합 필터.
10. 제 9 항에 있어서,

    상기 슬라이서는 평균하기 위한 복수의 조사 간격에서 동작하여 상기 CIR 추정값의 변동을 감소시키는, 채널 정합 필터.
11. 제 9 항에 있어서,

    상기 채널 추정기의 출력은 복소 콘쥬게이트, 절단 및 스케일링을 포함하는 연산 중 하나 이상의 연산으로 프로세싱되어 상기 CIR 추정값을 생성하는, 채널 정합 필터.
12. 제 1 항에 있어서,

    상기 심볼 합성기는 상기 CIR 추정값에 기초한 가중치와 상기 역확산 신호를 합성하여 상기 결정 변수를 생성하는, 채널 정합 필터.
13. 제 12 항에 있어서,

    상기 심볼 합성기는, 일련의 승산 및 가산 연산을 수행함으로써 상기 CIR 추정값에 기초한 가중치와 상기 역확산 신호를 합성하여 상기 결정 변수를 생성하는 선형 합성기를 구비하는, 채널 정합 필터.
14. 피크 검출기를 사용하여 역확산 신호로부터 프로세싱 동기화를 확립시키는 단계;

    채널 추정기를 사용하여 상기 피크 검출기에 의한 동기화에 기초하여 상기 역확산 신호로부터 채널 임펄스 응답 (CIR) 추정값을 생성하는 단계; 및

    상기 피크 검출기에 의한 동기화에 기초하고 상기 CIR 추정값에 기초한 가중치와 상기 역확산 신호의 우세한 다중경로 성분을 코히어런트하게 합성하여 후단 심볼 합성기로 결정 변수를 생성하는 단계를 포함하는, 채널 정합 필터링 방법.
15. 제 14 항에 있어서,

    상기 역확산 신호는 확산 시퀀스 복사본과 상관되는 신호를 포함하는, 채널 정합 필터링 방법.
16. 제 14 항에 있어서,

    상기 피크 검출기는 상기 채널 추정기 및 심볼 합성기에 대한 상기 역확산 신호의 크기 프로파일로부터 커서 타이밍 및 심볼 경계를 추정함으로써 프로세싱 동기화를 확립시키는, 채널 정합 필터링 방법.
17. 제 16 항에 있어서,

    상기 크기 프로파일의 변동은 복수의 인접값에 대해 크기값을 평균함으로써 감소되는, 채널 정합 필터링 방법.
18. 제 16 항에 있어서,

    상기 커서 타이밍은 상기 크기 프로파일의 최대 크기값의 오프셋을 결정함으로써 추정되는, 채널 정합 필터링 방법.
19. 제 16 항에 있어서,

    상기 심볼 경계는 상기 크기 프로파일 상의 상기 커서 이전의 고정 오프셋에 의해 결정되는, 채널 정합 필터링 방법.
20. 제 16 항에 있어서,

    상기 심볼 경계는 상기 크기 프로파일 상의 상기 커서 이전의 임계값을 초과하는 크기를 가지는 가장 먼 로컬 최대값에 의해 결정되는, 채널 정합 필터링 방법.
21. 제 14 항에 있어서,

    상기 채널 추정기는 결정 지향 방식으로 상기 CIR 추정값을 생성하는, 채널 정합 필터링 방법.
22. 제 14 항에 있어서,

    상기 채널 추정기는, 상기 커서 위치에 근접하여 동작하여 상기 채널 임펄스 응답 (CIR) 추정값을 생성하는 슬라이서를 구비하는, 채널 정합 필터링 방법.
23. 제 22 항에 있어서,

    상기 슬라이서는 평균하기 위한 복수의 조사 간격에서 동작하여 상기 CIR 추정값의 변동을 감소시키는, 채널 정합 필터링 방법.
24. 제 22 항에 있어서,

    상기 채널 추정기의 출력은 복소 콘쥬게이트, 절단 및 스케일링을 포함하는 연산들 중 하나 이상의 연산에 의해 프로세싱되어 상기 CIR 추정값을 생성하는, 채널 정합 필터링 방법.
25. 제 14 항에 있어서,

    상기 심볼 합성기는 상기 CIR 추정값에 기초한 가중치와 상기 역확산 신호를 합성하여 상기 결정 변수를 생성하는, 채널 정합 필터링 방법.
26. 제 25 항에 있어서,

    상기 심볼 합성기는 일련의 승산 및 가산 연산을 수행함으로써 상기 CIR 추정값에 기초한 가중치와 상기 역확산 신호를 합성하여 상기 결정 변수를 생성하는 선형 합성기를 구비하는, 채널 정합 필터링 방법.
27. 역확산 신호로부터 프로세싱 동기화를 확립시키는 수단;

    피크 검출기에 의한 동기화에 기초하여 상기 역확산 신호로부터 채널 임펄스 응답 (CIR) 추정값을 생성하는 수단; 및

    상기 피크 검출기에 의한 동기화에 기초하고 CIR 추정값에 기초하는 가중치와 상기 역확산 신호의 우세한 다중경로 성분를 코히어런트하게 합성하여 결정 변수를 생성하는 수단을 구비하는, 채널 정합 필터.