KR20050090206A - Method for forming contact plug of semiconductor devices - Google Patents

Method for forming contact plug of semiconductor devices Download PDF

Info

Publication number
KR20050090206A
KR20050090206A KR1020040015464A KR20040015464A KR20050090206A KR 20050090206 A KR20050090206 A KR 20050090206A KR 1020040015464 A KR1020040015464 A KR 1020040015464A KR 20040015464 A KR20040015464 A KR 20040015464A KR 20050090206 A KR20050090206 A KR 20050090206A
Authority
KR
South Korea
Prior art keywords
forming
layer
contact
seed layer
depositing
Prior art date
Application number
KR1020040015464A
Other languages
Korean (ko)
Inventor
김백만
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040015464A priority Critical patent/KR20050090206A/en
Publication of KR20050090206A publication Critical patent/KR20050090206A/en

Links

Classifications

    • E—FIXED CONSTRUCTIONS
    • E01—CONSTRUCTION OF ROADS, RAILWAYS, OR BRIDGES
    • E01B—PERMANENT WAY; PERMANENT-WAY TOOLS; MACHINES FOR MAKING RAILWAYS OF ALL KINDS
    • E01B5/00—Rails; Guard rails; Distance-keeping means for them
    • E01B5/18—Guard rails; Connecting, fastening or adjusting means therefor
    • E—FIXED CONSTRUCTIONS
    • E01—CONSTRUCTION OF ROADS, RAILWAYS, OR BRIDGES
    • E01B—PERMANENT WAY; PERMANENT-WAY TOOLS; MACHINES FOR MAKING RAILWAYS OF ALL KINDS
    • E01B5/00—Rails; Guard rails; Distance-keeping means for them
    • E01B5/02—Rails
    • E01B5/14—Rails for special parts of the track, e.g. for curves
    • E—FIXED CONSTRUCTIONS
    • E01—CONSTRUCTION OF ROADS, RAILWAYS, OR BRIDGES
    • E01B—PERMANENT WAY; PERMANENT-WAY TOOLS; MACHINES FOR MAKING RAILWAYS OF ALL KINDS
    • E01B9/00—Fastening rails on sleepers, or the like
    • E01B9/60—Rail fastenings making use of clamps or braces supporting the side of the rail
    • E—FIXED CONSTRUCTIONS
    • E01—CONSTRUCTION OF ROADS, RAILWAYS, OR BRIDGES
    • E01B—PERMANENT WAY; PERMANENT-WAY TOOLS; MACHINES FOR MAKING RAILWAYS OF ALL KINDS
    • E01B2201/00—Fastening or restraining methods
    • E01B2201/04—Fastening or restraining methods by bolting, nailing or the like

Landscapes

  • Engineering & Computer Science (AREA)
  • Mechanical Engineering (AREA)
  • Architecture (AREA)
  • Civil Engineering (AREA)
  • Structural Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명에 따른 반도체 소자의 콘택홀 형성 방법의 특징은, 반도체 기판 상부에 절연막을 형성하는 단계와, 반도체 기판의 소정영역을 노출시키는 콘택홀을 형성하는 단계와, 콘택홀을 포함한 전체 표면 상부에 금속 시드층을 증착하는 단계와, 상기 금속 시드층 상부에 Ti층 및 TiN층을 순차적으로 증착하는 단계와, 고온 급속 열처리 공정을 수행하여 상기 콘택홀 하부에 TiSi2를 형성하는 단계와, 상기 콘택홀을 매립하는 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.A method of forming a contact hole in a semiconductor device according to the present invention includes forming an insulating film on a semiconductor substrate, forming a contact hole exposing a predetermined region of the semiconductor substrate, and forming a contact hole on an entire surface including the contact hole. Depositing a metal seed layer, sequentially depositing a Ti layer and a TiN layer on the metal seed layer, and performing a high temperature rapid heat treatment process to form TiSi 2 under the contact hole; And forming a contact plug to fill the hole.

본 발명에 따른 반도체 소자의 콘택홀 형성 방법은 ALD 공정 또는 스파터링 공정을 이용하여 Ti와 실리콘 사이에 Mo 또는 Pt 시드층을 추가 증착함으로써, 기존 방법으로 형성된 콘택보다 더 낮은 콘택 저항을 나타내고, 콘택 지름 감소에 의한 콘택 저항 상승 문제를 극복할 수 있는 효과가 있다. The method for forming a contact hole of a semiconductor device according to the present invention exhibits a lower contact resistance than a contact formed by a conventional method by further depositing a Mo or Pt seed layer between Ti and silicon using an ALD process or a sputtering process. There is an effect that can overcome the problem of increasing the contact resistance by reducing the diameter.

Description

반도체 소자의 콘택플러그 형성 방법{METHOD FOR FORMING CONTACT PLUG OF SEMICONDUCTOR DEVICES}Method for forming contact plug of semiconductor device {METHOD FOR FORMING CONTACT PLUG OF SEMICONDUCTOR DEVICES}

본 발명은 반도체 소자의 콘택플러그 형성 방법에 관한 것으로, 특히 ALD 공정 또는 스파터링 공정을 이용하여 Ti층과 실리콘층 사이에 Mo 또는 Pt 시드층을 추가 증착함으로써, 기존 방법으로 형성된 콘택보다 더 낮은 콘택저항을 가지고, 콘택크기 감소에 의한 콘택저항 상승 문제를 극복하는 반도체 소자의 콘택플러그 형성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact plug of a semiconductor device, and in particular, a contact lower than a contact formed by a conventional method by further depositing a Mo or Pt seed layer between a Ti layer and a silicon layer using an ALD process or a sputtering process. The present invention relates to a method for forming a contact plug of a semiconductor device having a resistance and overcoming a problem of increasing contact resistance due to a decrease in contact size.

반도체 메모리 소자의 비트라인 콘택에서는 콘택저항을 낮추기 위해 콘택하부와 실리콘 기판의 계면에 TiSi2를 형성한다.In the bit line contact of the semiconductor memory device, TiSi 2 is formed at the interface between the contact lower portion and the silicon substrate in order to lower the contact resistance.

종래 기술에 따른 TiSi2 형성 방법에서는 Ti층을 콘택하부에 증착시켜 실리콘층과 물리적으로 접촉하게 한 다음 고온의 열처리를 통해 Ti층과 실리콘층을 반응시켜 최종적으로 TiSi2 를 형성시킨다.In the TiSi 2 formation method according to the prior art, the Ti layer is deposited under the contact to be in physical contact with the silicon layer, and then the Ti layer and the silicon layer are reacted through high temperature heat treatment to finally form TiSi 2 .

이때, TiSi2는 온도에 따라 두 단계의 변화를 거치게 되는데 낮은 온도에서는 비저항이 높은 C49상의 TiSi2가 생성되고 온도가 더 높아지면서 비저항이 낮은 C54상으로 상전이된다.At this time, TiSi 2 undergoes a two-step change depending on the temperature. At low temperatures, TiSi 2 having a high specific resistance is formed and TiSi 2 has a higher temperature, and the phase transitions to a C54 phase having a lower specific resistance.

C49상의 TiSi2에서 C54상의 TiSi2로의 상전이 온도는 TiSi2 콘택하부의 지름이 작아질수록 급격히 증가한다. 그러나 집적도 향상을 위해 콘택지름이 작아짐에따라 다른 조건이 일정하다면 콘택지름이 작아지면서 TiSi2 가 완전히 전이하지 못하여 콘택저항이 점차 증가되는 문제점이 있다.In the TiSi 2 phase transition temperature to the TiSi 2 on the C54 on C49 is the smaller the diameter of the TiSi 2 contacts the lower abruptly increases. However, if other conditions are constant as the contact diameter decreases to improve the integration degree, there is a problem in that the contact resistance decreases and the contact resistance gradually increases because TiSi 2 does not completely transition.

본 발명은 반도체 소자의 콘택플러그 형성 방법에 관한 것으로, 특히 ALD 공정 또는 스파터링 공정을 이용하여 Ti층과 실리콘층 사이에 Mo 또는 Pt 시드층을 추가 증착함으로써, 기존 방법으로 형성된 콘택보다 더 낮은 콘택저항을 나타내고, 콘택지름 감소에 의한 콘택저항 상승 문제를 극복하는 반도체 소자의 콘택플러그 형성 방법을 제공하는 것을 그 목적으로 한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact plug of a semiconductor device, and in particular, a contact lower than a contact formed by a conventional method by further depositing a Mo or Pt seed layer between a Ti layer and a silicon layer using an ALD process or a sputtering process. It is an object of the present invention to provide a method for forming a contact plug of a semiconductor device which exhibits resistance and overcomes a problem of increasing contact resistance due to a decrease in contact diameter.

본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 콘택플러그 형성 방법의 특징은, 반도체 기판의 소정영역을 노출시키는 콘택홀을 형성하는 단계와,The present invention is to achieve the above object, a feature of the method for forming a contact plug of a semiconductor device according to the present invention, forming a contact hole for exposing a predetermined region of the semiconductor substrate,

콘택홀을 포함한 전체 표면 상부에 금속 시드층을 증착하는 단계와,Depositing a metal seed layer over the entire surface including the contact holes,

상기 금속 시드층 상부에 Ti층 및 TiN층을 순차적으로 증착하는 단계와,Sequentially depositing a Ti layer and a TiN layer on the metal seed layer;

고온 급속 열처리 공정을 수행하여 상기 콘택홀 하부에 TiSi2를 형성하는 단계와,Performing a high temperature rapid heat treatment process to form TiSi 2 under the contact hole;

상기 콘택홀을 매립하는 콘택플러그를 형성하는 단계Forming a contact plug to fill the contact hole

를 포함하는 것을 특징으로 한다.Characterized in that it comprises a.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.  Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 콘택플러그 형성 방법의 구성 및 동작을 도시한 단면도이다. 1A to 1F are cross-sectional views illustrating the configuration and operation of a method for forming a contact plug of a semiconductor device according to the present invention.

도 1a를 참조하면, 반도체 기판(10)위에 절연막(20)을 형성한다. Referring to FIG. 1A, an insulating film 20 is formed on a semiconductor substrate 10.

도 1b를 참조하면, 반도체 기판(10)의 소정영역을 노출시키는 콘택홀(30)을 형성한다. Referring to FIG. 1B, a contact hole 30 exposing a predetermined region of the semiconductor substrate 10 is formed.

도 1c를 참조하면, 콘택홀(30)을 포함한 전체 표면 상부에 금속 시드층(40)을 증착한다. Referring to FIG. 1C, the metal seed layer 40 is deposited on the entire surface including the contact hole 30.

여기서, 금속 시드층(40)의 증착공정은 ALD 공정 또는 스파터링 공정을 이용하며, Mo 또는 Pt 시드층을 증착하는 것이 바람직하다. Here, the deposition process of the metal seed layer 40 uses an ALD process or a spattering process, and preferably deposits a Mo or Pt seed layer.

또한, ALD 공정을 이용하여 금속시드층(40)을 증착할때는 10 모노레이어 이하로 증착하고, 증착온도는 100∼400℃인 것이 바람직하다. In addition, when depositing the metal seed layer 40 using the ALD process, the deposition is performed at 10 monolayer or less, and the deposition temperature is preferably 100 to 400 ° C.

또한, 스파터링 공정을 이용하여 금속 시드층(40)을 증착 할 때는 금속 시드층(40)을 1∼20Å의 두께로 증착하는 것이 바람직하다. In addition, when depositing the metal seed layer 40 using a spattering process, it is preferable to deposit the metal seed layer 40 to a thickness of 1 to 20 kPa.

도 1d를 참조하면, 금속 시드층(40) 상부에 Ti층(50) 및 TiN층(60)을 순차적으로 증착한다. Referring to FIG. 1D, the Ti layer 50 and the TiN layer 60 are sequentially deposited on the metal seed layer 40.

이때, Ti층(50)의 두께는 50∼150Å로 하고, TiN층(60)의 두께는 100∼300Å으로 하는 것이 바람직하다. At this time, it is preferable that the thickness of the Ti layer 50 is 50-150 GPa, and the thickness of the TiN layer 60 is 100-300 GPa.

또한, 금속 시드층(40), Ti층(50) 및 TiN층(60)의 증착공정시 웨이퍼가 공기중에 노출되지 않도록 진공장비에서 연속적으로 진행하는 것이 바람직하다. In addition, during the deposition process of the metal seed layer 40, the Ti layer 50 and the TiN layer 60, it is preferable to proceed continuously in a vacuum equipment so that the wafer is not exposed to the air.

도 1e를 참조하면, 고온 급속 열처리 공정을 수행하여 콘택홀 하부에 TiSi2(70) 를 형성한다.Referring to FIG. 1E, a TiSi 2 70 is formed under the contact hole by performing a high temperature rapid heat treatment process. To form.

상기 고온 급속 열처리 공정은 700∼900℃의 온도에서 5초 내지 20초 동안 수행하는 것이 바람직하다. The high temperature rapid heat treatment process is preferably performed for 5 seconds to 20 seconds at a temperature of 700 ~ 900 ℃.

도 1f를 참조하면, 콘택홀(30)을 매립하는 도전층(미도시)을 형성하고 평탄화 식각하여 콘택플러그(80)를 형성한다. Referring to FIG. 1F, a conductive layer (not shown) filling the contact hole 30 is formed and planarized etch to form a contact plug 80.

여기서, 콘택플러그(80)는 텅스텐으로 형성하는 것이 바람직하다. Here, the contact plug 80 is preferably formed of tungsten.

본 발명에 따른 반도체 소자의 콘택플러그 형성 방법은 ALD 공정 또는 스파터링 공정을 이용하여 Ti층과 실리콘층 사이에 Mo 또는 Pt 시드층을 추가 증착함으로써, 기존 방법으로 형성된 콘택보다 더 낮은 콘택 저항을 나타내고, 콘택 지름 감소에 의한 콘택저항 상승 문제를 극복할 수 있는 효과가 있다. The method for forming a contact plug of a semiconductor device according to the present invention exhibits a lower contact resistance than a contact formed by a conventional method by further depositing a Mo or Pt seed layer between a Ti layer and a silicon layer using an ALD process or a sputtering process. In addition, there is an effect that can overcome the problem of contact resistance increase by reducing the contact diameter.

도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 콘택플러그 형성 방법을 도시한 단면도이다.1A to 1F are cross-sectional views illustrating a method for forming a contact plug of a semiconductor device according to the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

10 : 반도체 기판 20 : 절연막10 semiconductor substrate 20 insulating film

30 : 콘택홀 40 : 금속 시드층30 contact hole 40 metal seed layer

50 : Ti층 60 : TiN층50: Ti layer 60: TiN layer

70 : TiSi2층 80 : 콘택플러그70: TiSi 2 layer 80: contact plug

Claims (10)

반도체 기판의 상부에 절연막을 형성하는 단계;Forming an insulating film on the semiconductor substrate; 반도체 기판의 소정영역을 노출시키는 콘택홀을 형성하는 단계;Forming a contact hole exposing a predetermined region of the semiconductor substrate; 콘택홀을 포함한 전체 표면 상부에 금속 시드층을 증착하는 단계;Depositing a metal seed layer over the entire surface including the contact holes; 상기 금속 시드층 상부에 Ti층 및 TiN층을 순차적으로 증착하는 단계;Sequentially depositing a Ti layer and a TiN layer on the metal seed layer; 고온 급속 열처리 공정을 수행하여 상기 콘택홀 하부에 TiSi2를 형성하는 단계; 및Forming a TiSi 2 under the contact hole by performing a high temperature rapid heat treatment process; And 상기 콘택홀을 매립하는 콘택플러그를 형성하는 단계; Forming a contact plug to fill the contact hole; 를 포함하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.Contact plug forming method of a semiconductor device comprising a. 제 1항에 있어서,The method of claim 1, 상기 금속 시드층을 증착하는 단계는 ALD 공정 또는 스파터링 공정인 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.Depositing the metal seed layer is an ALD process or a sputtering process. 제 1항에 있어서,The method of claim 1, 상기 금속 시드층은 Mo 및 Pt중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.Wherein the metal seed layer is formed of any one selected from Mo and Pt. 제 1항에 있어서, The method of claim 1, 상기 금속 시드층을 증착하는 단계는 ALD 공정을 이용하여 Mo 또는 Pt 시드층을 10 모노레이어 이하로 증착하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.The depositing of the metal seed layer may include depositing Mo or Pt seed layers to 10 monolayers or less using an ALD process. 제 2항 및 4항중 어느 한 항에 있어서,The method according to any one of claims 2 and 4, 상기 ALD 공정의 증착온도는 100∼400℃인 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.The deposition temperature of the ALD process is a contact plug forming method of a semiconductor device, characterized in that 100 ~ 400 ℃. 제 1항에 있어서,The method of claim 1, 상기 금속 시드층을 증착하는 단계는 스퍼터링 공정을 이용하여 Mo 또는 Pt시드층을 1∼20Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.The depositing of the metal seed layer may include depositing a Mo or Pt seed layer to a thickness of 1 to 20 microseconds by using a sputtering process. 제 1항에 있어서,The method of claim 1, 상기 고온 급속 열처리 공정은 700∼900℃의 온도에서 5초 내지 20초 동안 수행하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.The high temperature rapid heat treatment process is a contact plug forming method of a semiconductor device, characterized in that performed for 5 to 20 seconds at a temperature of 700 ~ 900 ℃. 제 1항에 있어서,The method of claim 1, 상기 콘택플러그는 텅스텐으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.The method of claim 1, wherein the contact plug is made of tungsten. 제 1항에 있어서,The method of claim 1, 상기 Ti층의 두께는 50∼150Å로 하고, TiN층의 두께는 100∼300Å으로 하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.The thickness of the said Ti layer is 50-150 GPa, and the thickness of a TiN layer is 100-300 GPa. The contact plug formation method of the semiconductor element characterized by the above-mentioned. 제 1항에 있어서,The method of claim 1, 상기 금속 시드층, Ti층 및 TiN층의 증착공정은 진공장비에서 연속적으로 진행하는 것을 특징으로 하는 반도체 소자의 콘택플러그 형성방법.And depositing the metal seed layer, the Ti layer, and the TiN layer in a vacuum device.
KR1020040015464A 2004-03-08 2004-03-08 Method for forming contact plug of semiconductor devices KR20050090206A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040015464A KR20050090206A (en) 2004-03-08 2004-03-08 Method for forming contact plug of semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040015464A KR20050090206A (en) 2004-03-08 2004-03-08 Method for forming contact plug of semiconductor devices

Publications (1)

Publication Number Publication Date
KR20050090206A true KR20050090206A (en) 2005-09-13

Family

ID=37272323

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040015464A KR20050090206A (en) 2004-03-08 2004-03-08 Method for forming contact plug of semiconductor devices

Country Status (1)

Country Link
KR (1) KR20050090206A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100881512B1 (en) * 2006-12-21 2009-02-05 동부일렉트로닉스 주식회사 Method for fabricating semiconductor device
KR101142333B1 (en) * 2005-12-28 2012-05-17 에스케이하이닉스 주식회사 Method for forming contact plug of semiconductor device
US9842881B2 (en) 2016-04-08 2017-12-12 SK Hynix Inc. Electronic device including metal-insulator-semiconductor structure and method for fabricating the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101142333B1 (en) * 2005-12-28 2012-05-17 에스케이하이닉스 주식회사 Method for forming contact plug of semiconductor device
KR100881512B1 (en) * 2006-12-21 2009-02-05 동부일렉트로닉스 주식회사 Method for fabricating semiconductor device
US9842881B2 (en) 2016-04-08 2017-12-12 SK Hynix Inc. Electronic device including metal-insulator-semiconductor structure and method for fabricating the same

Similar Documents

Publication Publication Date Title
US7470612B2 (en) Method of forming metal wiring layer of semiconductor device
KR100945791B1 (en) Phase-Change Memory Device and Fabrication Method Thereof
KR100459717B1 (en) Method for forming metal contact in semiconductor device
JP2007324560A (en) Method of forming line of semiconductor device
KR20050090206A (en) Method for forming contact plug of semiconductor devices
KR100784099B1 (en) Method for forming wiring in semiconductor device
KR20060073189A (en) Method for forming cu metal line of semiconductor device
CN103632922A (en) Semiconductor structure and manufacturing method thereof
KR100443353B1 (en) Method for forming barrier metal layer of semiconductor device to embody thermal stability and prevent contact resistance from being increased by high temperature heat treatment
KR100283110B1 (en) Metal wiring formation method of semiconductor device
KR20020002739A (en) Method of manufacturing a semiconductor device
KR20050009352A (en) Method for forming contact plug of semiconductor device using aluminium plug process
KR100395906B1 (en) Method for forming metal layer of semiconductor device
US20090261477A1 (en) Semiconductor device and method of manufacturing the same
KR20050009625A (en) Method for manufacturing semiconductor device
US20210066124A1 (en) Semiconductor device and fabrication method thereof
KR100735524B1 (en) Method for forming metal wiring layer of semiconductor device
KR100750194B1 (en) Method of maunfacturing ohmic contact layer and method of maunfacturing metal wire of semconductor device using the same
KR20040051189A (en) Semiconductor device having ruthenium bitline and method for fabrication of the same
KR100324020B1 (en) Metal wiring formation method of semiconductor device
KR100505409B1 (en) Method of forming gate for semiconductor device
KR20060071593A (en) Method for forming the copper wiring of semiconductor device
KR100899566B1 (en) Method for forming bitline in semiconductor device
KR100617048B1 (en) method for forming contact of semiconductor device
KR100400769B1 (en) Method for forming barrier layer of semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application