KR20050084146A - 다층구조의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 재료로 만들어진 다층 구조의 제조 방법에 관한 것으로, 상기 다층 구조는 제 1 반도체 재료로 만들어진 기판(20)과 제 2 반도체 재료로 만들어진 피상 박막을 포함하고, 이 두 반도체 재료는 대체로 다른 격자 파라미터를 가지고 있으며, 상기 제조 방법은: 지지 기판(100)상에 피상 박막을 포함하는 층(110)을 제조하는 단계, 상기 지지 기판과 증착층에 의해 형성된 앙상블(10)내에 취성 영역을 생성하는 단계, 상기 앙상블과 타겟 기판(20)을 접착하는 단계, 이 취성 영역의 레벨에서 분리하는 단계, 결과적인 구조의 표면을 처리하는 단계를 포함하는 것을 특징으로 한다.

Description

다층구조의 제조방법{MANUFACTURING PROCESS FOR A MULTILAYER STRUCTURE}
본 발명은 반도체 재료로 만들어진 다층구조의 제조방법에 관한 것이다.
상기 다층구조는 제1 반도체 재료로 만들어진 기판과 제2 반도체 재료로 만들어진 피상(superficial) 박막층을 포함하고, 이 두개의 반도체 재료들은 대체로 서로 다른 격자 파라미터들(Lattice parameters)을 가진다.
이러한 타입의 방법들은 이미 알려져 있다.
즉, 실리콘과 같은 재료로 만들어진 기판과, SiGe나 Ge와 같은 재료로 만들어진 피상 박막층을 포함하는 구조를 제조하는 것은 알려져 있다.
본 출원인의 명의로 된 특허출원 FR 0208600은 제1 격자 파라미터를 가진 반도체 재료로 만들어진 상층(Upper layer)을 가진 격자 파라미터 적응층(Adaptation layer)을 포함하는 웨이퍼로부터 반도체 재료의 박막층을 포함하는 구조를 제조하는 방법에 관한 것으로, 이 방법은:
(a) 적응층의 상층 상에, 이 적응층의 상층의 제1 격자 파라미터를 유지하고 따라서 스트레인되기에 충분한 최소의 두께로, 제1 격자 파라미터와 대체로 다른 제2 공칭(Nominal) 격자 파라미터를 가진 반도체 재료의 필름의 성장 단계,
(b) 상기 필름 상에, 제1 격자 파라미터와 대체로 동일한 공칭 격자 파라미터를 가진 반도체 재료의 완화층(Relaxed layer)의 성장 단계,
(c) 완화층에 대해 적응층측의 웨이퍼의 적어도 일부의 제거 단계를 포함하고, 상기 제거 단계는:
- 완화층에 대해 적응층 측에 취성 영역(Embrittlement zone)의 형성 단계,
- 웨이퍼로부터 완화층을 포함하는 구조를 분리시키기 위해 취성 영역에의 전력 공급 단계를 포함하는 것을 특징으로 한다.
따라서, 이 특허출원의 방법은 원하는 웨이퍼를 구성하기 위해 층 이전 기술(layer transfer technique)(특히, SMARTCUT(등록상표)타입이나 ELTRAN(등록상표)타입)을 채용한다.
또한, 이 방법의 출발점은 전위(Dislocations)와 같은 상당수의 구조적인 결함이 없이 표면상에 대체로 완화 재료(Relaxed material)의 층을 제공하는 웨이퍼의 영역에 해당하는 격자 적응층을 포함하는 웨이퍼이다.
완화층은 스트레인되지 않은 결정구조(non-strained crystallographic structure), 즉 층을 이루는 재료의 공칭 격자 파라미터와 대체로 동일한 격자 파라미터를 갖는 임의의 반도체 재료의 층을 의미한다.
역으로, 스트레인 층은 결정구조가, 에피택시(Epitaxy)와 같이 결정 성장 중에 인장력(traction)이나 압축력으로 스트레인되어 적어도 격자 파라미터가 이 재료의 공칭 격자 파라미터와 대체로 다르게 되게 하는 반도체 재료의 층을 지칭한다.
특허출원 FR 0208600의 방법은 이 명세서의 초반에 언급한 것과 같은 구조를 구성하기 위한 우수한 해법을 구성하고 있다.
도 1a는 지지 기판(100)과 그 위에 증착되는 층(110)의 모식도이다.
도 1b는 웨이퍼(10)내에 만들어진 취성 영역(120)의 모식도이다.
도 1c는 웨이퍼(10)와 타겟 기판(20)이 접착된 모식도이다.
도 1d는 지지 기판(100)의 잔류물이 남아 있는 구조(30)의 모식도이다.
도 1e는 표면 처리 후의 구조의 모식도이다.
본 발명의 목적은 상기 특허출원에 대한 완성도를 제공하는 것이다.
이 목적을 달성하기 위해, 본 발명은 반도체 재료로 만들어진 다층구조의 제조 방법을 제안한다. 이 다층구조는 제1 반도체 재료로 만들어진 기판과 제2 반도체 재료로 만들어진 피상 박막을 포함하고, 이 두 개의 반도체 재료들은 대체로 격자 파라미터가 서로 다른 것으로, 상기 방법은:
- 지지 기판(Support substrate)상에 상기 피상 박막 층을 포함하는 층을 제조하는 단계,
- 상기 지지 기판과 피착된 층에 의해 형성된 앙상블(Ensemble) 내에 취성 영역을 생성하는 단계,
- 상기 앙상블을 타겟 기판과 접착하는 단계,
- 이 취성 영역의 레벨에서 분리하는 단계,
- 결과적인 구조의 표면을 처리하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 다른 면, 목적과 장점은 첨부된 도면을 참조하여 제공되는 이하의 설명에 의해 좀 더 명확해질 것이며, 도 1a 내지 도 1e는 본 발명의 실시예를 구현하기 위한 주요한 단계를 도시한다.
도 1a는 지지 기판(100)과, 그 위에 피착되는 층(105)을 도시한다.
지지 기판(100)은 제1 격자 파라미터를 가진 반도체 재료로 만들어진다. 이 기판은 예를 들어 실리콘으로 만들어질 수 있다.
층(105)은 위에서 언급한 제1 격자 파라미터와 다른 제2 격자 파라미터를 가진 재료로 만들어진다.
따라서, 층(105)은 SiGe 또는 Ge로 만들어질 수 있다.
층(105)은,
- 증착이 행해질 지지 기판의 격자 파라미터와는 격자 파라미터가 대체로 다른 재료를 원하는 만큼의 두께로 증착하고, 이 때,
- 전위 타입의 결함이 없는 이러한 피착에 의한 표면층을 구성할 수 있게 하는 기술에 의해 피착되는 것이 알려져 있다.
문서 WO 00/15885는 예를 들어, 실리콘 상에 SiGe나 Ge가 증착될 수 있게 하는 공정을 개시한다.
따라서, 이런 증착 공정은 예를 들면, 단결정 실리콘의 지지 기판상에 단결정 Ge가 증착되는 제1 모드에 따라, 아래와 같은 단계:
- 400℃ 내지 500℃, 바람직하게는 430℃ 내지 460℃의 소정의 제1 안정화 온도에서 단결정 실리콘 기판의 온도 안정화 단계,
- 상기 제1 온도에서, 지지 기판상에 최종 희망 두께 미만의 소정의 두께의 Ge의 기층(base layer)이 얻어지기까지 Ge의 화학 기상 증착(CVD) 단계,
- Ge의 화학 기상 증착의 온도를 제1 온도로부터 750℃ 내지 850℃, 바람직하게는 800℃ 내지 850℃의 온도의 제2 소정의 온도로 상승시키는 단계,
- 상기 제2 온도에서, 단결정 Ge의 층의 최종 희망 두께가 얻어질 때까지 Ge의 화학 기상 증착을 계속하는 단계를 행함으로써 피착될 수 있다.
이런 증착공정은 또한 예를 들어, 문서 WO 00/15885에 개시된 것처럼 여러가지 변형에 의해 수행될 수 있다.
실리콘으로 만들어질 수 있는 지지 기판 상에 직접적으로 완화 SiGe나 완화 Ge의 박막층을 얻기 위한 다른 방법도 또한 가능하다.
참조문헌은 본 명세서에 참고로 간행물 'Strain relaxation of pseudomorphic Si1-xGex/Si (100) heterostructures after hydrogen or helium ion implantation for virtual substrate fabrication', B. Hollander et al, Nuclear Instrument and Methods in Physics Research B175-177 (2001) 357-367에서 찾아볼 수 있다.
이런 공정에서, 층(110)은 스트레인 층을 만들고 이 층을 완화시킴으로써 생성된다.
또한, 완화된 SiGe의 박막 층들은 본 발명에 대해 수행될 수 있는 이런 층들을 얻는 방법을 개시하고 있는, 참조문헌으로 제시된 다음의 문서들에 개시된 기술에 의해서도 얻어질 수 있다 :
- "Development of a new type of SiGe thin strained relaxed buffer based on the incorporation of carbon containing layer", presented in the first SiGe Technology and Device Meeting (ISTDM, Nagoya, Japan, January 15-17, 2003),
- "Thin SiGe Buffers with High Ge content for n-Mosfets" (Lyutovich et al., Material Science & Engineering, B89 (2002), 341-345),
- "Relaxed SiGe buffers with thickness below 0.1 ㎛" (Bauer et al.,-Thin Solid Films 369 (2000), 152-156).
본 발명의 공정으로 되돌아와서, 모든 경우에 있어서, 생성될 구조의 피상 박막층을 포함하는 층(110)이 지지 기판(100) 상에 생성되어 있다.
지지 기판(100) 상에 SiGe(소망의 Si/Ge 비율을 가짐) 또는 Ge 층(110)을 포함하는 중간 웨이퍼(10)가 그에 따라 만들어져 있다.
이 층(100)의 자유 표면(free surface)은 공정에서 후속하는 중간 웨이퍼(10)의 결합을 가능하게 하기 위하여 연마될 수 있다.
중간 웨이퍼(10)의 표면 거칠기는 그러한 결합을 위해서 실제로 수 옹스트롬(Å) rms보다 크지 않아야 된다.
따라서, 경계면(105)이 층(110)과 지지 기판(100) 사이에 형성된다.
이런 타입의 증착공정을 이용하면, 전위 타입의 결함은, 경계면(105)에 인접한 층(110)의 영역에 국한되어 있게 된다.
이 국한의 의미는 전위 타입의 결함의 대부분이 상기 영역에 위치되는 것으로 이해한다. 층(110)의 나머지 부분은 결함이 전혀 없는 것은 아니나, 그 결함의 농도는 마이크로일렉트로닉 어플리케이션(Microelectronic application)에 적합하다.
이에 따라, 전위 타입의 결함이 국한되어 있는 층(110)의 영역은 실리콘으로 만들어진 지지 기판(100)과 층(110)의 표면 영역 사이에서, Ge나 완화 SiGe로 만들어진 웨이퍼(10)의 하나의 층인 격자 파라미터 적응층을 생성한다.
그리고, Ge나 완화 SiGe로 된 층은 공정 초반에 만들어진 증착에 의해 원하는 두께를 가진다. 이 원하는 두께는 특히 대략 0.5 ~ 1 마이크론일 수 있다.
이하 도 1b를 참조하면, 취성 영역(120)이 웨이퍼(10)의 두께내에서 생성된다.
이 취성 영역은 특히 층(110)을 관통하여 종(species)의 주입(implantation)에 의해 생길 수 있다.
주입된 종(species)은 하나 또는 수개의 원자 또는 분자, 예를 들면, 수소나 헬륨 이온이나 분자이다.
이 주입은 또한 다른 종(species)의 예를 들어, 수소와 헬륨의 공통주입(co-implantation)일 수 있다. 이 문서에서 "주입"은 적어도 두 종(species)의 공통주입도 포괄한다.
취성 영역이 주입에 의해 만들어질 때, 주입 파라미터들은 도 1b에 도시된 바와 같이 취성 영역이 지지 기판(100) 내에 위치하도록 정의될 수 있다.
또한, 취성 영역이 층(110) 자체내에 (바람직하게는 경계면(105)에 인접한 이 층의 영역 내에) 위치하도록 이들 주입 파라미터를 정의할 수 있다.
또한, 취성 영역은 층(110)을 증착하기 전에 지지 기판(100) 내에 다공성(Porous) 영역을 생성함으로써 만들어질 수도 있다.
다음에, 웨이퍼는 이의 취성 영역을 포함하게 되고, 이 웨이퍼는 타겟 기판(20)에 접착된다.
타겟 기판(20)은 실리콘으로 만들어질 수 있다.
타겟 기판에 부착되는 웨이퍼(10)의 면은 층(110)의 완화면에 상응하는 면이다.
이 접착을 실행하기 위해, 접촉하기 전에 이들 표면이 세척되며, 접착층을 선택적으로 이들 표면 사이에 삽입한다.
또한, 예를 들어 산화물과 같은 전기 절연층이 웨이퍼와 타겟 기판 사이에 삽입되어 있을 수 있다.
이런 산화물은 타겟 기판(20)의 표면의 산화로 인해 생길 수 있다.
이런 산화물은 만약 SiGe에 의해 만들어진다면, 유사하게 층(110)의 표면의 산화에 의해 생길 수 있다.
만약 층(110)이 Ge나 SiGe로 만들어진다면, 접착에 앞서 이 층에 산화물 증착에 의해 산화물층을 결합할 수 있다.
따라서, 웨이퍼 및/또는 타겟 기판은 접착에 앞서 절연층과 결합될 수 있다.
만약 필요하다면, 접착될 기판들의 한면이나 양면은 표면 거칠기를 접착이 잘 일어나도록 하는 값까지 낮추기 위해(즉, 수 옹스트롬(Å) rms보다 크지 않도록), 표면처리를 할 수 있다.
이런 표면 처리는 연마 단계(polishing step)일 수도 있다.
접착 후에, 접착면을 확고히 하기 위해 통상의 열처리를 행할 수 있다.
그 다음에 열 및/또는 기계적 파워 공급에 의해 취성 계면(embrittlement interface)의 레벨에서의 분리가 일어난다.
그 결과로 구조(30)는 도 1d에 도시된 바와 같이 다음을 포함할 구조(30)가 생성된다:
- 타겟 기판(20),
- 층(110),
- 선택적으로 지지 기판(100)의 잔류물.
이 구조에서, 층(110) 자체는:
- 격자 파라미터 적응층(지지 기판(100)의 잔류물에 인접한 층(110)의 부분),
- 소망의 두께의 완화층을 포함한다.
층(110)의 격자 파라미터 적응층의 두께내에 주입에 의해 취성 영역이 구성되는 경우, 결과적 구조(30)는 지지 기판의 잔류물을 포함하고 있지 않으며, 격자 파라미터 적응층의 부분은 분리 중에 이 구조(30)와 분리되어 있다.
이 경우, 결과적 구조의 표면은 표면 처리되어(도 1e), 층(110)의 표면 상태는 개선된다.
이 표면 처리는 연마 뿐만 아니라 다른 타입의 처리도 포함할 수 있다.
또한, 완화되는 층(110)의 부분에서 취성 영역을 얻기 위해 주입을 수행하는 것도 가능하다.
이 경우, 이전되는 층은 전위와 같은 결함을 가지지 않고(또는 오직 수개의 결함만을 갖고), 분리 후의 결과적 구조는 추가적인 처리를 필요로 하지 않는 표면층(층(110)의 완화된 부분으로부터 오는)을 제공할 수 있다.
취성 영역이 지지 기판(100)의 두께내에서 만들어진 경우에는(주입이나 다공 영역의 우선적인 생성에 의해), 다음 단계는 이 지지 기판의 잔류물의 선택적 어택(attack)이다.
이 선택적 어택은 지지 기판의 재료만을 어택하는 선택적 화학 에칭일 수 있다.
이런 에칭은 습식 방법(적합한 에칭 용액의 선택)이나, 건식 방법(에너지 플라즈마를 통한 선택적 에칭, 또는 분쇄(pulverisation))에 의해 이루어질 수 있다.
이런 에칭은 연마가 선행될 수 있다.
이 선택적 어택의 초기에 층(110)의 자유 표면은 격자 파라미터 적응층을 제거하기 위해 처리되는데, 이 적응층은 전위 타입의 결함이 국한되는 이 층(110)의 부분에 상응한다.
이상 설명한 것은 본 발명을 실행하기 위한 두 가지의 주요 변형예이다(취성 영역을 각각 지지 기판내에, 그리고 층(110) 내에 생성).
이들 두 경우에, 최종 구조의 활성층은 층(110)의 완화 부분에 상응한다.
세번째 주요 변형예에 따르면, 층(110)은 사실상 서로 다른 레벨들(또는 층들)에 의해 구성되며, 이 층(110)은 다음과 같이 하여 생성되었다:
- 예를 들면, 문서 WO 00/15885 또는 상술한 B. Hollander et al.,에 의한 참조문헌에 기재된 바와 같은 기술에 의하거나, 또는 일반적으로 알려진 완화된 박막의 생성 기술에 의한 제1 레벨의 증착,
- 화학적인 어택에 대한 스톱 층(stop layer)을 구성하는 제2 레벨의 증착,
- 최종 구조의 활성층을 구성하기 위한 완화층에 상응하는 제3 레벨의 증착. 이런 증착은 활성층에 대해서 원하는 두께로 행해진다.
제1 레벨은 격자 파라미터 적응층에 상응하고, SiGe나 Ge에 의해 만들어질 수 있다.
이와 아울러 제2 레벨은,
- 화학적 어택에 대해 제3 레벨에 비해 우수한 선택성을 가지고 있어야 한다(이 경우에, 서로 다른 재료들이 레벨 2와 레벨 3에 채용되어야 한다).
- 제2 레벨 주위의 두 레벨들의 격자 파라미터에 있어 너무 현격한 차이가 유발되지 않아야 한다(이 경우에, 레벨 1, 2, 3의 재료는 너무 다르지 않아야 한다).
예들 들면, 아래의 조합이 생성될 수 있다:
재료 레벨 1 재료 레벨 2 재료 레벨 3
Ge SiGe(50/50) SiGe 또는 Ge
SiGe 스트레인 Si SiGe 또는 Ge
레벨 1의 층과 레벨 3의 층은 같은 물성의 재료로 만들어지는 것이 바람직하므로, 이들 두층 사이에 삽입되는 레벨 2의 층은 이의 양면에서 균일한 응력을 받는다.
이 경우, 다음과 같은 재료가 바람직하게는 사용된다:
재료 레벨 1 재료 레벨 2 재료 레벨 3
Ge SiGe (50/50) Ge
SiGe 스트레인 Si SiGe
제3 변형예에서, 취성 영역을 생성하고 구조(30)의 접착과 분리를 위해서 동일한 단계가 시행된다.
따라서, 취성 영역은 여기서 다시 층(110)내에 위치되고, 이 경우 제1 레벨의 두께내에서 이 영역이 바람직하게 위치한다(이 영역은 주입에 의해 생성되어 있다).
최종 구조를 얻기 위해 두개의 선택적 어택이 수행된다: 즉,
- 제1 레벨의 잔류물을 제거하기 위한 첫번째 선택적 어택이 수행된다. 이 어택은 특히 화학적 어택일 수 있고, 따라서 스톱 층에 상응하는 레벨의 삽입을 정당화한다.
- 스톱 층 자체를 제거하기 위한 두번째 선택적 어택이 수행된다.
또한, 상술한 제1 레벨과 상술한 레벨 2와 3을 닮은 제2 레벨, 즉 두 레벨만을 가지고 있는 층(110)을 구성하는 것이 가능하다.
이 경우에, 제2 레벨은 예를 들면, 스트레인 실리콘에 의해 만들어질 수 있는 반면에 제1 레벨은 SiGe나 Ge로 만들어진다.
따라서, 제2 레벨은 최종 구조의 활성층을 생성하는 반면에, 제1 레벨은 여전히 격자 파라미터 적응층을 구성한다.
이 경우에도, 아래의 재료가 사용될 수 있다(앞선 표들과 같이, 아래 표는 제한적인 예로 제시되는 것은 아니다):
재료 레벨 1 재료 레벨 2
Ge SiGe (50/50)
SiGe 스트레인 Si
모든 경우에, 통상적인 표면 처리 측정은 도 1e의 구조가 생성된 후에 수행될 수 있다.
따라서, 본 발명은 예를 들어, 실리콘 기판상에 Ge나 SiGe의 층을 포함하는 다층 구조가 생성되는 것을 가능하게 한다.
본 발명의 경우에 있어서, 층(110)의 적응층은 이 층의 두께 내에서 농도 그래디언트(concentration gradient)(예를 들어, 적응층이 Si 지지 기판과 Ge나 SiGe내에서 소정의 Ge의 농도를 가진 완화층 사이에 있는 경우 Ge의 농도 그래디언트)를 나타내지 않는다.
통상적인 적응층은 종종 이러한 농도 그래디언트를 나타내며, 적응층의 격자 파라미터의 그래디언트에 상응한다.
그러나, 농도 그래디언트를 가진 이러한 적응층은 반드시 상대적으로 두껍다(적응층의 양면의 격자 계수의 차이가 더 중요할수록, 이 적응층은 더 두껍다).
문서 WO 02/15244는 농도 그래디언트를 가지고 있는 이런 통상적인 적응층의 예를 공개하고 있다.
반대로, 본 발명에 있어서는 적응층은 매우 얇을 수 있다.
결함(예를 들면, 전위)은 지지 기판(100)과의 계면(105)에 인접한 층(110)에 국한됨을 상기해야 한다.
본 발명의 이런 특별한 면은 장점이 있다(WO 02/15244에서 개시된 것과 같이 알려진 기술과 비교했을 때).
이런 면과 결부된 장점의 예시는, 이러한 얇은 적응층이 지지 기판(100)내에 주입에 의해 또는 주입된 종(species)을 적응층을 가로지르게 함으로써 취성 영역을 생성하는 것을 가능하게 한다는 점이다.
이것은 지지 기판(100)에 남아 있는 재료(Si나 다른 원소)의 분리 및 억제 후에는, 적응층 자체내에 위치하는 취성 영역에서 분리에 의해 얻어진 것(주입에 의해 가로지르기에는 너무 두꺼운 그래디언트를 갖는 적응층을 갖는 경우)과 같은 분할된 표면을 처리하기 위해 부담스러운 표면 처리를 할 필요가 없이, 최종 구조에 대해 매우 양질의 표면을 얻을 수 있게 한다.
또한, 본 발명에 의해 얻어진 구조는 매설된 영역에서도 전위 타입의 결함의 예인 점을 유의해야 한다.
결과적 구조물은 예를 들어, 스트레인 실리콘의 보조층(Supplementary layers)이, SiGe나 Ge층 상에 에피택시에 의해 성장하도록 사용될 수 있다.
레벨 2의 층이 스트레인 실리콘에 의해 만들어지는 경우에, 실리콘 기판 상에 스트레인 실리콘-SiGe의 두 개의 층으로 이루어진 최종 구조를 보존하기 위해 오직 한번의 선택적 어택을 하는 것이 이점이 있을 수 있다.
이 경우에, 최종 구조는 스톱 층을 보존한다.
마지막으로, 이 구조를 타겟 기판에 접착하는 단계에 앞서서 레벨 3의 층상에 변형된 실리콘 층을 증착하는 것이 또한 가능하므로, 최종적으로 실리콘 기판상에 변형된 실리콘층을 포함하는 구조를 생성할 수 있다.

Claims (26)

  1. 반도체 재료로 만들어진 다층 구조의 제조 방법으로서, 상기 다층 구조는 제1 반도체 재료로 만들어진 기판(20)과 제2 반도체 재료로 만들어진 피상 박막을 포함하고, 이 두 개의 반도체 재료들은 대체로 격자 파라미터가 서로 다른 것으로, 상기 제조 방법은:
    - 지지 기판(100)상에 상기 피상 박막층을 포함하는 층(110)을 생성하는 단계,
    - 상기 지지 기판과 피착된 층에 의해 형성된 앙상블(10)내에 취성 영역을 생성하는 단계,
    - 상기 앙상블을 타겟 기판(20)과 접착하는 단계,
    - 이 취성 영역의 레벨에서 분리하는 단계,
    - 결과적인 구조의 표면을 처리하는 단계를 포함하는 것을 특징으로 하는 다층 구조의 제조 방법.
  2. 제 1 항에 있어서, 상기 층을 생성하는 단계는 에피택시에 의해 만들어지는 것을 특징으로 하는 다층구조의 제조 방법.
  3. 제 2 항에 있어서, 상기 에피택시는
    - 제 1 소정의 안정화 온도에서 지지 기판의 온도를 안정화시키는 단계,
    - 상기 제 1 소정의 온도에서, 상기 피상 박막을 포함하는 상기 층(110)의 최종 소망 두께 미만의 소정의 두께의 기층이 지지 기판 상에 얻어질 때까지 화학 기상 증착하는 단계,
    - 화학 기상 증착의 온도를 제 1 소정의 온도에서 제 2 소정의 온도로 상승시키는 단계, 및
    - 상기 제 2 소정의 온도에서, 상기 층에 대해 최종 소망 두께가 얻어질 때까지 증기 상태로 화학 증착을 계속하는 단계를 포함하는 것을 특징으로 하는 다층 구조의 제조 방법.
  4. 제 3 항에 있어서, 상기 제 1 소정의 온도는 대략 400℃와 500℃ 사이이고, 상기 제 2 소정의 온도는 대략 750℃와 850℃ 사이인 것을 특징으로 하는 다층 구조의 제조 방법.
  5. 제 4 항에 있어서, 상기 제 1 소정의 온도는 대략 430℃와 460℃ 사이이고, 상기 제 2 소정의 온도는 대략 800℃와 850℃ 사이인 것을 특징으로 하는 다층 구조의 제조 방법.
  6. 제 1 항에 있어서, 상기 층은 스트레인(strained) 층을 생성하고 이 층을 완화(relaxation)시켜 생성되는 것을 특징으로 하는 다층 구조의 제조 방법.
  7. 제 1 항 내지 제 6항 중 어느 한 항에 있어서, 상기 취성 영역의 생성은 주입에 의해 수행되는 것을 특징으로 하는 다층 구조의 제조 방법.
  8. 제 7 항에 있어서, 상기 주입은 적어도 두 종(species)의 공통 주입인 것을 특징으로 하는 다층구조의 제조 방법.
  9. 제 7 항 또는 제 8 항에 있어서, 상기 주입은 상기 생성 단계와 상기 접착 단계 사이에서 수행되는 것을 특징으로 하는 다층 구조의 제조 방법.
  10. 제 9 항에 있어서, 상기 주입은 지지 기판의 두께내에 취성 영역이 형성되도록 수행되는 것을 특징으로 하는 다층 구조의 제조 방법.
  11. 제 9 항에 있어서, 상기 주입은 격자 파라미터 적응층에 상응하여 생성된 층(110)내에 취성 영역이 형성되도록 수행되는 것을 특징으로 하는 다층구조의 제조 방법.
  12. 제 9 항에 있어서, 상기 주입은 완화층에 상응하여 생성된 층(110)내에 취성 영역이 형성되도록 수행되는 것을 특징으로 하는 다층 구조의 제조 방법.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서, 접착 전에 전기적인 절연층이 지지 기판과 피착층에 의해 형성된 상기 앙상블(10)과 타겟 기판(20) 사이에 삽입되는 것으로 특징으로 하는 다층 구조의 제조 방법.
  14. 제 13 항에 있어서, 접착 전에 전기적인 절연층이 지지 기판과 피착층에 의해 형성된 상기 앙상블(10)의 표면상에 생성되는 것을 특징으로 하는 다층구조의 제조 방법.
  15. 제 13 항 또는 제 14 항에 있어서, 접착 전에 전기적인 절연층이 타겟 기판상에 생성되는 것을 특징으로 하는 다층 구조의 제조 방법.
  16. 제 13 항 내지 제 15 항 중 어느 한 항에 있어서, 상기 전기적인 절연층은 산화물층인 것을 특징으로 하는 다층 구조의 제조 방법.
  17. 제 1 항 내지 제 16 항 중 어느 한 항에 있어서, 상기 다층 구조의 기판(20)은 실리콘으로 만들어진 것을 특징으로 하는 다층 구조의 제조 방법.
  18. 제 1 항 내지 제 17 항 중 어느 한 항에 있어서, 상기 지지 기판(100)은 실리콘으로 만들어진 것을 특징으로 하는 다층 구조의 제조 방법.
  19. 제 1 항 내지 제 18 항 중 어느 한 항에 있어서, 생성된 층(110)은 SiGe나 Ge로 만들어진 것을 특징으로 하는 다층 구조의 제조 방법.
  20. 제 1 항 내지 제 19 항 중 어느 한 항에 있어서, 상기 층이 형성될 때, 표면 처리 단계 중에 화학적 어택에 대한 스톱 층에 상응하여 레벨이 생성되는 것을 특징으로 하는 다층 구조의 제조 방법.
  21. 제 20 항에 있어서, 상기 층이 형성될 때, 세개의 레벨이:
    - 레벨 1: 격자 파라미터 적응층,
    - 레벨 2: 스톱 층,
    - 레벨 3: 얻어질 구조의 활성층
    에 상응하여 형성되는 것을 특징으로 하는 다층 구조의 제조 방법.
  22. 제 21 항에 있어서, 상기 세개의 레벨에 상응하는 층들의 재료는 아래의 조합중 하나를 가지는 것을 특징으로 하는 다층 구조의 제조 방법.
    재료 레벨 1 재료 레벨 2 재료 레벨 3 Ge SiGe (50/50) SiGe 또는 Ge SiGe 스트레인 Si SiGe 또는 Ge
  23. 제 22 항에 있어서, 상기 세개의 레벨에 상응하는 층들의 재료는 아래의 조합중 하나를 가지는 것을 특징으로 하는 다층 구조의 제조 방법.
    재료 레벨 1 재료 레벨 2 재료 레벨 3 Ge SiGe (50/50) Ge SiGe 스트레인 Si SiGe
  24. 제 20 항 내지 제 23 항 중 어느 한 항에 있어서, 상기 스톱 층은 최종 구조에서 보존되는 것을 특징으로 하는 다층 구조의 제조 방법.
  25. 제 19 항에 있어서, 상기 층이 형성될 때 두개의 레벨이 각각:
    - 레벨 1: 격자 파라미터 적응층,
    - 레벨 2: 얻어질 구조의 활성층
    에 상응하여 형성되는 것을 특징으로 하는 다층 구조의 제조 방법.
  26. 제 25 항에 있어서, 상기 세개의 레벨에 상응하는 층들의 재료는 아래의 조합중 하나를 가지는 것을 특징으로 하는 다층 구조의 제조 방법:
    재료 레벨 1 재료 레벨 2 Ge SiGe (50/50) SiGe 스트레인 Si
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