KR20050079566A - 제이텍 인터페이스를 이용한 반도체 집적회로의 테스트시스템 - Google Patents

Abstract

본 발명은 JTAG 인터페이스(Joint Test Access Group Interface)를 이용한 반도체 집적회로의 테스트 시스템에 관한 것이다. 본 발명에 따른 반도체 집적회로 테스트 시스템은, 반도체 집적회로에 내장된 메모리, 상기 내장 메모리와 호환되고 상기 내장 메모리의 페일 여부를 테스트하기 위한 테스트 벡터를 발생하는 JTAG 인터페이스, 그리고 상기 호환 장치를 제어하여 상기 내장 메모리의 페일 여부를 검출하는 제어장치를 포함하는 것을 특징으로 한다.

Description

제이텍 인터페이스를 이용한 반도체 집적회로의 테스트 시스템 {SEMICONDUCTOR INTERGRATED CIRCUIT TEST SYSTEM USING JTAG INTERFACE}

본 발명은 반도체 집적회로의 테스트 시스템에 관한 것으로, 더욱 상세하게는 JTAG 인터페이스(Joint Test Access Group Interface)를 이용한 반도체 집적회로의 테스트 시스템에 관한 것이다.

1970년대 중반에는 인쇄회로기판(Print Circuit Board; PCB)에 직접 접속하여 기판(Board)의 페일 유무를 테스트하였다. 현재에도 지그라는 테스트 장비가 사용되고 있다. 그러나 기존의 직접 액세스 테스트(direct access test) 방식은 기판 단자 사이의 거리가 좁아짐에 따라 테스트가 매우 어렵게 되었다. 그리고 결정적으로 상기 직접 액세스 테스트 방식은 멀티 레이어 보드(multi layer board)가 나타남에 따라 테스트 방식으로서의 효용성이 크게 떨어지게 되었다. 또한 직접 액세스 테스트 방식은 테스트 도중에 하드웨어를 손상시킬 수 있고 테스트에 고가의 비용이 드는 등 여러 가지 문제점들이 있었다.

한편, 마이크로 컨트롤러(Micro-controller, 이하 MCU라 함)를 이용한 디지털 인터페이스 기술이 발달함에 따라, 점차 반도체 집적회로(Integrated Circuit, 이하 IC라 함)들도 MCU와 통신을 하기 위하여 디지털 인터페이스 블록이 내장되고 있다. 디지털 인터페이스 기술 중에서 필립스(Pillips)사가 개발한 직렬 버스(serial bus)인 IIC 버스(Inter-Integrated Circuit Bus) 인터페이스가 여러 가지 장점들로 인해 보편화되고 있다. 상기 IIC 버스 인터페이스 방식은 직접 액세스 테스트 방식에 비해 상당히 적은 핀들(pins)을 가지고 반도체 집적회로를 테스트할 수 있기 때문에 반도체 집적회로의 테스트에 많이 사용되고 있다. 상기 IIC 버스 인터페이스는 잘 알려진 바와 같이 IIC 클럭인 SCL과 IIC 데이타인 SDA로 구성된다.

본 발명은 상술한 IIC 인터페이스를 이용한 테스트 방식과는 다른 새로운 반도체 집적회로의 테스트 방식을 제안하기 위한 것으로, 본 발명의 목적은 JTAG 인터페이스를 이용한 반도체 집적회로의 테스트 시스템을 제공하는데 있다.

상술한 기술적 과제를 달성하기 위한 본 발명에 따른 메모리 테스트 시스템은, 내장 메모리와; 상기 내장 메모리와 호환되는, 그리고 상기 내장 메모리의 페일 여부를 테스트하기 위한 테스트 벡터를 발생하는 호환장치와; 그리고 상기 호환 장치를 제어하여 상기 내장 메모리의 페일 여부를 검출하는 제어장치를 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 내장 메모리는 NOR 플래시 메모리인 것을 특징으로 한다.

이 실시예에 있어서, 상기 호환장치는 JTAG 인터페이스인 것을 특징으로 한다.

이 실시예에 있어서, 상기 제어장치는 상기 JTAG 인터페이스를 제어하는 JTAG 컨트롤러인 것을 특징으로 한다.

이 실시예에 있어서, 상기 테스트 벡터는 상기 내장 메모리에 기입되거나 독출되는 데이타와; 상기 데이타의 주소를 지정하는 어드레스와; 데이타 기입 또는 독출 동작을 제어하는 제어신호인 것을 특징으로 한다.

본 발명에 따른 메모리 테스트 회로의 다른 일면은, 반도체 집적회로에 내장되어 있는 플래시 메모리와; 상기 플래시 메모리와 호환되는, 그리고 상기 플래시 메모리의 페일 여부를 테스트하기 위한 테스트 벡터를 발생하는 JTAG 인터페이스와; 그리고 상기 JTAG 인터페이스를 제어하여 상기 플래시 메모리의 페일 여부를 검출하는 JTAG 컨트롤러를 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 플래시 메모리는 NOR 플래시 메모리인 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 JTAG 인터페이스를 이용한 반도체 집적회로의 테스트 시스템을 보여주는 블록도이다. 반도체 집적회로에 내장되는 메모리는 많은 수의 메모리 셀들(도시되지 않음)로 구성된다. 그러나 이러한 메모리 셀들 중에서 어느 하나라도 제대로 동작하지 못하면, 반도체 집적회로는 더 이상 적절한 역할을 수행하지 못한다. 반도체 집적회로의 집적도가 증가함에 따라 메모리 셀들에 오동작이 발생할 확률이 높아지고 있다. 본 발명은 메모리 셀들에 발생된 오동작을 밝혀내기 위한 것으로 반도체 집적회로에 내장된 메모리를 테스트하기 위한 시스템에 관한 것이다.

도 1을 참조하면, 본 발명에 따른 JTAG 인터페이스를 이용한 메모리 테스트 시스템은 JTAG 컨트롤러(10)와 반도체 집적회로(20)로 구성된다. 그리고 상기 반도체 집적회로(20)는 다시 JTAG 인터페이스(100)와 내장 메모리(200)로 구성된다.

본 발명의 바람직한 실시예로서, 상기 내장 메모리(200)는 NOR 플래시 메모리로 구성된다. 상기 NOR 플래시 메모리의 내부 구조 및 동작 원리는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 잘 알려져 있다. 상기 NOR 플래시 메모리는 상기 JTAG 인터페이스로부터 테스트 벡터를 입력받는다. 상기 테스트 벡터는 상기 NOR 플래시 메모리에 기입되거나 독출되는 데이타, 상기 데이타의 주소를 지정하는 어드레스, 그리고 데이타 기입 또는 독출 동작을 제어하는 제어신호로 구성된다.

상기 JTAG 인터페이스(100)는 상기 NOR 플래시 메모리(200)와 호환된다. 상기 JTAG 인터페이스(100)는 상기 JTAG 컨트롤러(10)로부터 명령 및 데이타 등을 받아들인다. 그리고 상기 JTAG 인터페이스(100)는 상기 NOR 플래시 메모리(200)의 페일 여부를 테스트하기 위한 테스트 벡터를 발생한다.

상기 JTAG 인터페이스(100)는 기본적으로 4개의 핀들(pins)을 포함하는 TAP(Test Access Port) 단자를 구비한다. 즉, 도 1에서, TCK(Test Clock Input)는 테스트 클럭을 입력하기 위한 핀이다. TDI(Test Data Input)는 테스트 데이타를 입력하기 위한 핀으로, 테스트 명령과 테스트 데이타를 위한 직렬 입력이며, TCK의 상승 천이에 동기되어 샘플링된다. TDO(Test Data Output)는 테스트 데이타를 출력하기 위한 핀으로, 테스트 명령과 테스트 데이타를 위한 직렬 출력이며, TCK의 하강 천이에 동기되어 명령 레지스터(Instruction Register)(도시되지 않음) 또는 데이타 레지스터(Data Register)(도시되지 않음)에 저장된 데이타를 이동시킨다. TMS(Test Mode Select)는 테스트 모드 선택 입력핀으로, TAP의 상태 시퀀스를 제어하며, TCK의 상승 천이에 동기되어 샘플링된다.

상기 JTAG 인터페이스(100)는 TAP 컨트롤러(도시되지 않음)를 포함한다. 상기 TAP 컨트롤러는 상기 JTAG 인터페이스(100)에 대한 모든 동작을 정의 및 수행할 수 있는 스테이트 머신(state machine)이다. 상태의 변화는 TMS의 상태값과 TCK의 트리거링으로 일어나게 된다.

상기 JTAG 인터페이스(100)는 내부에 바운더리 스캔 셀(Boundary Scan Cell)을 두고 있다. 상기 JTAG 인터페이스(100)는 상기 JTAG 컨트롤러(10)가 동작하고 있는 중간에 스캔 셀을 통해 모든 동작을 인위적으로 수행할 수 있어서 상기 반도체 집적회로(20)의 연결 상태를 테스트할 수 있다. 상기 JTAG 인터페이스(100)는 상기 JTAG 컨트롤러(10)의 상태와 상관없이 상기 반도체 집적회로(20)의 모든 외부 핀을 구동시키거나 값을 읽어 들일 수 있다.

상기 JTAG 컨트롤러(10)는 명령 및 데이타 등을 상기 JTAG 인터페이스(100)로 내보내며, 테스트 데이타를 상기 NOR 플래시 메모리(200)에 전송하도록 제어한다. 상기 JTAG 컨트롤러(10)는 상기 JTAG 인터페이스(100)를 제어하여 상기 플래시 메모리(200)의 페일 여부를 검출한다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명에 의하면, JTAG 인터페이스를 이용하여 반도체 집적회로에 내장되어 있는 메모리(예를 들면, NOR 플래시 메모리)의 페일 유무를 테스트 할 수 있다.

도 1은 본 발명에 따른 반도체 집적회로 테스트 시스템의 실시예를 보여주는 블록도이다.

*도면의 주요부분에 대한 부호의 설명*

10 : JTAG 컨트롤러 20 : 반도체 집적회로

100 : JTAG 인터페이스 200 : 내장 메모리

Claims (8)

1. 내장 메모리와;

   상기 내장 메모리와 호환되는, 그리고 상기 내장 메모리의 페일 여부를 테스트하기 위한 테스트 벡터를 발생하는 호환장치와; 그리고

   상기 호환 장치를 제어하여 상기 내장 메모리의 페일 여부를 검출하는 제어장치를 포함하는 것을 특징으로 하는 메모리 테스트 시스템.
2. 제 1 항에 있어서,

   상기 내장 메모리는, NOR 플래시 메모리인 것을 특징으로 하는 메모리 테스트 시스템.
3. 제 1 항에 있어서,

   상기 호환장치는, JTAG 인터페이스인 것을 특징으로 하는 메모리 테스트 시스템.
4. 제 3 항에 있어서,

   상기 제어장치는, 상기 JTAG 인터페이스를 제어하는 JTAG 컨트롤러인 것을 특징으로 하는 메모리 테스트 시스템.
5. 제 1 항에 있어서,

   상기 테스트 벡터는, 상기 내장 메모리에 기입되거나 독출되는 데이타와; 상기 데이타의 주소를 지정하는 어드레스와; 데이타 기입 또는 독출 동작을 제어하는 제어신호인 것을 특징으로 하는 메모리 테스트 시스템.
6. 반도체 집적회로에 내장되어 있는 플래시 메모리와;

   상기 플래시 메모리와 호환되는, 그리고 상기 플래시 메모리의 페일 여부를 테스트하기 위한 테스트 벡터를 발생하는 JTAG 인터페이스와; 그리고

   상기 JTAG 인터페이스를 제어하여 상기 플래시 메모리의 페일 여부를 검출하는 JTAG 컨트롤러를 포함하는 것을 특징으로 하는 메모리 테스트 시스템.
7. 제 6 항에 있어서,

   상기 플래시 메모리는, NOR 플래시 메모리인 것을 특징으로 하는 메모리 테스트 시스템.
8. 제 6 항에 있어서,

   상기 테스트 벡터는, 상기 플래시 메모리에 기입되거나 독출되는 데이타와; 상기 데이타의 주소를 지정하는 어드레스와; 데이타 기입 또는 독출 동작을 제어하는 제어신호인 것을 특징으로 하는 메모리 테스트 시스템.