KR20070073428A - 내장된 유한 상태기의 상태를 테스트할 수 있는 반도체집적 회로 - Google Patents

Abstract

경계 주사 표준을 이용하는 반도체 집적 회로는 유한 상태기 및 테스트 출력 회로를 포함한다. 유한 상태기는 반도체 집적 회로의 응용 논리 회로에 포함되고, 경계 주사 표준을 제어하는 TAP 컨트롤러에 의해 상태값이 제어된다. 테스트 출력 회로는 테스트 입력 데이터에 포함되는 유한 상태기의 상태값과, 상기 유한 상태기의 상태값에 대해 응용 논리 회로의 유한 상태기에서 처리한 값을 비교하여 유한 상태기의 불량 여부를 지시하는 테스트 값을 출력한다.

Description

내장된 유한 상태기의 상태를 테스트할 수 있는 반도체 집적 회로{Semiconductor integrated circuit capable of testing the state of an embedded finite state machine}

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.

도 1은 경계 주사 테스트를 위한 반도체 집적 회로를 나타내는 블락 다이어그램이다.

도 2는 도 1의 TAP 컨트롤러의 동작 상태를 나타내는 상태도이다.

도 3은 도 1의 경계 주사 셀을 나타내는 블락 다이어그램이다.

도 4는 본 발명에 따른 반도체 집적 회로에 포함된 유한 상태기의 실시예를 나타내는 도면이다.

도 5는 본 발명에 따른 반도체 집적 회로에 포함된 도 4의 유한 상태기의 상태값에 대한 테스트 값을 출력하는 테스트 출력 회로의 실시예를 나타내는 블락 다이어그램이다.

< 도면의 주요 부분에 대한 부호의 설명>

100: 유한 상태기 210: 제1 레지스터

220: 제2 레지스터 230: 비교기

본 발명은 JTAG 포트(Joint Test Action Group port)(또는 경계 주사 포트(boundary scan port))를 이용하는 반도체 집적 회로에 관한 것으로, 보다 상세하게는, 내장된 유한 상태기(Finite State Machine; FSM)의 상태를 테스트할 수 있는 반도체 집적 회로에 관한 것이다.

일반적으로, 반도체 집적 회로(IC)(또는 반도체 칩(chip)) 내에 구현되는 복잡한 응용 논리 회로(application logic circuit)를 테스트하는 방법은 JTAG에 의해 만들어진 IEEE 1149.1 경계 주사 표준(boundary scan standard)으로서 집적 회로의 입력/출력 패드(I/O pad) 및 응용 논리 회로 사이에 경계 주사 셀(boundary scan cell)을 연결하고 이미 정해진 명령어들(예를 들어, EXTEST, SCAN, SAMPLE/PRELOAD, RESTART, CLAMP, HIGHZ, IDCODE, BYPASS 등)을 이용하여 집적 회로의 상태를 테스트하거나 집적 회로들이 배치된 보드(board) 간의 상태를 테스트하는 것이다.

즉, 경사 주사 표준은 집적 회로 또는 집적 회로들 사이의 연결선에 대한 고장 유무(또는 불량 여부)(즉, 회로의 개방(open) 상태 및 단락(short) 상태 등)를 검사(또는 확인)하는 인쇄회로기판 수준(PCB level)의 테스트이다.

JTAG 포트를 이용하여 테스트하는 방법은 집적 회로부터 소정의 출력 신호를 발생시키기 위해 집적 회로 내부로 직렬 데이터를 쉬프트(shift)시키는 것이다. 즉 , JTAG 포트를 이용하는 JTAG 테스트 회로는 필요한 핀(pin) 수를 최소화하기 위해 직렬 방식으로 데이터를 처리한다. 그 후, 집적 회로에 의해 발생되는 데이터는 JTAG 테스트 회로로 쉬프트된다.

만약 JTAG 테스트 회로로 돌아온 데이터 스트림(data stream)이 예상된 값과 다른 편차가 존재하면, JTAG 테스트 회로에 의해 회로 내의 오동작이 검출되므로, 소프트웨어에 의해 데이터 스트림에 존재하는 편차를 신중하게 분석하면 회로 내에 존재하는 오동작을 검출할 수 있다.

도 1은 경계 주사 테스트를 위한 반도체 집적 회로를 나타내는 블락 다이어그램이다.

도 1에 도시된 바와 같이, 경계 주사 표준은 5개의 핀들(pins)인 JTAG 포트를 사용한다. 5개의 핀들 각각은, TCK(Test Clock) 핀, TMS(Test Mode Select) 핀, TDI(Test Data Input) 핀, TDO(Test Data Output) 핀, 및 nTRST(negative(또는 액티브 로우(active low)) Test Reset) 핀이다.

경계 주사 테스트가 적용된 도 1의 반도체 집적 회로는, 경계 주사 셀들(boundary scan cells)로 구성되는 경계 주사 체인(chain), 명령어 레지스터(instruction register), 및 TAP 컨트롤러(Test Access Port controller)(또는 TAP 컨트롤러 코어(core))를 포함한다.

경계 주사 체인의 동작은 TAP 컨트롤러의 상태와 외부의 테스트 툴(test tool)(또는 자동 테스트 장비(ATE))로부터 명령어 레지스터로 인가되는 명령어에 의해 제어되며, 명령어는 반드시 포함되는 표준(public) 명령어와 사용자의 필요에 의한 사용자(private) 명령어를 포함한다. TAP 컨트롤러의 동작 상태는 도 2에 도시된 것과 같이 16개이다. TAP 컨트롤러는 TMS 핀, nTRST 핀, 및 TMS 핀로부터 입력되는 신호를 이용하여 JTAG 테스트 회로의 전체적인 동작을 제어한다.

도 3은 도 1의 경계 주사 셀을 나타내는 블락 다이어그램이다.

도 3을 참조하면, 상기 경계 주사 셀은, 두 개의 멀티플렉서들(multiplexers)(MUX), 두 개의 래치들(LATCH), 및 OR 게이트(gate)를 포함한다.

먹스 제어 신호(Mux control)에 의해 제어되는 멀티플렉서(MUX)는 먹스 제어 신호(Mux control)에 응답하여 노멀 모드(normal mode)(또는 정상 모드)의 입력 데이터(Primary Input) 및 직렬 데이터인 테스트 모드의 입력 데이터(Serial Data in(SDIN)) 중 하나를 선택하여 출력 데이터(Primary Output)를 발생한다. 예를 들어, 먹스 제어 신호(Mux control)가 논리 로우 레벨(logic low level)일 때 출력 데이터(Primary Output)는 노멀 데이터이고, 먹스 제어 신호(Mux control)가 논리 하이 레벨(logic high level)일 때 출력 데이터(Primary Output)는 테스트 데이터일 수 있다. 출력 데이터(Primary Output)는 도 1의 응용 논리 회로의 입력/출력 핀(I/O 핀)에 입력된다.

클락 신호(Shift Clock 1)에 의해 제어되는 멀티플렉서(MUX)는 이전 테스트 데이터인 출력 데이터(Primary Output) 및 현재 테스트 데이터 중 하나를 선택하여 출력한다.

클락 신호들(Shift Clock 1, Capture Clock)에 의해 제어되는 래치(LATCH)는 이전의 테스트 데이터를 래치하고 출력하며, 클락 신호(Shift Clock 2)에 의해 제 어되는 래치(LATCH)는 현재의 테스트 데이터(Serial Data Out(SDOUT))를 출력한다. 현재의 테스트 데이터(Serial Data Out(SDOUT))는 경계 주사 체인의 다음 경계 주사 셀로 전달된다.

상기 먹스 제어 신호(Mux control) 및 클락 신호들(Shift Clock 1, Capture Clock, Shift Clock 2)은 도 1의 TAP 컨트롤러와 같은 경계 주사 테스트를 위한 JTAG 테스트 회로에 의해 발생된다. Capture Clock은 Latch Clock이라고도 하며, Shift Clock 2는 Update Clock이라고도 한다.

그런데, 종래의 도 1에 도시된 반도체 집적 회로는 내장된 응용 논리 회로(application logic circuit)에 포함된 메모리의 어드레스(address) 및/또는 메모리에 저장되는 데이터만을 테스트할 수 있으므로, 보다 분석적인 테스트 결과를 테스트 툴을 통해 얻을 수 없다는 문제점이 있다.

본 발명이 이루고자 하는 기술적 과제는 보다 분석적인 테스트 결과를 얻을 수 있는 경계 주사 표준을 이용하는 반도체 집적 회로를 제공하는 것이다.

상기 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체 집적 회로는 경계 주사 표준을 이용한다. 본 발명의 반도체 집적 회로는, 상기 반도체 집적 회로의 응용 논리 회로에 포함되고, 상기 경계 주사 표준을 제어하는 TAP 컨트롤러에 의해 상태값이 제어되는 유한 상태기; 및 테스트 입력 데이터에 포함되는 상기 유한 상태기의 상태값과, 상기 유한 상태기의 상태값에 대해 상기 응용 논리 회로의 유한 상태기에서 처리한 값을 비교하여 상기 유한 상태기의 불량 여부를 지시하는 테스트 값을 출력하는 테스트 출력 회로를 구비하는 것을 특징으로 한다.

바람직한 실시예에 따르면, 상기 유한 상태기는 상기 경계 주사 표준에 대응하는 경계 주사 체인이 연결된 레지스터들을 포함하며, 상기 레지스터들은 상기 유한 상태기의 상태를 지시한다.

바람직한 실시예에 따르면, 상기 테스트 출력 회로는, 또한, 상기 테스트 입력 데이터에 포함되는 메모리의 어드레스와, 상기 메모리의 어드레스에 대해 상기 TAP 컨트롤러에 의해 상기 응용 논리 회로의 메모리에서 처리한 값을 비교하여 상기 메모리의 어드레스의 불량 여부를 지시하는 테스트 값을 출력하며, 상기 테스트 입력 데이터에 포함되는 메모리에 저장될 데이터와, 상기 메모리의 데이터에 대해 상기 TAP 컨트롤러에 의해 상기 응용 논리 회로의 메모리에서 처리한 값을 비교하여 상기 메모리의 데이터의 불량 여부를 지시하는 테스트 값을 출력한다.

바람직한 실시예에 따르면, 상기 테스트 출력 회로는, 상기 테스트 데이터에 포함되는 상기 유한 상태기의 상태값, 상기 메모리의 어드레스, 또는 상기 메모리의 데이터를 저장하는 제1 레지스터; 상기 유한 상태기의 상태값에 대해 상기 응용 논리 회로의 유한 상태기에서 처리한 값, 상기 메모리의 어드레스에 대해 상기 응용 논리 회로의 메모리에서 처리한 값, 또는 상기 메모리의 데이터에 대해 상기 응용 논리 회로의 메모리에서 처리한 값을 저장하는 제2 레지스터; 및 상기 제1 레지스터에 저장된 값과 상기 제2 레지스터에 저장된 값을 비교하여 상기 테스트 값을 출력하는 비교기를 구비한다.

바람직한 실시예에 따르면, 상기 비교기는 배타적 논리합 게이트로 구현된다.

이러한 본 발명에 따른 경계 주사 표준을 이용하는 반도체 집적 회로는 내장된 유한 상태기의 상태까지 테스트할 수 있으므로, 보다 분석적인 테스트 결과를 얻을 수 있다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 4는 본 발명에 따른 반도체 집적 회로에 포함된 유한 상태기(100)의 실시예를 나타내는 도면이다.

본 발명에 따른 반도체 집적 회로는 TAP 컨트롤러 및 경계 주사 체인 등을 포함하는 테스트 회로(또는, JTAG 테스트 회로) 및 응용 논리 회로(application logic circuit)(또는 코어 논리 회로(core logic circuit))를 구비한다.

본 발명의 반도체 집적 회로는 도 1에 도시된 반도체 집적 회로의 구성 요소와 유사한 구성 요소를 구비할 수 있지만, 본 발명의 반도체 집적 회로는 응용 논리 회로에 포함되고 경계 주사 체인을 가지는 유한 상태기(100) 및 테스트 출력 회로(도 5의 200)를 더 구비한다. 본 발명의 반도체 집적 회로는, 예를 들어, 마이크 로 프로세서(microprocessor)일 수 있으며, 경계 주사 표준(또는 경계 주사 포트)을 이용한다.

도 4를 참조하면, 유한 상태기(FSM)(100)는 n개의 상태들(state)을 가진다. 각각의 상태들은 조건(또는 제어 신호)에 따라 자신의 상태를 유지하거나 다음 상태로 천이(또는 이동)한다. 상기 각각의 상태들은 본 발명에 따른 반도체 집적 회로의 특정한 동작 방식(또는 동작 모드)에 대응한다. 상기 n은 2 이상의 자연수이다.

각각의 상태들(state 1 ~ state n)은 n개의 레지스터들(reg 1 ~ reg n)을 포함하며, 2ⁿ 개의 상태값을 가진다. 각각의 레지스터들(reg 1 ~ reg n)은 입력 값에 따라 상태 천이를 한다. 상기 n은 2 이상의 자연수이다.

각각의 레지스터들(reg 1 ~ reg n)의 입력/출력 단자에는 경계 주사 셀(BSC)이 연결되어 전체적으로 경계 주사 체인을 구성한다. 각각의 레지스터들(reg 1 ~ reg n)의 입력 단자에 연결된 경계 주사 셀(BSC)은 입력 셀이고, 각각의 레지스터들(reg 1 ~ reg n)의 출력 단자에 연결된 경계 주사 셀(BSC)은 출력 셀이다.

경계 주사 셀(BSC)은 도 3에 도시된 경계 주사 셀과 동일한 구성 요소들을 포함한다. 즉, 경계 주사 셀(BSC)은 두 개의 멀티플렉서들(multiplexers), 두 개의 래치들, 및 OR 게이트를 포함한다.

각각의 경계 주사 체인들은 본 발명에 따른 반도체 집적 회로의 TDI 핀 및 TDO 핀 사이에 연결된다. 따라서, 본 발명의 반도체 집적 회로에 포함된 TAP 컨트 롤러는 각각의 경계 주사 체인들(또는 경계 주사 표준)을 제어하는 것에 의해 유한 상태기(100)의 동작 상태를 제어할 수 있다. 상기 TAP 컨트롤러는 도 2에 도시된 동작 상태와 유사한 동작 상태를 가지며, 본 발명의 반도체 집적 회로의 TMS 핀, nTRST 핀, 및 TMS 핀로부터 입력되는 신호를 이용하여 JTAG 테스트 회로의 전체적인 동작을 제어한다.

도 5는 본 발명에 따른 반도체 집적 회로에 포함된 도 4의 유한 상태기(100)의 상태값에 대한 테스트 값을 출력하는 테스트 출력 회로(200)의 실시예를 나타내는 블락 다이어그램이다.

도 5를 참조하면, 테스트 출력 회로(200)는, 제1 레지스터(210), 제2 레지스터(220), 및 비교기(comparator)(230)를 포함한다. 제1 레지스터(210)는 스캔 체인 레지스터라고도 한다.

테스트 출력 회로(200)는 테스트 입력 데이터(T_DATA)에 포함되는 유한 상태기(도 4의 100)의 상태값과, 상기 유한 상태기(도 4의 100)의 상태값에 대해 본 발명에 따른 반도체 집적 회로에 포함된 응용 논리 회로의 유한 상태기(도 4의 100)에서 처리한 값(FSM_V)을 비교하여 유한 상태기(도 4의 100)의 불량 여부를 지시하는 테스트 값(T_OUT)을 출력한다.

또한, 테스트 출력 회로(200)는, 테스트 입력 데이터(T_DATA)에 포함되는 메모리의 어드레스와, 상기 메모리의 어드레스에 대해 본 발명의 TAP 컨트롤러에 의해 상기 응용 논리 회로의 메모리에서 처리한 값(ADDR)을 비교하여 상기 메모리의 불량 여부를 지시하는 테스트 값(T_OUT)을 출력하며, 테스트 입력 데이터(T_DATA) 에 포함되는 메모리에 저장될 데이터와, 상기 메모리의 데이터에 대해 상기 TAP 컨트롤러에 의해 상기 응용 논리 회로의 메모리에서 처리한 값(DATA)을 비교하여 상기 메모리의 불량 여부를 지시하는 테스트 값(T_OUT)을 출력한다.

제1 레지스터(210)는 본 발명에 따른 반도체 집적 회로의 TDI 핀을 통해 입력되는 테스트 입력 데이터(T_DATA)를 저장한다. 저장된 테스트 입력 데이터(T_DATA)는 본 발명에 따른 반도체 집적 회로의 TDO 핀을 통해 출력되거나 또는 비교기(230)로 출력된다. 제1 레지스터(210)는 본 발명의 반도체 집적 회로에 포함된 테스트 회로의 경계 주사 체인 및 유한 상태기(도 4의 100)의 경계 주사 체인에 대응한다.

테스트 입력 데이터(T_DATA)는 유한 상태기(도 4의 100)의 상태값, 본 발명의 반도체 집적 회로에 내장된 응용 논리 회로에 포함된 메모리의 어드레스, 또는 상기 응용 논리 회로에 포함된 메모리에 저장될 데이터일 수 있다.

제2 레지스터(220)는 상기 테스트 입력 데이터(T_DATA)에 대한 본 발명의 반도체 집적 회로에 내장된 응용 논리 회로의 실제 동작 수행 값을 저장한다. 즉, 제2 레지스터(220)는 상기 응용 논리 회로에 의해 처리되는 유한 상태기(도 4의 100)의 상태값(FSM_V), 메모리의 어드레스(ADDR), 또는 메모리에 저장된 데이터(DATA)를 저장한다. 제2 레지스터(220)에 저장된 데이터는 비교기(230)로 출력된다. 유한 상태기(도 4의 100)의 상태값(FSM_V), 메모리의 어드레스(ADDR), 또는 메모리에 저장된 데이터(DATA)는 본 발명의 TAP 컨트롤러에 의해 제어되는 값이다.

비교기(230)는 제1 레지스터(210)의 저장된 값 및 제2 레지스터(220)의 저장 된 값을 비교하여 테스트 값(T_OUT)을 상기 TDO 핀을 통해 출력한다. 비교기(230)는 배타적(exclusive) 논리합 게이트(또는 XOR 게이트)로 구현될 수 있다.

따라서, 본 발명에 따른 반도체 집적 회로는 유한 상태기(도 4의 100)를 TAP 컨트롤러를 이용하여 제어하는 것에 의해 경계 주사 체인을 포함하는 유한 상태기의 특정한 상태값(즉, 브레이크 포인트(break point))을 도 5의 테스트 출력 회로(200)를 통해 확인(또는 테스트)할 수 있다. 즉, 본 발명에 따른 반도체 집적 회로의 내부 상태가 테스트될 수 있다. 또한, 본 발명에 따른 반도체 집적 회로는 테스트 회로의 경계 주사 체인을 TAP 컨트롤러를 이용하여 제어하는 것에 의해 메모리의 특정 어드레스 및/또는 메모리에 저장된 특정한 데이터를 테스트 출력 회로(도 5의 200)를 통해 확인할 수 있다.

이상에서와 같이 도면과 명세서에서 최적의 실시예들이 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명에 따른 경계 주사 표준을 이용하는 반도체 집적 회로는 내장된 유한 상태기의 상태까지 테스트할 수 있으므로, 보다 분석적인 테스트 결과를 얻을 수 있다.

Claims (5)

1. 경계 주사 표준을 이용하는 반도체 집적 회로에 있어서,

   상기 반도체 집적 회로의 응용 논리 회로에 포함되고, 상기 경계 주사 표준을 제어하는 TAP 컨트롤러에 의해 상태값이 제어되는 유한 상태기; 및

   테스트 입력 데이터에 포함되는 상기 유한 상태기의 상태값과, 상기 유한 상태기의 상태값에 대해 상기 응용 논리 회로의 유한 상태기에서 처리한 값을 비교하여 상기 유한 상태기의 불량 여부를 지시하는 테스트 값을 출력하는 테스트 출력 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
2. 제1항에 있어서, 상기 유한 상태기는

   상기 경계 주사 표준에 대응하는 경계 주사 체인이 연결된 레지스터들을 포함하며, 상기 레지스터들은 상기 유한 상태기의 상태를 지시하는 것을 특징으로 반도체 집적 회로.
3. 제2항에 있어서, 상기 테스트 출력 회로는,

   상기 테스트 입력 데이터에 포함되는 메모리의 어드레스와, 상기 메모리의 어드레스에 대해 상기 TAP 컨트롤러에 의해 상기 응용 논리 회로의 메모리에서 처리한 값을 비교하여 상기 메모리의 어드레스의 불량 여부를 지시하는 테스트 값을 출력하며, 상기 테스트 입력 데이터에 포함되는 메모리에 저장될 데이터와, 상기 메모리의 데이터에 대해 상기 TAP 컨트롤러에 의해 상기 응용 논리 회로의 메모리에서 처리한 값을 비교하여 상기 메모리의 데이터의 불량 여부를 지시하는 테스트 값을 출력하는 것을 특징으로 하는 반도체 집적 회로.
4. 제3항에 있어서, 상기 테스트 출력 회로는,

   상기 테스트 데이터에 포함되는 상기 유한 상태기의 상태값, 상기 메모리의 어드레스, 또는 상기 메모리의 데이터를 저장하는 제1 레지스터;

   상기 유한 상태기의 상태값에 대해 상기 응용 논리 회로의 유한 상태기에서 처리한 값, 상기 메모리의 어드레스에 대해 상기 응용 논리 회로의 메모리에서 처리한 값, 또는 상기 메모리의 데이터에 대해 상기 응용 논리 회로의 메모리에서 처리한 값을 저장하는 제2 레지스터; 및

   상기 제1 레지스터에 저장된 값과 상기 제2 레지스터에 저장된 값을 비교하여 상기 테스트 값을 출력하는 비교기를 구비하는 것을 특징으로 하는 반도체 집적 회로.
5. 제4항에 있어서, 상기 비교기는

   배타적 논리합 게이트로 구현되는 것을 특징으로 반도체 집적 회로.

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