KR20050073413A - 신호 처리 장치, 신호 처리 방법 및 신호 처리 프로그램 - Google Patents

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산요덴키가부시키가이샤
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Abstract

소비 전력을 저감한 신호 처리 장치를 제공한다. 외부로부터 신호를 수신하는 수신부(30)와, 예비 검출부(202)와, 예비 검출부(202)보다도 소비 전력이 큰 주 처리부(46)와, 주 처리부(46)에 전력을 공급하는 전원 공급부(44)를 포함하고, 예비 검출부(202)는, 수신부(30)에서 수신된 신호에 포함되는 비트값의 조합으로 이루어지는 비트 정보와, 미리 설정된 비트값의 조합으로 이루어지는 대조 키 정보의 비트값을 대조하여, 모든 비트값이 일치하는 경우만 전원 공급부(44)로부터 주 처리부(46)에 전력을 공급시키는 신호 처리 장치에 의해 상기 과제를 해결할 수 있다.

Description

신호 처리 장치, 신호 처리 방법 및 신호 처리 프로그램{SIGNAL PROCESSING APPARATUS AND METHOD, AND PROGRAM}
본 발명은, 송신되어 오는 신호에 포함되는 비트 정보를 대조하는 기능을 갖는 신호 처리 장치, 신호 처리 방법 및 신호 처리 프로그램에 관한 것이다.
종래의 실린더 키 등을 이용하지 않고도, 적외선 등의 신호를 이용함으로써 자동차의 도어를 원격적으로 잠금 해제하는 키리스 엔트리 기술이 널리 이용되고 있다. 이 키리스 엔트리 기술에서는, 소정의 비트 열로 표시되는 대조 키 정보를 키에 등록해 두고, 자동차측으로부터 발신된 신호를 키로 수신하여, 그 신호에 포함되는 비트 정보가 대조 키 정보와 일치하는지의 여부를 판단함으로써, 도어의 잠금 해제를 제어하고 있다.
도 8에, 키에 구비되는 신호 처리 장치(100)를 나타낸다. 신호 처리 장치(100)는, 수신부(10), 예비 검출부(12), 주 처리부(14), 전원 제어부(16), 전원 공급부(18) 및 송신부(20)를 포함하여 구성된다. 전력 소비를 억제하기 위해서, 통상적으로는 소비 전력이 큰 주 처리부(14)에는 전원 공급부(18)로부터 전력이 공급되지 않고, 소비 전력이 작은 예비 검출부(12)에 전력이 공급되어 있는 대기 상태로 되어 있다.
자동차로부터는, 도 9에 도시한 바와 같이, 이제부터 신호가 시작되는 것을 나타내는 전단 신호, 및 그에 이어지는 비트 정보를 나타내는 차량 송신 신호가 반복해서 송신되고 있다. 수신부(10)는, 장치 외부로부터 차량 송신 신호를 수신하고, 정류 및 검파한 후에 예비 검출부(12) 및 주 처리부(14)에 송신한다. 예비 검출부(12)에서는, 수신부(10)로부터 신호를 받아, 펄스의 진폭이 소정의 임계값 α이상인지의 여부가 판단된다. 차량 송신 신호의 강도가 임계값 α보다도 큰 경우, 전단 신호가 수신된 것으로 간주하여, 전력의 공급 개시 신호를 전원 제어부(16)에 송출한다. 전원 제어부(16)는, 공급 개시 신호를 수신하면, 전원 공급부(18)로부터 주 처리부(14)에의 전력의 공급을 개시시킨다. 이로써, 주 처리부(14)가 온 상태로 되고, 수신부(10)로부터 전단 신호에 이어지는 비트 정보가 수신되어 미리 등록되어 있던 대조 키 정보와의 대조 처리가 행해진다. 차량 송신 신호에 포함되는 비트 정보와 대조 키 정보의 비트 정보가 일치하면, 송신부(20)로부터 응답 신호를 송신시킨다. 자동차측에서는 이 응답 신호를 수신함으로써 도어의 잠금 해제 등의 처리를 행한다.
또한, 차량 송신 신호와 대조 키의 대조를 행하는 기술은, 특허 문헌 1 및 2 등에 개시되어 있다.
<특허 문헌 1>
일본 특개평8-62327호 공보
<특허 문헌 2>
일본 특개평8-62328호 공보
그러나, 상기 종래 기술에서는, 전단 신호의 진폭이 소정의 임계값 α 이상인지의 여부에 따라서 수신된 신호가 자동차로부터 송신된 신호인지의 여부를 판단하고 있다. 따라서, 임계값 α 이상의 강도를 갖는 노이즈가 수신된 경우, 자동차로부터 송신된 신호가 입력된 것으로 잘못 판단되어, 주 처리부(14)에의 전력의 공급을 개시하게 되어, 신호 처리 장치(100)에서의 소비 전력이 커져 버리는 문제가 있었다.
본 발명은, 상기 종래 기술의 문제를 감안하여, 판단 오류에 의한 소비 전력의 증가를 억제할 수 있는 신호 처리 장치, 신호 처리 방법 및 신호 처리 프로그램을 제공하는 것을 목적으로 한다.
본 발명은, 외부로부터 신호를 수신하는 수신부와, 예비 검출부와, 상기 예비 검출부보다도 소비 전력이 큰 주 처리부와, 상기 주 처리부에 전력을 공급하는 전원 공급부를 포함하는 신호 처리 장치로서, 상기 예비 검출부는, 상기 수신부에서 수신된 신호에 포함되는 비트값의 조합으로 이루어지는 비트 정보와, 미리 설정된 비트값의 조합으로 이루어지는 대조 키 정보의 비트값을 대조하여, 적어도 일부의 비트값이 일치하고 있는 경우만 상기 전원 공급부로부터 상기 주 처리부에 전력을 공급시키는 것을 특징으로 한다.
본 발명의 신호 처리 장치에서, 상기 비트 정보는 비트값에 따라서 주파수 변조된 신호인 것이 적합하다. 이에 의해, 수신한 신호가 상기 주 처리부에서의 처리를 필요로 하는 신호임을 보다 높은 정밀도로 판정할 수 있다.
본 발명의 다른 양태는, 외부로부터 신호를 수신하는 수신부와, 예비 검출부와, 상기 예비 검출부보다도 소비 전력이 큰 주 처리부와, 상기 주 처리부에 전력을 공급하는 전원 공급부를 포함하는 신호 처리 장치에서 실행되는 신호 처리 방법으로서, 상기 수신부를 이용하여 외부로부터 신호를 수신하는 수신 공정과, 상기 예비 검출부를 이용하여, 상기 수신 공정에서 수신된 비트값의 조합으로 이루어지는 비트 정보와, 미리 설정된 비트값의 조합으로 이루어지는 대조 키 정보의 비트값을 대조하는 예비 검출 공정과, 상기 예비 검출 공정에서 상기 비트 정보와 상기 대조 키 정보의 적어도 일부의 비트값이 일치한 경우만 상기 전원 공급부로부터 상기 주 처리부에 전력을 공급시키는 전력 공급 공정을 포함하는 것을 특징으로 한다.
본 발명의 신호 처리 방법에 있어서, 상기 비트 정보를 포함하는 신호는 비트값에 따라서 주파수 변조된 신호인 것을 특징으로 한다. 이에 의해, 수신한 신호가 상기 주 처리부에서의 처리를 필요로 하는 신호임을 보다 높은 정밀도로 판정할 수 있다.
본 발명의 다른 양태는, 컴퓨터와, 외부로부터 신호를 수신하는 수신부와, 상기 컴퓨터보다도 소비 전력이 큰 주 처리부와, 상기 주 처리부에 전력을 공급하는 전원 공급부를 포함하는 신호 처리 장치에서, 상기 컴퓨터를, 상기 수신부에서 수신된 신호에 포함되는 비트값의 조합으로 이루어지는 비트 정보와, 미리 설정된 비트값의 조합으로 이루어지는 대조 키 정보의 비트값을 대조하여, 적어도 일부의 비트값이 일치하고 있는 경우만 상기 전원 공급부로부터 상기 주 처리부에 전력을 공급시키는 예비 검출 수단으로서 기능시키는 것을 특징으로 하는 신호 처리 프로그램이다.
본 발명의 신호 처리 프로그램에 있어서, 상기 비트 정보는 비트값에 따라서 주파수 변조된 신호인 것을 특징으로 한다. 이에 의해, 수신한 신호가 상기 주 처리부에서의 처리를 필요로 하는 신호임을 보다 높은 정밀도로 판정할 수 있다.
<발명을 실시하기 위한 최량의 형태>
본 발명의 실시예에서의 신호 처리 장치(200)는, 도 1에 도시한 바와 같이, 수신부(30), 경계 검출부(32), 초과 기간 신호 생성부(34), 시프트 신호 생성부(36), 복조 데이터 취득부(38), 비트 비교부(40), 전원 제어부(42), 전원 공급부(44), 주 처리부(46) 및 송신부(48)를 포함하여 구성된다. 경계 검출부(32), 초과 기간 신호 생성부(34), 시프트 신호 생성부(36), 복조 데이터 취득부(38) 및 비트 비교부(40)는 본 실시예의 예비 검출부(202)를 구성한다. 이하, 도 2의 타이밍차트를 참조하면서, 본 실시예에서의 신호 처리 장치(200)의 작용에 대하여 설명한다.
자동차 등의 잠금 해제의 대상물로부터는, 도 2(h)에 도시한 바와 같이, 백수십 kHz의 반송파에 중첩된 ASK 신호가 송신되어 있다. 수신부(30)에서는, 이 ASK 신호를 수신하여, 오토 게인 콘트롤러(AGC)에 의해 신호 레벨의 조정을 행한 후, 검파 회로를 이용하여 도 2의 (a)와 같은 복조 펄스 신호로 복조한다. 수신부(30)는, 복조 펄스 신호를 경계 검출부(32)에 송신한다.
복조 펄스 신호는, 신호의 시작을 나타내는 전단 신호, 및 그에 이어지는 비트 정보를 나타내는 신호를 포함한다. 복조 펄스 신호에 포함되는 비트 정보에서는, 도 2의 (a) 및 (b)의 관계를 이해할 수 있도록, 펄스의 주기가 기본 클럭의 7 주기분의 시간 T보다도 긴 경우가 「1」을 나타내고, 펄스의 주기가 기본 클럭의 7 주기분의 시간 T보다 짧은 경우가 「0」을 나타낸다. 단, 복조 펄스 신호의 펄스의 주기와 기본 클럭의 주기의 관계는 이에 한정되는 것이 아니라, 복조 펄스 신호의 비트 정보를 판정할 수 있는 관계이면 된다.
경계 검출부(32)는, 복조 펄스 신호가 「L레벨」에서 「H레벨」로 상승하는 경계를 검출하는 기능을 갖는다. 경계 검출부(32)는, 도 3에 도시한 바와 같이, D플립플롭(DFF)(50a, 50b) 및 NAND 소자(52)를 포함하여 구성할 수 있다. DFF(50a)의 입력 단자(D단자)에는, 수신부(30)로부터 복조 펄스 신호가 공급된다. DFF(50b)의 D단자는, DFF(50a)의 출력 단자(Q단자)에 접속된다. DFF(50a, 50b)의 클럭 단자(CK단자)에는 기본 클럭 CK가 입력된다. DFF(50a, 50b)의 리셋 단자(R단자)에는 리셋 신호가 입력된다. 리셋 신호는 통상 「H레벨」로 유지되어 있고, 신호 처리 장치(200)를 초기 상태로 되돌리는 경우에 「L레벨」로 된다. NAND 소자(52)에는, DFF(50a)의 Q단자 및 DFF(50b)의 반전 출력 단자(QB단자)로부터의 출력이 입력된다.
DFF(50a)의 Q단자로부터는, 도 4의 (a)에 도시한 바와 같이, 복조 펄스 신호가 「L레벨」로부터 「H레벨」로 상승한 후, 다음으로 기본 클럭이 「H레벨」로 된 시점부터 「H레벨」이 계속 출력되고, 복조 펄스 신호가 「H레벨」로부터 「L레벨」로 된 후, 다음으로 기본 클럭이 「H레벨」로 된 시점부터 「L레벨」이 계속 출력된다. 또한, DFF(50b)의 QB단자로부터는, 도 4의 (b)에 도시한 바와 같이, DFF(50a)의 Q단자의 출력이 변화하고 나서 기본 클럭의 1주기분만큼 지연되어, DFF(50a)의 Q단자의 출력과 반대로 변화하는 신호가 출력된다. 그 결과, NAND 소자(52)로부터는, 도 4의 (c)와 같이, 복조 펄스 신호가 「L레벨」로부터 「H레벨」로 상승한 후, 다음으로 기본 클럭이 「H레벨」로 된 시점부터 또 다음으로 기본 클럭이 「H레벨」로 되는 시점까지 「L레벨」로 되는 펄스 형상의 경계 신호가 출력된다. 따라서, 도 2의 (a)에 도시한 복조 펄스 신호에 대한 경계 신호는 도 2의 (c)에 도시된 바와 같이 된다.
초과 기간 신호 생성부(34)는, 복조 펄스 신호가 포함되는 비트 정보가 「1」인지 「0」인지를 나타내는 초과 기간 신호를 생성하는 기능을 갖는다. 초과 기간 신호 생성부(34)는, 도 5에 도시한 바와 같이, D 플립플롭(DFF)(54a, 54b, 54c, 54d), NAND 소자(56a, 56b, 56c), OR 소자(58a, 58b, 58c) 및 NAND 소자(60)를 포함하여 구성된다.
DFF(54a∼54d)의 리셋 단자(R단자)에는, 경계 검출부(32)에서 생성된 경계 신호가 입력된다. DFF(54a)의 클럭 단자(CK단자)에는 기본 클럭이 입력된다. DFF(54a)의 반전 출력 단자(QB단자)로부터의 출력 신호는 DFF(54b)의 CK단자, DFF(54a)의 입력 단자(D단자), 및 NAND 소자(56a∼56c)에 입력된다. 마찬가지로, DFF(54b)의 QB단자로부터의 출력 신호는 DFF(54c)의 CK단자, DFF(54b)의 D단자, 및 NAND 소자(56b)에 입력된다. DFF(54b)의 출력 단자(Q단자)로부터의 출력 신호는 NAND 소자(56a, 56c)에 입력된다. 또한, DFF(54c)의 QB단자로부터의 출력 신호는 DFF(54d)의 CK단자, DFF(54c)의 D단자, 및 NAND 소자(56a, 56b)에 입력된다. DFF(54c)의 Q단자로부터의 출력 신호는 NAND 소자(56c)에 입력된다. 또한, DFF(54d)의 QB단자로부터의 출력 신호는 DFF(54d)의 D단자 및 NAND 소자(56c)에 입력된다. DFF(54d)의 Q단자로부터의 출력 신호는, NAND 소자(56a, 56b)에 입력된다.
NAND 소자(56a, 56b, 56c)의 출력 신호는, 각각 OR 소자(58a, 58b, 58c)에 입력된다. 또한, OR 소자(58a, 58b, 58c)에는 임계값 제어 신호 C0, C1, C2 가 입력된다. OR 소자(58a, 58b, 58c)의 출력 신호는, NAND 소자(60)에 입력된다.
임계값 제어 신호 C0, C1, C2는, 3비트의 바이너리값이 설정되고, 이 바이너리값에 의해 복조 펄스 신호에 포함되는 펄스의 주기가 기본 클럭의 주기의 몇배 이상인 경우에 비트값을 「1」이라고 판단할지가 결정된다. 예를 들면, C0, C1, C 2에 「1」, 「0」, 「1」이 설정되어 있는 경우, 도 2의 (d)와 같이, 복조 펄스 신호에 포함되는 펄스의 주기가 기본 클럭의 주기의 7배 이상의 기간만큼 「H레벨」이었던 경우에 초과 기간 신호가 「H레벨」로 된다.
시프트 신호 생성부(36)는, 초과 기간 신호 생성부(34)로부터 출력되는 초과 기간 신호의 펄스 폭을 확장하는 기능을 갖는다. 시프트 신호 생성부(36)는, 도 6에 도시한 바와 같이, D 플립플롭(DFF)(62a, 62b, 62c, 62d), NAND 소자(64) 및 D 플립플롭(DFF)(66)을 포함하여 구성할 수 있다. DFF(62a)의 입력 단자(D단자)에는 복조 펄스 신호가 입력된다. DFF(62a, 62b, 62c)의 출력 단자(Q단자)로부터의 출력 신호는 각각 DFF(62b, 62c, 62d)의 D단자에 입력된다. 또한, DFF(62a∼62d)의 클럭 단자(CK단자) 및 리셋 단자(R단자)에는 각각 기본 클럭 및 리셋 신호가 입력된다. DFF(62c)의 Q단자의 출력 신호는 NAND 소자(64)에 입력된다. DFF(62d)의 반전 출력 단자(QB단자)의 출력 신호는 NAND 소자(64)에 입력된다. NAND 소자(64)의 출력 신호는, DFF(66)의 R단자에 입력된다. 또한, DFF(66)의 D단자에는 「H레벨」이 항상 입력되고, CK단자에는 초과 기간 신호 생성부(34)로부터 초과 기간 신호가 입력된다. DFF(66)의 Q단자로부터는 시프트 신호가 복조 데이터 취득부(38)에 출력된다.
DFF(62a∼62d) 및 NAND 소자(64)는, 경계 검출부(32)의 입력측에 DFF(62a, 62b)를 더 부가한 구성으로 되어 있다. 따라서, 경계 검출부(32)로부터 출력되는 경계 신호가 「L레벨」의 펄스를 출력하고 나서 기본 클럭의 2 주기분의 시간이 경과한 후에 DFF(66)의 R단자에 「L레벨」의 펄스를 출력한다. 즉, DFF(66)의 Q단자의 출력 신호는, 경계 신호가 「L레벨」로 되고 나서 기본 클럭의 2주기분만큼 지연되어 그 상태를 변화시키게 된다. DFF(66)의 D단자는 항상 「H레벨」로 유지되고, CK단자에는 초과 기간 신호 생성부(34)로부터 초과 기간 신호가 입력되어 있기때문에, Q단자로부터 출력되는 시프트 신호는, 도 2의 (e)와 같이, 초과 기간 신호가 「H레벨」로 되었을 때 「H레벨」로 되고, 경계 신호가 「L레벨」로 된 후 기본 클럭의 2주기분만큼의 시간이 경과할 때까지 「H레벨」을 유지한다.
복조 데이터 취득부(38)는, 시프트 신호 생성부(36)로부터 시프트 신호를 받고, 복조 펄스 신호에 포함되는 비트 정보를 복조하여 유지한다. 복조 펄스 신호에 포함되는 비트 정보가 4비트로 표시되는 경우, 복조 데이터 취득부(38)는, 도 7에 도시한 바와 같이, D 플립플롭(DFF)(68a, 68b, 68c, 68d)을 포함하여 구성할 수 있다. DFF(68a)의 입력 단자(D단자)에는 시프트 신호 생성부(36)로부터 시프트 신호가 입력된다. DFF(68a∼68c)의 출력 단자(Q단자)로부터의 출력 신호는 각각 DFF(68b∼68d)의 D단자에 입력된다. 또한, DFF(68a∼68d)의 클럭 단자(CK단자)에는 경계 신호를 반전시킨 복조용 클럭이 입력되고, 리셋 단자(R단자)에는 리셋 신호가 입력된다.
복조 데이터 취득부(38)는, 경계 신호가 「H레벨」로 될 때마다, DFF(68a∼68c)의 Q단자의 출력값을 각각 DFF(68b∼68d)에 시프트시킴과 함께, DFF(68a)의 D단자에 입력되어 있는 시프트 신호의 상태를 DFF(68a)의 Q단자의 출력값으로서 유지한다. 즉, 도 2의 (f)에 도시한 바와 같이, 복조 데이터 취득부(38)에 의해서 복조 펄스 신호에 포함되는 4비트의 비트 정보는 복조되고, 하위 비트로부터 상위 비트까지 순서대로 DFF(68a∼68d)의 Q단자의 출력 신호로서 유지된다.
비트 비교부(40)는, 복조 데이터 취득부(38)에서 복조된 비트 정보가 대조 키 정보와 대조되어, 복조 펄스 신호에 포함되는 비트 정보와 대조 키 정보의 모든 비트값이 일치한 경우에 대조 일치 신호를 출력하는 기능을 갖는다. 비트 비교부(40)는, 도 7에 도시한 바와 같이, XNOR 소자(70a, 70b, 70c, 70d), NAND 소자(72), NOT 소자(74) 및 D 플립플롭(DFF)(76)을 포함하여 구성할 수 있다.
XNOR 소자(70a)에는, 복조 데이터 취득부(38)에서의 DFF(68a)의 Q단자의 출력 신호와 대조 키 정보의 최하위의 비트값이 입력된다. 따라서, DFF(68a)의 Q단자의 출력 신호와 대조 키 정보의 최하위 비트값이 일치하고 있는 경우에는 XNOR 소자(70a)의 출력 단자에는 「H레벨」이 출력되고, 일치하지 않은 경우에는 「L레벨」이 출력된다. 마찬가지로, XNOR 소자(70b, 70c, 70d)에는, 각각 복조 데이터 취득부(38)에서의 DFF(68b, 68c, 68d)의 Q단자의 출력 신호와 대조 키 정보의 최하위로부터 제2 비트값, 제3 비트값 및 최상위 비트값이 입력된다. XNOR 소자(70b, 70c, 70d)의 입력 신호가 일치하는 경우에는 출력 단자에 「H레벨」이 출력되고, 일치하지 않은 경우에는 「L레벨」이 출력된다.
XNOR 소자(70a∼70d)의 출력 신호는 NAND 소자(72)에 입력된다. NAND 소자(72)의 입력 신호가 모두 「H레벨」로 되었을 때에 출력 단자에는 「L레벨」이 출력되고, 그 이외의 경우에는 출력 단자에는 「H레벨」이 출력된다. 즉, 복조 데이터 취득부(38)에서 복조 펄스 신호로부터 검출된 비트 정보와 대조 키 정보의 모든 비트값이 일치한 경우만 NAND 소자(72)의 출력 단자에 「L레벨」이 출력되고, 복조 펄스 신호로부터 검출된 비트 정보와 대조 키 정보의 비트값 중 어느 하나라도 일치하지 않은 경우에는 NAND 소자(72)의 출력 단자에 「H레벨」이 출력된다.
NAND 소자(72)의 출력 신호는 NOT 소자(74)에 의해 반전되어 DFF(76)의 입력 단자(D단자)에 입력된다. DFF(76)의 클럭 단자(CK단자)에는 복조 펄스 신호의 종료 시점을 나타내는 데이터 종료 신호가 입력된다. 따라서, 복조 펄스 신호로부터 검출된 비트 정보와 대조 키 정보의 모든 비트값이 일치한 경우에는 DFF(76)의 출력 단자(Q단자)는 「H레벨」로 유지되고, 복조 펄스 신호로부터 검출된 비트 정보와 대조 키 정보의 비트값 중 어느 하나라도 일치하지 않은 경우에는 DFF(76)의 Q단자는 「L레벨」로 유지된다. 이 DFF(76)의 Q단자의 출력 신호는 대조 일치 신호로서 전원 제어부(42)에 입력된다.
전원 제어부(42)는, 대조 일치 신호를 수신하고, 대조 일치 신호가 「H 레벨」이면 전원 공급부(44)로부터 주 처리부(46)에의 전력의 공급을 개시시킨다. 한편, 대조 일치 신호가 「L 레벨」이면, 주 처리부(46)에는 전력을 공급시키지 않는다. 전력이 공급되면, 주 처리부(46)는 온 상태로 되어, 송신부(48)로부터 응답 신호를 송신시키는 등의 처리를 실행한다. 자동차측에서는 이 응답 신호를 수신함으로써 도어의 잠금 해제 등의 처리를 행한다.
이상과 같이, 본 실시예에서는, 복조 펄스 신호에 포함되는 비트 정보와 미리 설정된 대조 키 정보와의 비트값이 모두 일치한 경우만 주 처리부(46)에 전력이 공급된다. 따라서, 수신부(30)에서 노이즈가 수신된 경우에 주 처리부(46)에 전력의 공급을 개시하는 오동작을 억제할 수 있다. 그 결과, 소비 전력의 증가를 억제할 수 있다. 특히 전지 등의 소용량의 전원으로 구동되는 휴대용의 키 등에 있어서 효과가 높다.
또한, 본 발명은 상기 실시예에서의 구체적인 구성에 한정되는 것이 아니다. 즉, 잠금 해제 처리에 한하지 않고, 처리 대상물로부터 송신되어 오는 주파수 변조된 비트 정보의 비트값을 대조 키 정보의 비트값와 대조하여, 대조 결과에 따라서 소비 전력이 보다 큰 회로에의 전력의 공급을 개시하는 구성이면 된다. 예를 들면, 복조 펄스 신호의 비트 정보와 대조 키 정보의 비트 정보의 적어도 일부의 비트값이 일치한 경우에 주 처리부에 전력을 공급하는 것으로 해도 된다.
본 발명에 따르면, 노이즈 등의 입력에 의해서 생기는 오판단을 없애어, 소비 전력의 증가를 억제할 수 있다. 이는, 휴대성을 필요로 하는 소형의 신호 처리 장치에 적용된 경우에 특히 효과가 현저하다.
도 1은 본 발명의 실시예에서의 신호 처리 장치의 구성을 나타내는 블록도.
도 2는 본 발명의 실시예에서의 신호 처리 장치의 작용을 나타내는 타이밍차트.
도 3은 본 발명의 실시예에서의 경계 검출부의 회로의 예를 나타내는 도면.
도 4는 본 발명의 실시예에서의 경계 검출부에 의한 경계 신호의 생성을 나타내는 타이밍차트.
도 5는 본 발명의 실시예에서의 초과 기간 신호 생성부의 회로의 예를 나타내는 도면.
도 6은 본 발명의 실시예에서의 시프트 신호 생성부의 회로의 예를 나타내는 도면.
도 7은 본 발명의 실시예에서의 복조 데이터 취득부 및 비트 비교부의 회로의 예를 나타내는 도면.
도 8은 종래의 신호 처리 장치의 구성을 나타내는 블록도.
도 9는 비트 정보를 포함하는 복조 펄스 신호의 예를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 수신부
12 : 예비 검출부
14 : 주 처리부
16 : 전원 제어부
18 : 전원 공급부
20 : 송신부
30 : 수신부
32 : 경계 검출부
34 : 초과 기간 신호 생성부
36 : 시프트 신호 생성부
38 : 복조 데이터 취득부
40 : 비트 비교부
42 : 전원 제어부
44 : 전원 공급부
46 : 주 처리부
48 : 송신부

Claims (6)

  1. 외부로부터 신호를 수신하는 수신부와,
    예비 검출부와,
    상기 예비 검출부보다도 소비 전력이 큰 주 처리부와,
    상기 주 처리부에 전력을 공급하는 전원 공급부를 포함하는 신호 처리 장치로서,
    상기 예비 검출부는, 상기 수신부에서 수신된 신호에 포함되는 비트값의 조합으로 이루어지는 비트 정보와, 미리 설정된 비트값의 조합으로 이루어지는 대조 키 정보의 비트값을 대조하여, 적어도 일부의 비트값이 일치하는 경우만 상기 전원공급부로부터 상기 주 처리부에 전력을 공급시키는 것을 특징으로 하는 신호 처리 장치.
  2. 제1항에 있어서,
    상기 비트 정보는 비트값에 따라서 주파수 변조된 신호인 것을 특징으로 하는 신호 처리 장치.
  3. 외부로부터 신호를 수신하는 수신부와, 예비 검출부와, 상기 예비 검출부보다도 소비 전력이 큰 주 처리부와, 상기 주 처리부에 전력을 공급하는 전원 공급부를 포함하는 신호 처리 장치에서 실행되는 신호 처리 방법으로서,
    상기 수신부를 이용하여 외부로부터 신호를 수신하는 수신 공정과,
    상기 예비 검출부를 이용하여, 상기 수신 공정에서 수신된 비트값의 조합으로 이루어지는 비트 정보와, 미리 설정된 비트값의 조합으로 이루어지는 대조 키 정보의 비트값을 대조하는 예비 검출 공정과,
    상기 예비 검출 공정에서 상기 비트 정보와 상기 대조 키 정보의 적어도 일부의 비트값이 일치한 경우만 상기 전원 공급부로부터 상기 주 처리부에 전력을 공급시키는 전력 공급 공정
    을 포함하는 것을 특징으로 하는 신호 처리 방법.
  4. 제3항에 있어서,
    상기 비트 정보를 포함하는 신호는 비트값에 따라서 주파수 변조된 신호인 것을 특징으로 하는 신호 처리 방법.
  5. 컴퓨터와,
    외부로부터 신호를 수신하는 수신부와,
    상기 컴퓨터보다도 소비 전력이 큰 주 처리부와,
    상기 주 처리부에 전력을 공급하는 전원 공급부를 포함하는 신호 처리 장치에 있어서,
    상기 컴퓨터를,
    상기 수신부에서 수신된 신호에 포함되는 비트값의 조합으로 이루어지는 비트 정보와, 미리 설정된 비트값의 조합으로 이루어지는 대조 키 정보의 비트값을 대조하여, 적어도 일부의 비트값이 일치하고 있는 경우만 상기 전원 공급부로부터 상기 주 처리부에 전력을 공급시키는 예비 검출 수단으로서 기능시키는 것을 특징으로 하는 신호 처리 프로그램.
  6. 제5항에 있어서,
    상기 비트 정보는 비트값에 따라서 주파수 변조된 신호인 것을 특징으로 하는 신호 처리 프로그램.
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