KR20050069594A - Method for fabricating transistor of semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000000034 method Methods 0.000 title claims abstract description 15
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 claims abstract description 18
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 18
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229910052796 boron Inorganic materials 0.000 claims abstract description 16
- 230000002265 prevention Effects 0.000 claims abstract description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 10
- 239000010703 silicon Substances 0.000 claims abstract description 10
- 125000006850 spacer group Chemical group 0.000 claims abstract description 10
- 238000002955 isolation Methods 0.000 claims abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 9
- 229920005591 polysilicon Polymers 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000010438 heat treatment Methods 0.000 claims abstract description 6
- 238000005468 ion implantation Methods 0.000 claims description 11
- 229910052785 arsenic Inorganic materials 0.000 abstract description 13
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 12
- 238000009792 diffusion process Methods 0.000 abstract description 9
- 230000000694 effects Effects 0.000 abstract description 9
- 230000004888 barrier function Effects 0.000 abstract description 5
- 231100000167 toxic agent Toxicity 0.000 abstract description 2
- 239000003440 toxic substance Substances 0.000 abstract description 2
- 150000002500 ions Chemical class 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- -1 nitrogen ions Chemical class 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 229910021478 group 5 element Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 231100000331 toxic Toxicity 0.000 description 1
- 230000002588 toxic effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
Abstract
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 보다 자세하게는 PMOS 트랜지스터의 제조에 있어 질소를 이온주입하여 보론의 확산장벽으로 사용함으로써 소오스/드레인 사이의 누설전류를 억제하고 접합 캐패시턴스의 증가를 방지할 수 있는 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a transistor of a semiconductor device. More particularly, in the manufacture of a PMOS transistor, nitrogen is implanted and used as a diffusion barrier of boron to suppress leakage current between sources and drains and to prevent an increase in junction capacitance. It's about how you can do it.
본 발명의 반도체 소자의 트랜지스터 제조방법은 실리콘 기판에 소자분리막과 게이트 산화막을 형성하고 폴리실리콘을 적층하여 게이트 전극을 형성하는 단계; 상기 게이트 전극의 측면 하부영역에 LDD 영역과 펀치-쓰로우 방지막을 형성하는 단계; 및 상기 게이트 전극의 측벽에 스페이서를 형성하고 소오스/드레인 영역을 형성하고 열처리 하는 단계로 이루어짐에 기술적 특징이 있다.A transistor manufacturing method of a semiconductor device of the present invention comprises the steps of: forming a device isolation film and a gate oxide film on a silicon substrate and stacking polysilicon to form a gate electrode; Forming an LDD region and a punch-through prevention layer in the lower region of the side surface of the gate electrode; And forming spacers on sidewalls of the gate electrode, forming a source / drain region, and performing heat treatment.
따라서, 본 발명의 반도체 소자의 트랜지스터 제조방법은 PMOS 트랜지스터의 제조에 있어 질소를 이온주입하여 보론의 확산장벽으로 사용함으로써 소오스/드레인 사이의 누설전류를 억제하고 접합 캐패시턴스의 증가를 방지할 수 있는 효과가 있다. 즉, 종래의 펀치-쓰로우 방지막으로서의 역할과 더불어 접합 캐패시턴스를 감소함으로써 소자의 RC 지연을 방지하여 동작 속도를 개선하는 효과가 있다. 또한, 유독성 물질인 As 또는 P를 대체함으로써 비용을 절감할 수 있고 사용상의 위험을 줄일 수 있는 효과가 있다. Therefore, the transistor manufacturing method of the semiconductor device of the present invention has the effect of suppressing the leakage current between the source and the drain and increase the junction capacitance by implanting nitrogen into the boron diffusion barrier in the manufacture of PMOS transistor There is. That is, by reducing the junction capacitance as well as a conventional punch-throw prevention film, there is an effect of preventing the RC delay of the device to improve the operating speed. In addition, by replacing the toxic substance As or P can reduce the cost and reduce the risk of use.
Description
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 보다 자세하게는 PMOS(p-type metal-oxide-semiconductor) 트랜지스터의 제조에 있어 질소를 이온주입하여 보론(Boron)의 확산장벽으로 사용함으로써 소오스/드레인 사이의 누설전류(leakage current)를 억제하고 접합 캐패시턴스(junction capacitance)의 증가를 방지할 수 있는 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a transistor of a semiconductor device. More particularly, in the manufacture of a p-type metal-oxide-semiconductor (PMOS) transistor, nitrogen / ion is implanted and used as a diffusion barrier of boron so that source / drain The present invention relates to a method capable of suppressing leakage current between and preventing an increase in junction capacitance.
반도체 소자의 미세화가 가속화됨에 따라 단채널 효과(Short channel effect)를 억제하는 것이 중요한 기술문제로 부각되고 있다. 이를 실현하기 위해서는 우선 소오스/드레인의 접합깊이(junction depth)가 작아져야 한다. 또한 게이트 채널의 길이가 감소함에 따라 소오스와 드레인간의 거리가 가까워지게 된다. 따라서 소자를 동작시키기 위해 전압을 가하게 되면 문턱전압(threshold voltage) 이전에 소오스/드레인 사이에 누설전류가 흐르게 되어 소자특성을 열화시키는 펀치-쓰로우(punch-through) 현상이 발생하게 된다. As the miniaturization of semiconductor devices is accelerated, suppressing short channel effects has emerged as an important technical problem. To realize this, first, the junction depth of the source / drain must be small. In addition, as the length of the gate channel decreases, the distance between the source and the drain becomes closer. Therefore, when a voltage is applied to operate the device, a leakage current flows between the source and the drain before the threshold voltage, resulting in a punch-through phenomenon that degrades device characteristics.
종래의 PMOS 트랜지스터에서는 상기 펀치-쓰로우 효과를 억제하기 위해 5족 원소인 인(Phosphorus; P) 또는 비소(Arsenic; As)를 이온주입하여 보론의 확산을 억제하려 하였다. 보론은 PMOS 트랜지스터의 소오스/드레인 영역을 형성하는 p형 불순물 물질로서, 인 또는 비소에 의해 확산이 억제되면 소오스/드레인 사이의 문턱전압보다 낮은 동작전압에서 발생하는 누설전류를 방지할수 있다.In the conventional PMOS transistor, in order to suppress the punch-throw effect, phosphorus (Phosphorus; P) or arsenic (Arsenic; As), which is a Group 5 element, is implanted to suppress diffusion of boron. Boron is a p-type impurity material forming a source / drain region of a PMOS transistor. When diffusion is suppressed by phosphorus or arsenic, boron may prevent leakage current generated at an operating voltage lower than a threshold voltage between the source and drain.
도 1은 종래의 PMOS 트랜지스터에서 인 또는 비소를 이온주입한 모습을 보여주는 단면도이다. 실리콘 기판(1)에 LOCOS(local oxidation of silicon) 또는 STI(shallow trench isolation)의 소자분리막(2)을 형성하고 게이트 산화막(3)를 형성한다. 이후 폴리실리콘(4)을 증착하고 포토레지스트 패턴(미도시)을 형성하여 반응성 이온식각(reactive ion etching) 공정을 통해 게이트 전극을 형성한다. 이후 에칭에 의한 폴리실리콘의 손상을 회복시키기 위해 열산화를 실시한다. 이후 PMOS 트랜지스터를 형성하기 위한 포토레지스트 패턴(5)을 형성하고 보론을 이온주입하여 LDD(lightly doped drain) 영역(6)을 형성하고 소오스와 드레인의 접합 사이에 펀치-쓰로우 및 단채널 효과를 억제하기 위해 큰 주입 각도로 As 또는 P를 이온주입하여 펀치-쓰로우 방지막(7)을 형성한다. FIG. 1 is a cross-sectional view illustrating ion implantation of phosphorous or arsenic in a conventional PMOS transistor. An element isolation film 2 of LOCOS (local oxidation of silicon) or shallow trench isolation (STI) is formed on the silicon substrate 1, and a gate oxide film 3 is formed. Thereafter, polysilicon 4 is deposited and a photoresist pattern (not shown) is formed to form a gate electrode through a reactive ion etching process. Thereafter, thermal oxidation is performed to recover damage of polysilicon by etching. Thereafter, a photoresist pattern 5 for forming a PMOS transistor is formed, and boron is ion implanted to form a lightly doped drain (LDD) region 6, and punch-through and short channel effects are formed between the junction of the source and the drain. In order to suppress the ion, As or P is implanted at a large implantation angle to form the punch-through prevention film 7.
다음, 도 1b는 스페이서(8)를 형성하고 소오스/드레인 영역(9)을 형성하는 단계를 보여주는 단면도이다. 상기 게이트 전극의 측벽에 질화막 또는 TEOS(Tetraethylorthosilicate)를 증착하고 패터닝하여 스페이서(spacer)를 형성한다. 이후 상기 스페이서를 마스크로 하여 소오스/드레인 영역을 형성하기 위해 고농도의 보론을 이온주입하고, 상기 보론을 활성화시키기 위해 열처리를 실시한 후의 소오스/드레인 영역을 나타내는 단면도이다.Next, FIG. 1B is a cross-sectional view showing the step of forming the spacer 8 and forming the source / drain region 9. A nitride film or TEOS (Tetraethylorthosilicate) is deposited on the sidewall of the gate electrode and patterned to form a spacer. After that, a high concentration of boron is ion-implanted to form a source / drain region using the spacer as a mask, and a cross-sectional view of the source / drain region after heat treatment is performed to activate the boron.
하지만 종래 기술의 단점은 보론의 확산을 억제하기 위해 사용하는 As 또는 P는 보론의 확산을 억제하는 면에서는 효과적이나 As, P 자체가 활성 도펀트(dopant)로서의 역할을 하게 되어 이온주입된 보론과의 접합영역에서 캐패시턴스(capacitance)가 상당량 커지게 되는 문제점이 발생한다. As 또는 P를 이온주입하여 펀치-쓰로우를 방지하려는 PMOS 트랜지스터의 경우에는 상기 접합 캐패시턴스의 증가가 필수불가결하며, 접합캐패시턴스의 증가는 전기신호 지연(RC delay)으로 인해 소자의 동작속도에 문제를 발생시킨다. However, the disadvantage of the prior art is that As or P, which is used to suppress the diffusion of boron, is effective in suppressing the diffusion of boron, but As, P itself acts as an active dopant. The problem arises in that the capacitance becomes large in the junction region. In the case of a PMOS transistor which is intended to prevent punch-throw by ion implantation of As or P, an increase in the junction capacitance is indispensable, and an increase in the junction capacitance causes a problem in device operation speed due to an electrical signal delay (RC delay). Generate.
또한 As 또는 P 물질은 유독성(toxic) 물질이기 때문에 보관 및 사용시에 설치비와 안전관리비 등의 비용문제를 유발한다. In addition, As or P material is a toxic material, which causes cost problems such as installation costs and safety management costs during storage and use.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, PMOS 트랜지스터의 제조에 있어 질소를 이온주입하여 보론의 확산장벽으로 사용함으로써 소오스/드레인 사이의 누설전류를 억제하고 접합 캐패시턴스의 증가를 방지할 수 있는 방법을 제공함에 본 발명의 목적이 있다. Accordingly, the present invention solves the problems of the prior art as described above. In the manufacture of PMOS transistors, nitrogen is ion implanted to be used as a diffusion barrier of boron to suppress leakage current between the source and drain and to increase junction capacitance. It is an object of the present invention to provide a method that can prevent the.
본 발명의 상기 목적은 실리콘 기판에 소자분리막과 게이트 산화막을 형성하고 폴리실리콘을 적층하여 게이트 전극을 형성하는 단계; 상기 게이트 전극의 측면 하부영역에 LDD 영역과 펀치-쓰로우 방지막을 형성하는 단계; 및 상기 게이트 전극의 측벽에 스페이서를 형성하고 소오스/드레인 영역을 형성하고 열처리 하는 단계로 이루어진 반도체 소자의 트랜지스터 제조방법에 의해 달성된다.The object of the present invention is to form a gate electrode by forming a device isolation film and a gate oxide film on a silicon substrate and laminating polysilicon; Forming an LDD region and a punch-through prevention layer in the lower region of the side surface of the gate electrode; And forming a spacer on sidewalls of the gate electrode, forming a source / drain region, and performing a heat treatment.
또한 본 발명의 상기 목적은 실리콘 기판에 소자분리막을 형성한 후 N-웰을 형성하는 단계; 상기 N-웰의 소정깊이에 펀치-쓰로우 방지막을 형성하는 단계; 반도체 기판의 상부에 게이트 산화막을 형성하고 폴리실리콘을 적층하여 게이트 전극을 형성하는 단계; 상기 게이트 전극의 측면 하부영역에 LDD 영역을 형성하는 단계; 및 상기 게이트 전극의 측벽에 스페이서를 형성하고 소오스/드레인 영역을 형성하고 열처리 하는 단계로 이루어진 반도체 소자의 트랜지스터 제조방법에 의해 달성된다.In addition, the object of the present invention is to form an N-well after the device isolation film formed on a silicon substrate; Forming a punch-through prevention film at a predetermined depth of the N-well; Forming a gate electrode on the semiconductor substrate and stacking polysilicon to form a gate electrode; Forming an LDD region in a lower region of the side surface of the gate electrode; And forming a spacer on sidewalls of the gate electrode, forming a source / drain region, and performing a heat treatment.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
먼저, 도 2a는 PMOS 트랜지스터에서 질소를 이온주입한 모습을 보여주는 단면도이다. 실리콘 기판(11)에 LOCOS(local oxidation of silicon) 또는 STI(shallow trench isolation)의 소자분리막(12)을 형성하고 게이트 산화막(13)를 형성한다. 이후 폴리실리콘(14)을 증착하고 포토레지스트 패턴(미도시)을 형성하여 반응성 이온식각(reactive ion etching) 공정을 통해 게이트 전극을 형성한다. 이후 에칭에 의한 폴리실리콘의 손상을 회복시키기 위해 열산화를 실시한다. 이후 PMOS 트랜지스터를 형성하기 위한 포토레지스트 패턴(15)을 형성하고 보론을 이온주입하여 LDD(lightly doped drain) 영역(16)을 형성한다. First, FIG. 2A is a cross-sectional view illustrating the ion implantation of nitrogen in a PMOS transistor. A device isolation film 12 of LOCOS (local oxidation of silicon) or shallow trench isolation (STI) is formed on the silicon substrate 11, and a gate oxide film 13 is formed. Thereafter, polysilicon 14 is deposited and a photoresist pattern (not shown) is formed to form a gate electrode through a reactive ion etching process. Thereafter, thermal oxidation is performed to recover damage of polysilicon by etching. Thereafter, a photoresist pattern 15 for forming a PMOS transistor is formed and boron is implanted to form a lightly doped drain (LDD) region 16.
이때 상기 LDD 영역을 형성하기 이전 또는 이후에 소오스와 드레인의 접합 사이에 펀치-쓰로우 및 단채널 효과를 억제하기 위해 30 내지 60도의 각도로 질소를 이온주입하여 펀치-쓰로우 방지막(17)을 형성한다. 이온주입 에너지는 소오스/드레인이 형성되는 깊이에 따라 달라지는데, 바람직하게는 30 내지 60keV로 실시한다. 종래의 기술에서는 As 또는 P의 이온주입으로 인하여 이온주입으로 형성된 접합영역 그리고 소오스/드레인간에 접합 캐패시턴스가 유발되었지만 질소를 사용하게 되면 상술한 문제점이 일어나지 않는다. 그 이유는 질소는 As 또는 P과 동일한 5족 원소이나, 실리콘 내의 용해도가 5×1013atoms/cm3 정도로 작아서 소오스/드레인 사이의 접합 캐패시턴스에 거의 영향을 주지 않는다. 따라서 소자의 동작속도가 개선되는 효과를 가지게 된다.At this time, before or after forming the LDD region, nitrogen is ion-implanted at an angle of 30 to 60 degrees to suppress the punch-throw and short channel effects between the junction of the source and the drain to form the punch-throw prevention layer 17. Form. The ion implantation energy depends on the depth at which the source / drain is formed, preferably at 30 to 60 keV. In the related art, the junction capacitance formed by ion implantation and the source / drain junction capacitance are caused by the ion implantation of As or P, but the above-mentioned problem does not occur when nitrogen is used. The reason is that nitrogen is the same Group 5 element as As or P, but the solubility in silicon is as small as 5 x 10 13 atoms / cm 3 , which hardly affects the junction capacitance between the source and the drain. Therefore, the operation speed of the device is improved.
도시되지는 않았지만, 이후 게이트 측벽에 질화막 또는 TEOS(Tetraethylorthosilicate)를 증착하고 패터닝하여 스페이서(spacer)를 형성한다. 이후 상기 스페이서를 마스크로 하여 소오스/드레인 영역을 형성하기 위해 고농도의 보론을 이온주입한다. Although not shown, a nitride film or tetraethylorthosilicate (TEOS) is deposited on the sidewall of the gate and then patterned to form a spacer. Thereafter, a high concentration of boron is ion implanted to form a source / drain region using the spacer as a mask.
다음, 도 2b는 PMOS 트랜지스터에서 N-웰(well, 미도시) 형성시 질소이온을 주입하는 단계를 보여주는 단면도이다. 즉, 웰구조의 PMOS 트랜지스터를 형성하고자 할때 게이트를 형성하기 이전에 미리 질소이온을 주입하여 소정깊이의 영역에 펀치-쓰로우 방지막(18)을 형성하는 단계이다. 상기 단계는 게이트가 형성된 이후 질소이온을 주입하기 위해서는 게이트 전극을 피해 입사각도를 크게 하여 주입해야 하기 때문에 소정의 깊이까지 질소이온이 다다르지 못하는 것을 방지하기 위해 게이트가 형성되기 이전에 실시함을 특징으로 한다. Next, FIG. 2B is a cross-sectional view illustrating a step of implanting nitrogen ions when forming an N-well (not shown) in a PMOS transistor. In other words, when a well-structured PMOS transistor is to be formed, a punch-through prevention film 18 is formed in a region having a predetermined depth by injecting nitrogen ions in advance before forming a gate. The step is performed after the gate is formed before the gate is formed to prevent the nitrogen ion from reaching a predetermined depth because the incident angle must be injected to avoid the gate electrode in order to inject the nitrogen ion. It is done.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다. It will be apparent that changes and modifications incorporating features of the invention will be readily apparent to those skilled in the art by the invention described in detail. It is intended that the scope of such modifications of the invention be within the scope of those of ordinary skill in the art including the features of the invention, and such modifications are considered to be within the scope of the claims of the invention.
따라서, 본 발명의 반도체 소자의 트랜지스터 제조방법은 PMOS 트랜지스터의 제조에 있어 질소를 이온주입하여 보론의 확산장벽으로 사용함으로써 소오스/드레인 사이의 누설전류를 억제하고 접합 캐패시턴스의 증가를 방지할 수 있는 효과가 있다. Therefore, the transistor manufacturing method of the semiconductor device of the present invention has the effect of suppressing the leakage current between the source and the drain and increase the junction capacitance by implanting nitrogen into the boron diffusion barrier in the manufacture of PMOS transistor There is.
즉, 종래의 펀치-쓰로우 방지막으로서의 역할과 더불어 접합 캐패시턴스를 감소함으로써 소자의 RC 지연을 방지하여 동작 속도를 개선하는 효과가 있다.That is, by reducing the junction capacitance as well as a conventional punch-throw prevention film, there is an effect of preventing the RC delay of the device to improve the operating speed.
또한, 유독성 물질인 As 또는 P를 대체함으로써 비용을 절감할 수 있고 사용상의 위험을 줄일 수 있는 효과가 있다. In addition, by replacing the toxic substance As or P can reduce the cost and reduce the risk of use.
도 1a 내지 도 1b는 종래기술에 의한 펀치-쓰로우 방지막이 형성된 단면도.1A to 1B are sectional views in which a punch-through prevention film according to the prior art is formed.
도 2a는 본 발명에 의한 펀치-쓰로우 방지막이 형성된 단면도.2A is a cross-sectional view of the punch-through prevention film formed according to the present invention.
도 2b는 본 발명에 의한 N-웰(well) 영역에 펀치-쓰로우 방지막이 형성된 단면도. 2B is a cross-sectional view in which a punch-through prevention film is formed in an N-well region according to the present invention.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030101815A KR100818521B1 (en) | 2003-12-31 | 2003-12-31 | Method for fabricating transistor of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030101815A KR100818521B1 (en) | 2003-12-31 | 2003-12-31 | Method for fabricating transistor of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050069594A true KR20050069594A (en) | 2005-07-05 |
| KR100818521B1 KR100818521B1 (en) | 2008-03-31 |
Family
ID=37259976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030101815A KR100818521B1 (en) | 2003-12-31 | 2003-12-31 | Method for fabricating transistor of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100818521B1 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8013337B2 (en) | 2003-04-29 | 2011-09-06 | Samsung Mobile Display Co., Ltd. | Thin film transistor and display device using the same |
| US8530290B2 (en) | 2007-03-09 | 2013-09-10 | Samsung Display Co., Ltd. | Thin film transistor, method of fabricating the same, and organic light emitting diode display device including the same |
| CN112908854A (en) * | 2021-01-28 | 2021-06-04 | 上海华力集成电路制造有限公司 | Method for reducing punch-through effect and component variation of N-tube short-channel component |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0133965B1 (en) * | 1993-09-16 | 1998-04-20 | 기다오까 다까시 | Semiconductor device having mos transistor |
| KR20000043189A (en) * | 1998-12-28 | 2000-07-15 | 김영환 | Method for manufacturing semiconductor device |
| KR20000044883A (en) * | 1998-12-30 | 2000-07-15 | 김영환 | Method for forming ldd structure of semiconductor device |
-
2003
- 2003-12-31 KR KR1020030101815A patent/KR100818521B1/en not_active IP Right Cessation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8013337B2 (en) | 2003-04-29 | 2011-09-06 | Samsung Mobile Display Co., Ltd. | Thin film transistor and display device using the same |
| US8624298B2 (en) | 2003-04-29 | 2014-01-07 | Samsung Display Co., Ltd. | Display device including thin film transistor |
| US8652885B2 (en) | 2003-04-29 | 2014-02-18 | Samsung Display Co., Ltd. | Method of fabricating thin film transistor |
| US8530290B2 (en) | 2007-03-09 | 2013-09-10 | Samsung Display Co., Ltd. | Thin film transistor, method of fabricating the same, and organic light emitting diode display device including the same |
| US8569764B2 (en) | 2007-03-09 | 2013-10-29 | Samsung Display Co., Ltd. | Thin film transistor, method of fabricating the same, and organic light emitting diode display device including the same |
| CN112908854A (en) * | 2021-01-28 | 2021-06-04 | 上海华力集成电路制造有限公司 | Method for reducing punch-through effect and component variation of N-tube short-channel component |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100818521B1 (en) | 2008-03-31 |
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| N231 | Notification of change of applicant | ||
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| E701 | Decision to grant or registration of patent right | ||
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