KR20050066592A - 비정질 실리콘층의 결정화 방법 - Google Patents
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- 229910021417 amorphous silicon Inorganic materials 0.000 title claims abstract description 89
- 238000000034 method Methods 0.000 title claims abstract description 52
- 238000002425 crystallisation Methods 0.000 title claims abstract description 48
- 230000008025 crystallization Effects 0.000 title claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 57
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 45
- 229920005591 polysilicon Polymers 0.000 claims abstract description 44
- 230000008569 process Effects 0.000 claims abstract description 31
- 229910004298 SiO 2 Inorganic materials 0.000 claims abstract description 17
- 238000007711 solidification Methods 0.000 claims abstract description 7
- 230000008023 solidification Effects 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 199
- 238000000151 deposition Methods 0.000 claims description 16
- 239000004973 liquid crystal related substance Substances 0.000 claims description 15
- 230000008018 melting Effects 0.000 claims description 13
- 238000002844 melting Methods 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 13
- 239000011810 insulating material Substances 0.000 claims description 12
- 230000001678 irradiating effect Effects 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- 239000011229 interlayer Substances 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 239000011241 protective layer Substances 0.000 claims description 6
- 238000002161 passivation Methods 0.000 claims description 4
- 238000005224 laser annealing Methods 0.000 claims description 3
- 229910004205 SiNX Inorganic materials 0.000 claims 2
- MSVOWLCCSIJLAG-UHFFFAOYSA-N [Si]=O.[Si]=O Chemical compound [Si]=O.[Si]=O MSVOWLCCSIJLAG-UHFFFAOYSA-N 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 34
- 229910052710 silicon Inorganic materials 0.000 abstract description 34
- 239000010703 silicon Substances 0.000 abstract description 34
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 17
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 17
- 230000008859 change Effects 0.000 abstract description 5
- 239000011800 void material Substances 0.000 abstract description 5
- 230000007547 defect Effects 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 57
- 239000010409 thin film Substances 0.000 description 12
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 8
- 239000013078 crystal Substances 0.000 description 6
- 239000007788 liquid Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 239000007787 solid Substances 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 239000012071 phase Substances 0.000 description 3
- 239000003513 alkali Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000007791 liquid phase Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- ZPUCINDJVBIVPJ-LJISPDSOSA-N cocaine Chemical compound O([C@H]1C[C@@H]2CC[C@@H](N2C)[C@H]1C(=O)OC)C(=O)C1=CC=CC=C1 ZPUCINDJVBIVPJ-LJISPDSOSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910001414 potassium ion Inorganic materials 0.000 description 1
- 239000011734 sodium Substances 0.000 description 1
- 229910001415 sodium ion Inorganic materials 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
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-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
- H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
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- Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 레이저를 이용하여 비정질 실리콘층을 폴리 실리콘층을 결정화하는 방법에 관한 것이다.
종래는 기판상에 폴리실리콘층을 형성 시, 비정질 실리콘층에 직접 레이저를 조하거나, 산화실리콘(SiO2)으로 단일 캐핑막을 형성한 후, 레이저를 조사하여 상기 비정질 실리콘층을 결정화하여 폴리실리콘층을 형성하였다. 그러나, 레이저가 상기 비정질 실리콘층에 조사되면, 상기 비정질 실리콘층이 용융되는데 이때, 상기 실리콘이 용용되었다가 응고시 부피 변화에 의한 스트레스가 상부의 산화실리콘의 캐핑막 내부의 크렉 또는 핀홀 등의 결함이 있는 곳으로 집중됨으로써 결정화된 폴리실리콘층 내에 빈공간 즉, 보이드(void)을 형성하고, 상기 캐핑막 위로 용출되어 실리콘 벌지를 발생시키는 문제가 있다.
본 발명은 비정질 실리콘층 위에 경도 및 격자 간격을 달리하는 다중의 캐핑막을 형성한 후, 레이저를 이용한 결정화 공정을 진행함으로써, 상기 다중 캐핑막 형성에 의해 연결핀홀 발생을 억제함으로써 보이드(void) 및 실리콘 벌지(silicon bulge)의 발생을 방지할 수 있는 결정화 방법을 제공한다.
Description
본 발명은 액정표시장치용 어레이 기판에서의 폴리실리콘층을 형성하는 결정화 방법에 관한 것이다.
최근 정보화 사회로 시대가 급발전함에 따라 박형화, 경량화, 저 소비전력화 등의 우수한 특성을 가지는 평판 표시장치(flat panel display)의 필요성이 대두되었는데, 그 중 색 재현성 등이 우수한 액정 표시 장치(liquid crystal display)가 활발하게 개발되고 있다.
일반적으로 액정표시장치는 전계 생성 전극이 각각 형성되어 있는 두 기판을 두 전극이 형성되어 있는 면이 마주 대하도록 배치하고 두 기판 사이에 액정 물질을 삽입한 다음, 두 전극에 전압을 인가하여 생성되는 전기장에 의해 액정 분자를 움직임으로써 액정 분자의 움직임에 따라 달라지는 빛의 투과율에 의해 화상을 표현하는 장치이다.
액정표시장치의 하부 기판은 스위칭 소자인 박막 트랜지스터를 포함하는데, 박막 트랜지스터에 사용되는 액티브층은 비정질 실리콘(amorphous silicon ; a-Si)이 주류를 이루고 있다. 이는 비정질 실리콘이 저온에서 저가의 유리 기판과 같은 대형 기판 상에 형성하는 것이 가능하기 때문이다.
그런데, 이러한 비정질 실리콘을 이용한 박막 트랜지스터를 구동하기 위해서는 구동회로가 필요하다. 구동회로는 다수의 CMOS(complementary metal oxide semiconductor) 소자를 포함하는데, 이러한 CMOS 소자를 형성하기 위해서는 단결정 실리콘(single crystal silicon)이 이용된다.
따라서, 액정 표시 장치는 비정질 실리콘으로 제작된 박막 트랜지스터 어레이 기판에 단결정 실리콘으로 제작된 고밀도 집적 회로(large scale integration)를 TAB(tape automated bonding) 등의 방법으로 연결하여 구동한다. 그러나, 구동 회로의 가격이 매우 높기 때문에 이와 같은 액정표시장치는 가격이 높은 단점이 있다.
근래에 들어 폴리 실리콘(poly-Si)을 이용한 박막 트랜지스터를 채용하는 액정 표시 장치가 널리 연구 및 개발되고 있다. 폴리 실리콘을 이용한 액정표시장치에서는 박막 트랜지스터와 구동 회로를 동일 기판 상에 형성할 수 있으며, 박막 트랜지스터와 구동 회로를 연결하는 과정이 불필요하므로 공정이 간단해진다. 또한, 폴리 실리콘은 비정질 실리콘에 비해 전계효과 이동도가 100 내지 200 배정도 더 크므로 응답 속도가 빠르고, 온도와 빛에 대한 안정성도 우수한 장점이 있다.
이러한 폴리 실리콘은 직접 증착(as-deposition)하거나, 플라즈마 화학 기상 증착법(Plasma Enhanced Chemical Vapor Deposition ; PECVD) 또는 저압 화학 기상 증착법(Low Pressure Chemical Vapor Deposition ; LPCVD)으로 비정질 실리콘을 증착한 후 이를 결정화함으로써 형성할 수 있다.
비정질 실리콘을 이용하여 폴리 실리콘을 형성하는 방법으로는 고상 결정화(SPC : solid phase crystallization) 방법, 금속유도 결정화(metal induced crystallization : MIC) 방법, 그리고 레이저 열처리(laser annealing) 방법, 순차측면고상법(sequential lateral solidification : 이하 SLS 방법이라고 함) 등이 있다.
이중에서 최근 널리 이용되는 SLS 결정화 방법은 실리콘의 그레인이 실리콘 액상영역과 실리콘 고상영역의 경계면에서 그 경계면에 대하여 수직 방향으로 성장한다는 사실을 이용한 것으로, 레이저 에너지의 크기와 레이저빔의 조사 범위를 적절하게 이동하여 그레인을 소정의 길이만큼 측면 성장시킴으로써, 실리콘 그레인의 크기를 향상시킬 수 있는 비정질 실리콘 박막의 결정화 방법 상기 SLS 방법은 기판 상에 실리콘 그레인의 크기가 큰 폴리 실리콘 박막을 형성할 수 있다.
이러한 SLS 결정화 방법에 대하여 간단히 첨부한 도면을 참조하여 설명한다.
도 1a 내지 도 1c에는 SLS 방법에 의해 비정질 실리콘막을 결정화하는 과정을 도시하였다.
우선, 상기 SLS 결정화 과정을 진행하기 전에 투명한 기판 상에 산화실리콘(SiO2)을 전면 증착하여 버퍼층을 형성한다. 이후, 비정질 실리콘(a-Si)을 상기 버퍼층 위에 전면 증착하여 비정질 실리콘층을 형성한다.
다음, 도 1a에 도시한 바와 같이 비정질 실리콘층(1)의 A 영역에 레이저빔을 1차 조사하여 결정을 성장시킨다. 실리콘은 액상영역과 고상영역의 경계면에서부터 측면 성장을 하므로, 레이저빔이 조사된 영역(A)의 양끝에서부터 그레인(3)이 성장되어 결정이 만나는 부분(Ia선)에서 성장을 멈춘다.
이어, 도 1b에 도시한 바와 같이 비정질 실리콘층(1)의 B 영역에 레이저빔을 2차 조사하여 결정을 성장시킨다. 이때, B 영역은 레이저빔이 1차 조사된 영역(도 1a의 A 영역)의 일부를 포함하는데, 레이저빔이 조사된 B 영역의 경계에서부터 결정이 성장되므로, A 영역과 B 영역이 일부 중첩되는 영역(AB 영역)에서는 레이저빔의 1차 조사 시 생성된 그레인(도 1a의 3)이 결정화 핵으로 작용하여 성장이 이루어진다. 이러한 결정 성장은 Ib선에서 멈추게 되며, 도시한 바와 같이 2차 레이저빔 조사 후에는 더욱 큰 그레인(5)이 생성된다.
다음, 도 1c에 도시한 바와 같이 비정질 실리콘층(1)의 C 영역에 레이저빔을 3차 조사하여 결정을 성장시키는데, 이때의 C 영역은 레이저빔이 2차 조사된 B 영역의 일부를 포함한다. 따라서, C 영역 중 B 영역과 일부 중첩되는 영역(BC 영역)에 형성되는 그레인은 레이저빔의 2차 조사 시 생성된 그레인(도 1b의 5)이 결정화 핵으로 작용하여 더욱 큰 그레인(7)이 성장된다.
이와 같은 방법으로 레이저빔 조사를 반복하여 비정질 실리콘이 형성된 박막 전체를 주사(scanning)함으로써, 그레인의 크기가 큰 폴리 실리콘을 제작할 수 있다.
그러나, SLS 결정화 공정에서도 측면성장 영역간에 의도하지 않은 작은 그레인 영역이 형성되므로, 보다 많은 샷을 사용하게 되는데, 이럴 경우에 그레인 경계영역의 교차지점인 "Ia, Ib..." 영역에서 도 2 에 도시한 바와 같이, 뾰족한 융기(8)가 발생하기 쉬워, 폴리 실리콘의 표면이 거칠어지게 되는 문제가 발생한다.
따라서, 최근에 전술한 SLS 결정화법에 의한 결정화공정에 있어서, 상기 융기 발생을 억제하고자 상기 비정질 실리콘층 위로 무기절연물질층을 형성한 후, 레이저를 조사하여 결정화하는 방법이 이용되고 있다.
도 3a 내지 도 3c는 단일 캐핑막(capping layer)형성 후 SLS 결정화 공정 진행 경과에 따른 변화를 도시한 것이다.
우선, 도 3a에 도시한 바와 같이, 기판(50) 상에 버퍼층(53)을 형성하고, 상기 버퍼층(53) 위에 비정질 실리콘을 증착하여 비정질 실리콘층(57)을 형성한다. 이후, 상기 비정질 실리콘층(57) 위로 무기절연물질인 산화실리콘(SiO2)을 PECVD(Plasma Enhanced Chemical Vapor Deposition)장치를 이용하여 증착함으로써 캐핑막(60)을 형성한다.
통상적으로 무기절연물질은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 장치를 통해 증착이 이루어지는데, 도 3b에 도시한 바와 같이, 상기 PECVD공정에 의해 증착된 산화실리콘(SiO2)의 캐핑막(60)에는 미세한 크렉(crack)이나 핀홀(pinhole, 63)이 존재하게 된다.
다음, 도 3c에 도시한 바와 같이, 산화실리콘(SiO2)의 캐핑막(60)이 형성된 기판(50) 상에 전술한대로 레이저를 이용하여 SLS 결정화 공정을 진행하게 되면, 비정질 실리콘과 산화실리콘(SiO2)과는 레이저 파장에 따른 에너지 흡수율이 다르므로 상기 레이저 조사에 의한 에너지를 상기 비정질 실리콘층(도 3b의 57)이 흡수하여 용융되어 액체상태로 상변이 한다.
일반적으로 실리콘이 액상에서 고상으로 상변이 할 때, 약 10%의 부피팽창이 발생하는데 이러한 부피 팽창에 의해 상부의 캐핑막(60)에 압력이 가해져 스트레스가 걸리게 된다. 이때, 상기 캐핑막(60) 내부의 크랙(미도시)이나 핀홀(63)에 상기 부피 팽창에 대한 스트레스가 집중됨으로써 상기 핀홀(63)이나 크렉(미도시)을 통해 상기 산화실리콘(SiO2)의 캐핑막(60) 위로 액체상태의 실리콘이 용출되어 볼록한 구모양의 실리콘 벌지(bulge, 67)를 형성하며, 비정질 실리콘층(57)에 있어서는 용융되었다가 다시 고체상태로 상변이하면 결정화되어 폴리실리콘층(58)을 형성하는데, 상기 크렉(미도시)이나 핀홀(63)을 통해 액체상태의 실리콘이 용출된 부분 주위로 빈공간 즉, 보이드(void, 69)를 형성하게 된다.
도 4 및 도 5는 종래의 단일 캐핑막을 비정질 실리콘층 위에 형성한 후, 레이저를 이용한 결정화 공정을 진행한 기판의 표면 사진이다.
전술한 바와 같이, 산화실리콘(SiO2)으로 단일 캐핑막을 형성하여 SLS 결정화 공정을 진행하면, 상기 실리콘의 상변이 시 부피 변화에 의한 스트레스가 상부의 산화실리콘의 캐핑막 내부의 크렉 또는 핀홀 등의 결함이 있는 곳으로 집중되어 사진에서 보인대로 결정화된 폴리실리콘층 내에 빈공간을 형성하고, 캐핑막 위로 용출되어 실리콘 벌지를 발생시키는 문제가 있다.
또한, 상기 보이드가 발생한 폴리실리콘층을 이용하여 CMOS소자 또는 스위칭 소자를 형성할 경우 특성 저하로 인해 소자 작동에 신뢰성을 저하시키며, 이로 인한 액정표시장치의 불량 증가 및 품질저하를 유발시키는 문제가 발생한다.
본 발명은 상기한 종래의 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 레이저를 이용한 SLS결정화시 그레인 경계부분의 융기 발생을 억제하고, 폴리실리콘층 내부에 보이드 및 캐핑막 상부에 실리콘 벌지(silicon bulge)를 발생시키지 않는 결정화 방법을 제공하는 것이다.
상기한 목적을 달성하기 위해 본 발명에 의한 결정화 방법은 기판 상에 비정질 실리콘층을 형성하는 단계와; 상기 비정질 실리콘층 위로 제 1, 2 캐핑막을 순차적으로 형성하는 단계와; 상기 제 1, 2 캐핑막이 형성된 기판에 레이저를 조사하여 상기 비정질 실리콘층을 폴리 실리콘층으로 결정화하는 것을 포함한다.
이때, 상기 제 2 캐핑막은 제 1 캐핑막 대비 경도(stiffness)가 더 높은 것이 특징이며, 또한, 상기 제 2 캐핑막은 제 1 캐핑막 대비 더 세밀한 격자(lattice) 구조를 갖는 것이 특징이다.
또한, 상기 제 1 캐핑막은 산화실리콘(SiO2)을 증착하여 형성한 산화실리콘막(SiO2 layer)인 것이 바람직하며, 상기 제 2 캐핑막은 질화실리콘(SiNx)을 증착하여 형성한 질화실리콘막(SiNx layer)인 것이 바람직하다.
또한, 상기 레이저를 이용한 결정화는 상기 비정질 실리콘층을 완전용융(compleate melting)시켜 결정화하는 순차측면고상법(sequential lateral solidification, SLS)에 의해 진행되는 것이 특징이다.
또한, 상기 레이저를 이용한 결정화는 상기 비정질 실리콘층을 거의 용융시켜 비정질 실리콘의 시드(seed)를 계면에 남겨 상기 시드(seed)를 이용하여 그레인(grain)을 형성시킴으로써 폴리 실리콘층을 형성하는 엑시머 레이저 어닐닝법에 의해 진행되는 것이 특징이다.
또한, 상기 비정질 실리콘층 형성 이전에 상기 기판 상에 무기절연물질을 증착하여 버퍼층을 형성하는 단계를 더욱 포함한다.
본 발명에 의한 결정화 방법에 따른 어레이 기판의 제조 방법은 기판 상에 비정질 실리콘층을 형성하는 단계와; 상기 비정질 실리콘층 위로 제 1, 2 캐핑막을 순차적으로 형성하는 단계와; 상기 제 1, 2 캐핑막이 형성된 기판에 레이저를 조사하여 상기 비정질 실리콘층을 폴리 실리콘층으로 결정화하는 단계와; 상기 제 1, 2 캐핑막 위로 게이트 전극을 형성하는 단계와; 상기 게이트 전극이 형성된 기판에 도핑공정을 실시하여 상기 폴리실리콘층을 액티브층과 오믹콘택층의 반도체층으로 형성하는 단계와; 상기 게이트 전극 위로 상기 반도체층 일부를 노출시키는 층간 절연막을 형성하는 단계와; 상기 층간절연막 위로 상기 반도체층과 각각 접촉하는 소스 및 드레인 전극을 형성하는 단계와; 상기 소스 및 드레인 전극 위로 상기 드레인 전극 일부를 노출시키는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함한다.
본 발명에 의한 결정화 방법에 따른 또 다른 어레이 기판의 제조 방법은 기판 상에 비정질 실리콘층을 형성하는 단계와; 상기 비정질 실리콘층 위로 제 1, 2 캐핑막을 순차적으로 형성하는 단계와; 상기 제 1, 2 캐핑막이 형성된 기판에 레이저를 조사하여 상기 비정질 실리콘층을 폴리 실리콘층으로 결정화하는 단계와; 상기 제 1, 2 캐핑막을 제거하여 폴리실리콘층을 노출시키는 단계와; 상기 노출된 폴리실리콘 위로 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 게이트 전극을 형성하는 단계와; 상기 게이트 전극이 형성된 기판에 도핑공정을 실시하여 상기 폴리실리콘층을 액티브층과 오믹콘택층의 반도체층으로 형성하는 단계와; 상기 게이트 전극 위로 상기 반도체층 일부를 노출시키는 층간 절연막을 형성하는 단계와; 상기 층간절연막 위로 상기 반도체층과 각각 접촉하는 소스 및 드레인 전극을 형성하는 단계와; 상기 소스 및 드레인 전극 위로 상기 드레인 전극 일부를 노출시키는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계 를 포함한다.
이하, 도면을 참조하여 본 발명에 따른 결정화 방법에 대하여 상세히 설명한다.
도 6a 내지 도 6c는 본 발명에 의한 SLS결정화 공정 단면도이다.
우선, 도 6a에 도시한 바와 같이, 기판(101) 상에 무기절연물질을 증착하여 버퍼층(103)을 형성한다. 상기 버퍼층(103)은 비정질 실리콘층을 폴리 실리콘층으로 결정화할 경우, 레이저 조사 등으로 발생하는 열에 의해 기판(101) 내부에 존재하는 알칼리 이온, 예를 들면 칼륨 이온(K+), 나트륨 이온(Na+) 등이 발생하는데, 이러한 알칼리 이온의 영향으로 결정화된 폴리 실리콘층의 막질 특성이 저하되는 것을 방지하기 위해 형성하는 것이다.
다음, 도 6b에 도시한 바와 같이, 상기 버퍼층(103) 위로 비정질 실리콘을 증착하여 비정질 실리콘층(110)을 형성한다.
다음, 도 6c에 도시한 바와 같이, 상기 실리콘층 위로 무기절연물질을 PECVD 장치를 이용하여 증착하여 제 1 캐핑막(115)을 형성한다. 이후, 상기 제 1 캐핑막(115) 위로 연속하여 무기절연물질을 PECVD 장치를 이용하여 증착함으로써 제 1 캐핑막(120)을 형성한다.
이때, 상기 비정질 실리콘층(110) 상부에 형성되는 제 1, 2 캐핑막에 있어서, 상기 제 1 캐핑막(120)은 상기 제 1 캐핑막(120)과 비교하여 굳기 또는 단단함(stiffness)이 강한 물질로 형성되는 것이 바람직하며, 더욱이 내부 분자구조적으로 격자(lattice)간격이 더 세밀한 물질로 형성되는 것이 바람직하다.
통상적으로 액정표시장치의 어레이 기판 제조 시 주로 이용하는 무기절연물질은 산화실리콘(SiO2)과 질화실리콘(SiNx)이므로 상기 두 물질을 비교하면, 질화실리콘(SiNx)막이 산화실리콘막보다 굳기 또는 단단함이 더 강하며, 그 내부적으로 격자 사이 간격이 더욱 세밀하다. 따라서, 제 1 캐핑막(115)은 산화실리콘(SiO2)을 증착한 산화실리콘(SiO2)막으로, 제 1 캐핑막(120)은 질화실리콘(SiNx)을 증착한 질화실리콘(SiNx)막으로 형성하는 것이 바람직하다.
전술한 바와 같이, 결정화 공정 진행시 캐핑막(115, 120)을 산화실리콘(SiO2)막과 질화실리콘(SiNx)막의 이중으로 구성할 경우, 용융된 실리콘이 응고할 때 발생하는 부피팽창에 의한 스트레스를 서도 다른 경도(굳기)를 갖는 상기 제 1, 2 캐핑막(115, 120)이 완화시켜 그레인 경계의 융기를 낮출 수 있다. 특히, 연한 경도를 갖는 산화실리콘(SiO2)막을 비정질 실리콘과 접촉하는 제 1 캐핑막(115)으로, 높은 경도를 갖는 질화실리콘(SiNx)막을 제 1 캐핑막(120)으로 형성함으로써 용융된 실리콘의 응고 시 발생하는 스트레스를 더욱 완화시키는 효과를 갖는다.
또한, 이중의 캐핑막(115, 120)을 형성함으로써 PECVD 층착에 의한 무기절연막 형성 시 발생하는 연결핀홀의 발생을 억제함으로써 캐핑막(115, 120) 위로 용융된 실리콘에 의한 실리콘 벌지(silicon bulge) 형성을 방지할 수 있다. 상기 연결핀홀이란 PECDV 증착 특성상 기체분자가 플라즈마 반응에 의해 표면에 특정성분의 기체분자 하나하나가 규칙적으로 증착되어 일정한 두께의 무기막을 형성하는데, 중간에 규칙성이 깨어져 하나의 기체분자가 채워야 할 자리에 빈 공간을 형성하고, 상기 빈 공간이 그 상부에서도 다른 기체분자가 채워지지 않고 상부면까지 계속 빈 공간 상태를 유지하려고 하는데, 이렇게 빈 공간이 상부면까지 연결된 것을 연결핀홀이라 하고, 상기 빈 공간 하나를 핀홀이라 한다.
증착 특성상 동일한 물질을 증착하는데 있어서, 하나의 핀홀이 발생하면 상기 핀홀은 대부분이 연결핀홀을 형성하게 된다. 이러한 연결핀홀은 용융된 실리콘이 응고되며 결정화 시 부피팽창에 따른 스트레스의 집중으로 상기 연결핀홀을 통해 상부에 실리콘 벌지를 형성하게 되고, 더욱 심한 스트레스를 받으면 크렉을 발생시켜 상기 캐핑막을 파괴시키기도 한다.
하지만, 본 발명에 있어서는 제 1 캐핑막(115) 위에 상기 제 1 캐핑막(115)보다 경도가 높고, 그 분자구조가 세밀한 제 2 캐핑막(120)을 형성함으로써 상기 연결핀홀의 발생을 방지한다. PECVD 증착 특성에 의해 동일한 물질을 증착하여 일정두께의 막을 형성하면 연결핀홀(117, 121)이 발생하게 되는데, 상기 연결핀홀(117, 121)이 발생한 제 1 캐핑막(115) 위에 상기 제 1 캐핑막(115)보다 세밀한 구조를 갖는 물질을 증착하게 되면, 세밀한 격자구조를 갖고 있으므로 상기 제 1 캐핑막(115) 상의 연결핀홀(117)을 채우며 새로운 층을 형성하게 된다. 이때, 새롭게 형성된 제 2 캐핑막(120) 자체에도 연결핀홀(121)이 발생할 수 있지만 하부의 제 1 캐핑막(115)의 연결핀홀(117)과 연결되는 제 2 캐핑막 상의 연결핀홀은 거의 발생하지 않게 된다. 따라서, 제 1 캐핑막(115)과 제 2 캐핑막(120)을 관통하여 연결된 연결핀홀이 발생하지 않으므로 실리콘 벌지(silicon bulge) 발생을 억제할 수 있다.
다음, 도 6d에 도시한 바와 같이, 비정질 실리콘층(110) 위로 이중의 제 1, 2 캐핑막(115, 120)이 형성된 기판(101)에 레이저빔을 조사하여 결정화 공정을 진행한다. 이때, 종래에서 서술한 상기 비정질 실리콘을 완전히 용융시켜 진행하는 즉, 레이저 에너지 밀도에 따른 실리콘의 완전용융(complete melting)을 이용하는 SLS결정화 공정에 한정되지 않고, 비정질 실리콘이 계면에서 시드(seed)형태로 남아있게 되는 근접완전용융(near complete melting)을 이용한 ELA(Excimer Laser Annealing)에 의한 결정화 공정에도 적용할 수 있다.
상기 비정질 실리콘층(110) 위로 이중의 캐핑막(115, 120)이 구비되어 있으므로 결정화 공정을 진행 시 그레인 경계에서 융기 발생이 상기 캐핑막(115, 120)에 의해 저지되고, 경도(stiffness)가 다른 제 1, 2 캐핑막(115, 120)에 의해 액체에서 고체로 응고 시 핀홀 등에 집중되는 스트레스를 완화함으로써 종래의 단일 캐핑막 파괴에 의한 크렉 및 실리콘 벌지(silicon bulge) 형성을 방지하게 된다.
SLS결정화 방법에 대해서는 종래의 도 1a 내지 1c를 참조하여 설명하였으므로 간단히 ELA결정화법에 대해 간단히 설명한다.
우선, 레이저의 에너지 밀도에 따른 영역에 대해 설명한다. 비정질 실리콘층에 조사되는 레이저의 에너지의 밀도를 높이면 비정질 실리콘층은 표면으로부터 더 깊은 곳까지 용융되는데, 에너지 밀도가 증가할수록 용융되는 양이 많아지며, 소정의 임계 에너지 밀도 이상에서는 비정질 실리콘막이 완전히 용융되어 버린다. 이때, 비정질 실리콘막이 완전히 용융되었다가 재결정화시 그레인의 크기가 매우 작게 형성되는 임계 에너지 밀도 이상의 영역을 완전 용융 영역(complete melting area : CM)이라 하고, 비정질 실리콘막이 기판과의 계면까지 거의 용융되어 대략 1000Å내지 6000Å정도 크기의 그레인이 형성되는 에너지 밀도 영역을 완전 용융 근접 영역(near complete melting area : NCM)이라 한다. 또한, 레이저 에너지 밀도가 낮아 비정질 실리콘층 중 상층 일부만 용융되는 영역을 부분 용융 영역(partial melting area : PM)이라 한다.
ELA에 의한 결정화는 완전용융 근접영역을 형성하는 에너지 밀도를 갖는 레이저를 상기 비정질 실리콘에 조사함으로써 진행된다.
도 7a 내지 도 7b는 완전 용융 근접 영역에서 기판 상의 비정질 실리콘층에 엑시머 레이저 조사 시 상기 실리콘이 결정화되는 단계를 나타낸 도면이다.
도시한 바와 같이, 비정질 실리콘층(161) 위로 제 1, 2 캐핑막(170, 175)이 형성된 기판(151)에 완전 용융 근접 영역(NCM)에 해당하는 에너지 밀도를 갖는 레이저빔으로 조사한다. 이때, 상기 레이저빔이 조사된 기판(151)상의 비정질 실리콘층(160) 있어서는 상기 비정질 실리콘층(160)이 버퍼층(155)과의 계면(157)까지 거의 용융되지만, 그 계면(157) 일부에 용융되지 않는 비정질 실리콘(162)이 존재하게 된다. 이 경우, 상기 계면(157)에서 용융되지 않은 소량의 비정질 실리콘(162)을 시드(seed)로 하여 상부의 용융된 실리콘쪽으로 그레인(163)의 성장이 일어나기 때문에 그레인(163)의 크기가 크게 성장하여 비교적 큰 그레인을 갖는 폴리 실리콘층(161)을 형성하게 된다.
이때, 종래에서는 상기 그레인이 만나는 곳에서 융기가 발생하거나 상부의 단일 캐핑막을 뚫고 올라와 실리콘 벌브 등을 형성하였지만, 본 발명에 있어서는 이중 캐핑막을 형성하여 액체상태에서 고체상태로 상변이시 부피 변화로 인한 스트레스를 완화하였으므로 융기 및 실리콘 벌브가 없는 우수한 막질의 폴리 실리콘층을 형성할 수 있다.
전술한 바와 같이 제작된 결정화된 폴리 실리콘층이 형성된 기판에 통상적인 어레이 기판의 제조 방법에 따라 어레이 기판을 제조함으로써 박막 트랜지스터의 특성이 우수한 품질의 어레이 기판을 제조할 수 있다.
이때, 상기 제 1, 2 캐핑막은 드라이 에칭을 통해 제거하고 그 위에 다시 무기절연막을 형성한 후, 게이트 전극을 형성하거나, 또는 상기 제 1, 2 캐핑막 자체를 게이트 절연막으로 이용하여 상기 제 1 캐핑막 상부에 금속물질을 증착하고 패터닝하여 게이트 전극을 형성하고, 이후 통상적인 어레이 기판 제조 방법에 의해 어레이 기판을 제조할 수 있다.
상기 제 1, 2 캐핑막을 게이트 절연막으로 이용하기 위해서는 상기 제 1, 2 캐핑막 형성 전에 상기 비정질 실리콘층을 소자 형성 영역에만 형성되도록 패터닝 한 후, 상기 패터닝된 비정질 실리콘층 위로 제 1, 2 캐핑막을 형성한 후, 결정화 공정을 진행하여 폴리실리콘층을 형성한 후, 상기 제 1 캐핑막 위로 게이트 전극을 형성한다.
간단히 어레이 기판의 제조 방법에 대해 도면없이 설명한다.
먼저, 패터닝된 비정질 실리콘층 위로 제 1, 2 캐핑막을 형성한 기판에 레이저를 이용한 결정화 공정을 진행하여 상기 비정질 실리콘층을 폴리실리콘층으로 결정화한다. 이후, 상기 제 2 캐핑막 위로 금속물질을 층착하고, 패터닝하여 게이트 전극을 형성한 후, 상기 게이트 전극이 형성된 기판의 상기 폴리 실리콘층을 도핑 처리하여 게이트 전극 하부의 폴리 실리콘층은 도핑되지 않은 액티브층을 상기 액티브층 양옆의 도핑된 폴리 실리콘층은 오믹콘택층을 형성한다. 이때, 상기 도핑이 n+인 경우, 상기 액티브층과 오믹콘택층 사이에 저농도의 n-도핑을 더욱 실시하여 LDD(Lightly dopped drain)층 형성하는 것이 바람직하다.
다음, 상기 도핑 처리된 기판의 게이트 전극과 노출된 제 2 캐핑막 위로 무기절연물질을 증착하여 오믹콘택층 일부를 노출시키는 층간절연막(55)을 형성한다.
다음, 상기 오믹콘택층을 노출시키는 층간절연막 위로 상기 오믹콘택층과 접촉하는 소스 전극과 드레인 전극을 형성하고, 상기 소스 및 드레인 전극 위로 무기절연물질 또는 유기절연물질을 증착 또는 도포하여 상기 드레인 전극 일부를 노출시키는 보호층을 형성한다.
다음, 상기 보호층 위로 상기 노출된 드레인 전극과 접촉하는 화소전극을 형성함으로써 어레이 기판을 완성한다.
본 발명의 실시예에 따라 비정질 실리콘층 위에 경도 및 격자 간격을 달리하는 다중의 캐핑막을 형성한 후, 레이저를 이용한 결정화 공정을 진행하면, 상기 비정질 실리콘이 용융되었다가 응고 시 그레인의 경계에서의 융기에 의한 뾰족한 돌리 형성을 억제하며, 상기 다중 캐핑막 형성에 의해 연결핀홀 발생을 억제함으로써 단일 캐핑막 형성 시 발생하는 보이드(void) 및 실리콘 벌지(silicon bulge)의 발생을 방지하는 효과가 있다.
따라서, 우수한 막질 특성을 갖는 폴리실리콘층을 형성할 수 있으며, 이를 이용한 박막 트랜지스터 등의 소자 특성을 향상 시키는 효과가 있다.
도 1a 내지 1c는 SLS 방법에 의해 비정질 실리콘막을 결정화하는 과정을 도시한 도면.
도 2는 전술한 SLS 방법에 의해 결정화시 발생하는 융기를 도시한 도면.
도 3a 내지 도 3c는 단일 캐핑막(capping layer)형성 후, SLS 결정화 공정 진행시 시간 경과에 따른 변화를 도시한 도면.
도 4 및 도 5는 종래의 단일 캐핑막을 비정질 실리콘층 위에 형성한 후, 레이저를 이용한 결정화 공정을 진행한 기판의 표면 사진
도 6a 내지 도 6c는 본 발명에 의한 SLS결정화 공정에 따른 공정 단면도.
도 7a 내지 도 7c는 본 발명에 의한 ELA법에 의한 결정화 공정을 단계별로 도시한 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
101 : 기판 103 : 버퍼층
112 : 폴리실리콘층 115 : 제 1 캐핑막
117, 121 : 연결핀홀 120 : 제 2 캐핑막
Claims (10)
- 기판 상에 비정질 실리콘층을 형성하는 단계와;상기 비정질 실리콘층 위로 제 1, 2 캐핑막을 순차적으로 형성하는 단계와;상기 제 1, 2 캐핑막이 형성된 기판에 레이저를 조사하여 상기 비정질 실리콘층을 폴리 실리콘층으로 결정화하는 결정화 방법.
- 제 1 항에 있어서,상기 제 2 캐핑막은 제 1 캐핑막 대비 경도(stiffness)가 더 높은 것이 특징인 결정화 방법.
- 제 1 항에 있어서,상기 제 2 캐핑막은 제 1 캐핑막 대비 더 세밀한 격자(lattice) 구조를 갖는 것이 특징인 결정화 방법.
- 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,상기 제 1 캐핑막은 산화실리콘(SiO2)을 증착하여 형성한 산화실리콘막(SiO2 layer)인 결정화 방법.
- 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,상기 제 2 캐핑막은 질화실리콘(SiNx)을 증착하여 형성한 질화실리콘막(SiNx layer)인 결정화 방법.
- 제 1 항에 있어서,상기 레이저를 이용한 결정화는 상기 비정질 실리콘층을 완전용융(compleate melting)시켜 결정화하는 순차측면고상법(sequential lateral solidification, SLS)에 의해 진행되는 것이 특징인 결정화 방법.
- 제 1 항에 있어서,상기 레이저를 이용한 결정화는 상기 비정질 실리콘층을 거의 용융시켜 비정질 실리콘의 시드(seed)를 계면에 남겨 상기 시드(seed)를 이용하여 그레인(grain)을 형성시킴으로써 폴리실리콘층을 형성하는 엑시머 레이저 어닐닝법에 의해 진행되는 것이 특징인 결정화 방법.
- 제 1 항에 있어서,상기 비정질 실리콘층 형성 이전에 상기 기판 상에 무기절연물질을 증착하여 버퍼층을 형성하는 단계를 더욱 포함하는 결정화 방법.
- 기판 상에 비정질 실리콘층을 형성하는 단계와;상기 비정질 실리콘층 위로 제 1, 2 캐핑막을 순차적으로 형성하는 단계와;상기 제 1, 2 캐핑막이 형성된 기판에 레이저를 조사하여 상기 비정질 실리콘층을 폴리 실리콘층으로 결정화하는 단계와;상기 제 1, 2 캐핑막 위로 게이트 전극을 형성하는 단계와;상기 게이트 전극이 형성된 기판에 도핑공정을 실시하여 상기 폴리실리콘층을 액티브층과 오믹콘택층의 반도체층으로 형성하는 단계와;상기 게이트 전극 위로 상기 반도체층 일부를 노출시키는 층간 절연막을 형성하는 단계와;상기 층간절연막 위로 상기 반도체층과 각각 접촉하는 소스 및 드레인 전극을 형성하는 단계와;상기 소스 및 드레인 전극 위로 상기 드레인 전극 일부를 노출시키는 보호층을 형성하는 단계와;상기 보호층 위로 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조 방법.
- 기판 상에 비정질 실리콘층을 형성하는 단계와;상기 비정질 실리콘층 위로 제 1, 2 캐핑막을 순차적으로 형성하는 단계와;상기 제 1, 2 캐핑막이 형성된 기판에 레이저를 조사하여 상기 비정질 실리콘층을 폴리 실리콘층으로 결정화하는 단계와;상기 제 1, 2 캐핑막을 제거하여 폴리실리콘층을 노출시키는 단계와;상기 노출된 폴리실리콘 위로 전면에 게이트 절연막을 형성하는 단계와;상기 게이트 절연막 위로 게이트 전극을 형성하는 단계와;상기 게이트 전극이 형성된 기판에 도핑공정을 실시하여 상기 폴리실리콘층을 액티브층과 오믹콘택층의 반도체층으로 형성하는 단계와;상기 게이트 전극 위로 상기 반도체층 일부를 노출시키는 층간 절연막을 형성하는 단계와;상기 층간절연막 위로 상기 반도체층과 각각 접촉하는 소스 및 드레인 전극을 형성하는 단계와;상기 소스 및 드레인 전극 위로 상기 드레인 전극 일부를 노출시키는 보호층을 형성하는 단계와;상기 보호층 위로 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030097900A KR20050066592A (ko) | 2003-12-26 | 2003-12-26 | 비정질 실리콘층의 결정화 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030097900A KR20050066592A (ko) | 2003-12-26 | 2003-12-26 | 비정질 실리콘층의 결정화 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050066592A true KR20050066592A (ko) | 2005-06-30 |
Family
ID=37257652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030097900A KR20050066592A (ko) | 2003-12-26 | 2003-12-26 | 비정질 실리콘층의 결정화 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050066592A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100747428B1 (ko) * | 2005-10-18 | 2007-08-08 | 주식회사 대우일렉트로닉스 | 유기 전계 발광 소자 |
| US9142409B2 (en) | 2012-09-29 | 2015-09-22 | Boe Technology Group Co., Ltd. | Polysilicon thin film and manufacturing method thereof, array substrate and display device |
| CN110838467A (zh) * | 2019-10-18 | 2020-02-25 | 武汉华星光电技术有限公司 | 低温多晶硅基板的制作方法及低温多晶硅基板 |
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2003
- 2003-12-26 KR KR1020030097900A patent/KR20050066592A/ko not_active Application Discontinuation
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