KR20050066466A

KR20050066466A - Ｄｃ 옵셋성분이 제거되고 비대칭성이 개선된 트랜스컨덕터

Info

Publication number: KR20050066466A
Application number: KR1020030097756A
Authority: KR
Inventors: 김영호; 박문양
Original assignee: 한국전자통신연구원
Priority date: 2003-12-26
Filing date: 2003-12-26
Publication date: 2005-06-30
Also published as: US20050140445A1; KR100687706B1; US7193466B2

Abstract

본 발명은 신호의 DC옵셋성분이 제거되고 비대칭성이 개선되는 트랜스컨덕터에 관한 것이다. 간단한 회로구성의 증폭기들과 공통모드제어 DC옵셋제거회로에 의해서 상기 목적은 달성된다. 본 발명의 트랜스컨덕터는, 이전단에서 발생된 DC옵셋신호나 설계회로의 비대칭성으로 인한 신호의 비대칭으로 때문에 입출력노드에 걸리는 DC전압이 안정화되지 않고 과포화상태를 만들기 때문에 신호왜곡을 초래하거나 회로 오동작을 유발하게 된다. 이를 방지하기 위하여 본 DC옵셋 영향이 작은 트랜스컨덕터는 입출력 전압을 입력받아 전류공급과 출력DC값을 일정한 값으로 안정화하는 공통모드제어 DC옵셋제거회로부 트랜스컨덕터 회로내 비대칭성을 줄이고 출력저항 증가를 목적으로 하는 제1증폭부, 제2증폭부를 포함하는 것을 특징으로 한다.

Description

ＤＣ 옵셋성분이 제거되고 비대칭성이 개선된 트랜스컨덕터{Operational transconductance amplifier with the DC offset cancellation and the low mismatch}

본 발명은 트랜스컨덕터에 관한 것으로서, 보다 상세하게는 DC 옵셋성분이 제거되고 비대칭성이 개선된 트랜스컨덕터에 관한 것이다.

트랜스컨덕터(Operational Transconductance Amplifier : OTA)는 인가되는 입력전압을 트랜스컨덕턴스(Gm)에 비례하여 출력전류로 내보내주는 전류증폭기이다. 이와 같은 트랜스컨덕터를 직접변환방식의 통신시스템에 적용하는 경우, 고주파의 신호를 DC를 중심으로 하는 기저대역신호로 주파수변환시키는데, 이 과정에서 DC 옵셋(DC offset)은 시스템 성능에 큰 영향을 끼친다. DC 옵셋의 문제점은 신호의 복원능력을 저하시키고 다음단의 동작점을 극정점(saturation)상태로 보내서 시스템의 오동작을 유발시킨다는데 있다. 통상적으로 이와 같은 DC 옵셋은, 시변 DC 옵셋(time-variant DC-offset)과 같이 LO(Local Oscillator)신호누설이나 큰 간섭신호누설(interferer leakage)로 인한 자체 주파수변환에 의해 발생되는 경우가 있으며, 또는 시불변 DC 옵셋(time-invariant DC-offset)과 같이 비선형 믹서나 비대칭회로에 의해서도 발생된다.

전체 시스템내에서 특히 수신시스템의 믹서 뒷단에 위치하는 저역통과필터는 DC 옵셋에 큰 영향을 받는다. 따라서 전체 시스템에서 원하는 비트에러율(BER; Bit Error Ratio)을 만족하기 이해서는 DC 옵셋을 제거하여 최종 아날로그/디지털 변환기(ADC)에 깨끗한 신호를 전달해주어야 한다. 특히 저역통과필터가 트랜스컨덕터와 커패시터의 능동회로로 구현된 경우에는 전단에서 DC 옵셋이 발생하더라도 필터 각 노드의 DC값이 극정점 상태로 가지 않고 안정되고 일정한 전압값을 유지할 수 있도록 각각의 트랜스컨덕터 셀이 DC 옵셋 제거 능력을 가져야 할 필요가 있다.

한편 차동회로 구조에서 비대칭성(mismatch)은 신호를 비선형화시키고, 내부 DC 옵셋을 발생시킬 수 있다. 이로 인하여 출력에서 DC값이 일치하지 않게 되고, 그 결과 이어지는 단의 신호는 더욱 심한 불균형을 초래하게 된다. 이는 전체 시스템의 비트에러율을 저하시키는 요인이 된다.

기존에 많이 사용하고 있는 슈퍼헤테로다인 방식의 경우 DC 옵셋이 작기 때문에 특별히 DC 옵셋 제거 능력을 갖는 필터가 필요하지는 않았다. 그러나 저전력 시스템온칩(SOC: System On Chip)을 목적으로 대두되고 있는 직접변환방식의 경우에는, 상기와 같은 DC 옵셋의 문제점을 극복할 수 있는 회로설계기술이 필요하다.

도 1은 종래의 트라이오드영역형 트랜스컨덕터를 나타내 보인 회로도이다. 그리고 도 2는 도 1의 공통모드제어회로를 상세하게 나타내 보인 회로도이다.

먼저 도 1을 참조하면, 종래의 트랜스컨덕터는, 이중쌍 입력(vpi1, vmi1 vpi2, vmi2) 구조를 갖는 트라이오드영역형 트랜스컨덕터들(M1a, M1b, M1c, M1d)과 게인 부스팅 증폭기(gain boosting amplifier) 회로를 포함한다. 이 게인 부스팅 증폭회로는, 트랜지스터(M2a, M2b) 및 증폭기(A1)로 이루어진다. 한편 트랜지스터(M3a, M3b, M4a, M4b)는 일정전류를 공급하는 부하이며, 증폭기(A2)는 트랜지스터(M3a, M3b)와 연계하여 출력저항을 증가시키는 역할을 한다. 그리고 공통모드제어회로인 증폭기(Acm)는 정출력전압과 부출력전압을 공통모드전압(Vcm)과 비교하여 두 출력전압을 공통모드전압(Vcm)에 일치시키도록 트랜지스터(M4a, M4b)를 통해 트랜스컨덕터들(M1a, M1b, M1c, M1d)의 전류를 제어한다.

다음에 도 2를 참조하면, 상기 공통모드제어회로인 증폭기(Acm)는 트랜지스터(M100, M101, M102, M103, M104, M105, M106, M107, M108)를 포함한다. 트랜지스터(M100, M101)는 바이어스 회로의 전류원을 미러링(mirroring)하여 일정 크기의 전류를 발생시킨다. 트랜지스터(M102, M103) 및 트랜지스터(M104, M105)는 각각 차동쌍 증폭기를 구성한다. 트랜지스터(M106, M108)는 부하역할을 수행한다. 그리고 트랜지스터(M107)는 다이오드 커넥션을 가져서 트랜지스터(M100, M101)에 의해 발생된 전류를 통과시켜 트랜스컨덕터 코어에 고정전류를 공급한다. 상기 트랜스컨덕터의 두 출력전압(vo+, vo-)은 두 개의 차동쌍 증폭기(M102, M103 및 M104, M105)를 통하여 각각 공통모드전압(Vcm)과 비교된다. 각각의 비교된 전압차는 증폭되고 더해져서 트랜지스터(M107)의 게이트전압(CMFB)을 생성한다. 이 게이트전압(CMFB)은 AC 성분이 제거된 DC 성분값으로서, 도 1의 트랜지스터(M4a, M4b)를 통해 반전증폭되어 출력의 DC값이 공통모드전압(Vcm)에 일치되도록 한다.

그런데 이 경우 출력전압은 일정하게 유지할 수 있지만, 입력(vpi1, vmi1 vpi2, vmi2)에 발생되는 DC 옵셋은 제거하지 못한다. 또한 레이아웃이나 공정진행후 소자 면적값의 변화로 인한 출력전압의 비대칭성이 발생할 경우 이를 제거할 능력을 갖지 못한다. 통상적으로 필터는 여러 개의 트랜스컨덕터가 직병렬로 상호 연결되는 구조로 이루어지므로, 상기와 같은 DC 옵셋을 제거하지 못하여 첫째단 트랜스컨덕터의 출력 DC 전압, 즉 다음단 트랜스컨덕터의 입력 DC값이 다음단 트랜스컨덕터의 출력 DC 전압과 일치하지 않으면, 필터는 오동작을 수행하여 다음단 회로를 극정점 상태로 만든다.

본 발명이 이루고자 하는 기술적 과제는, 기존 트랜스컨덕터의 선형범위와 큰 출력 저항값은 그대로 유지하면서 출력DC값은 고정할 수 있도록 입력되는 DC 옵셋은 제거하고 신호의 비대칭성은 보상하는 능력을 갖는 트랜스컨덕터를 제공하는데 있다.

상기 기술적 과제를 달성하기 위하여, 입출력 전압을 입력받아 전류공급과 출력DC값을 일정한 값으로 안정화하는 공통모드제어 DC옵셋제거회로부, 트랜스컨덕터 회로내 비대칭성을 줄이고 출력저항 증가를 목적으로 하는 제1 차동증폭부, 제2 차동증폭부를 구비하는 것을 특징으로 한다. 이는 이전단의 DC옵셋이나 회로의 비대칭성으로 인하여 입출력 노드에 걸리는 DC전압이 안정화되지 않고 과포화상태를 만들어 신호왜곡을 초래하거나 회로가 오동작 되는 것을 방지하기 위함이다.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.

도 3은 본 발명에 따른 트랜스컨덕터를 개략적으로 나타내 보인 도면이다.

도 3을 참조하면, 본 발명에 따른 트랜스컨덕터는 트랜스컨덕터회로(300) 및 DC옵셋제거회로(400)를 포함하여 구성된다. 트랜스컨덕터회로(30)는 입력전압(vpi1, vmi1, vpi2, vmi2)을 트랜스컨덕턴스(gm)에 비례하도록 변환하여 만들어지는 출력전압(vo+, vo-)을 내보낸다. DC옵셋제거회로(400)는 이중쌍 입력(vpi1, vmi1, vpi2, vmi2)과 정출력입력(vo+) 및 부출력입력(vo-)을 입력받아 DC옵셋제거전압을 발생시키고, 이 DC옵셋제거전압은 트랜스컨덕터회로(300)로 입력되어 트랜스컨덕터회로(300)내에서의 DC옵셋에 따른 영향이 제거되도록 한다.

도 4는 도 3의 트랜스컨덕터를 보다 상세하게 나타내 보인 회로도이다.

도 4를 참조하면, 도 3의 트랜스컨덕터회로(300)는, 이중쌍 입력(vpi1, vmi1 vpi2, vmi2) 구조를 갖는 입력트랜지스터(M1a, M1b, M1c, M1d)를 포함한다. 이 입력트랜지스터(M1a, M1b, M1c, M1d)는 n채널형 모스트랜지스터로 구성된다. 트랜지스터(M2a, M2b)와 제1 반전증폭기(A11)는, 입력트랜지스터(M1a, M1b, M1c, M1d)의 코어 노드전압(Vxa, Vxb)을 입력받아 입력트랜지스터(M1a, M1b, M1c, M1d)가 트라이오드영역에서 동작으로 하도록 입력트랜지스터(M1a, M1b, M1c, M1d)의 드레인-소스전압이 소정의 트랜스컨덕턴스변화전압(Vc)의 함수로 변화되도록 제어한다. 트랜지스터(M2a, M2b)도 n채널형 모스트랜지스터로 구성된다. 트랜지스터(M3a, M3b) 및 제2 반전증폭기(A22)는 출력저항을 증대시킨다. 트랜지스터(M4a, M4b)는 DC옵셋제거회로(400)로부터 입력되는 전류를 미러링하여 공급한다. 상기 트랜지스터(M3a, M3b, M4a, M4b)는 p채널형 모스트랜지스터로 구성된다.

도 5는 도 3의 트랜스컨덕터의 DC옵셋제거회로의 내부회로 및 트랜스컨덕터회로의 반전증폭기들의 내부회로를 나타내 보인 회로도이다. 그리고 도 6 내지 도 8은 도 5의 DC옵셋제거회로(400), 제1 반전증폭기(A11) 및 제2 반전증폭기(A22)만을 각각 나타내 보인 회로도들이다.

먼저 도 6을 참조하면, DC옵셋제거회로(400)는, 트랜지스터(M10, M11, M12, M13, M14, M15) 및 증폭기(A11)로 구성되는 전류생성회로(410)와, 두 개의 차동증폭기(M16, M17)(M18, M19)로 구성되는 공통모드피드백회로(420)와, 트랜지스터(M20, M21, M22)로 구성되는 부하회로(430)로 이루어진다. 특히 트랜지스터(M21)는 부하 외에도 전류미러 역할을 수행한다.

전류생성회로(410)는, 트랜스컨덕터회로(300)에 흐르는 전류(If)를 생성한다. 트랜지스터(M10, M11, M12, M13)는 트라이오드영역에서 동작하며, 트랜스컨덕터회로(300)와 같이 이중쌍 입력(vpi1, vmi1 vpi2, vmi2)을 받아들이며, 이 입력전압(vpi1, vmi1 vpi2, vmi2)에 대응되는 일정한 크기의 공통전류(If)를 생성한다. 즉 상기 공통전류(If)는 입력전압(vpi1, vmi1 vpi2, vmi2)의 함수이다. 상기 트랜지스터(M10, M11, M12, M13)가 트라이오드영역에서 동작하기 위해서는, 트랜지스터(M14, M15) 및 증폭기(A11)가 트랜지스터(도 4의 M2a, M2b) 및 증폭기(도 4의 A11)와 같이 트랜지스터(M10, M11, M12, M13)의 드레인-소스 전압(Vds)을 게이트-소스 전압과 문턱전압의 차(V_GS-Vth)보다 작게 유지되도록 한다. 공통모드피드백회로(420)는 2개의 차동증폭기(M16, M17)(M18, M19)는 각각 두 개의 출력전압 및 공통모드전압(vo-, Vcm)(vo+, Vcm)을 각각 입력받아 출력전압(vo+, vo-)을 안정화시킨다.

한편 상기 전류(If)는 트랜지스터(도 4의 M4a, M4b)로 하여금 트랜지스터(M21)에 흐르는 전류(If)를 미러링하여 트랜스컨덕터회로(300)에 흐르는 전류를 생성한다. 이때 트랜지스터(도 4의 M3a, M3b)가 포화영역에서 벗어나지 않도록 DC옵셋제거회로(400)에 흐르는 전류는 10배 이하의 전류비로 낮추어야 한다. 따라서 상기 트랜지스터(도 4의 M3a, M3b)와 트랜지스터(M21)의 면적비는 상기 전류비만큼 되도록 하여야 한다. 종래의 경우, 도 2의 공통모드제어회로(Acm)에 흐르는 전류는 바이어스회로로 제어되는 일정한 전류인 반면에, 상기 DC옵셋제거회로(400)에서 발생되는 전류는 입력전압에 대응하여 변화된다. 이에 따라 상기 DC옵셋제거회로(400)는 공통모드전압(Vcm)과 비교하여 트랜스컨덕터회로(도 4의 300)의 출력전압(vo+, vo-)을 공통모드전압(Vcm)과 일치하도록 제어하는 기능을 갖는 점에서는 종래의 경우와 동일하지만, 입력전압에 상응하여 변화하는 전류를 트랜스컨덕터회로(도 4의 300)에 흐르도록 함으로써 DC옵셋이 발생하더라도 출력전압(vo+, vo-)의 DC 전압을 공통모드전압(Vcm)에 일치되도록 할 수 있다.

다음에 도 7을 참조하면, 제1 반전증폭기(A11)는, 입력트랜지스터(M1a, M1b, M1c, M1d)의 드레인전압을 입력으로 하여 입력트랜지스터(M1a, M1b, M1c, M1d)가 트라이오드영역에서 동작하도록 하기 위한 것이다. 이 제1 반전증폭기(A11)는, 저항역할 및 전류통로역할을 하는 트랜지스터(M30, M31)와, 전류원역할의 트랜지스터(M32)와, 반전증폭기를 구성하는 트랜지스터(M33, M34, M35, M36)와, 부하트랜지스터(M37, M38, M39, M40, M41, M42, M43, M44)를 포함하여 구성된다.

트랜지스터(M30, M31, M32, M33, M34, M35, M36)는 n채널형 모스트랜지스터이고, 트랜지스터(M37, M38, M39, M40, M41, M42, M43, M44)는 p채널형 모스트랜지스터이다. 트랜지스터(M30, M31)는 트라이오드영역에서 동작하고, 트랜지스터(M33, M34)는 트랜지스터(M30, M31)의 드레인과 같은 노드를 공유하는 노드전압을 게이트에 인가받는다. 트랜지스터(M35, M36)는 트랜지스터(M33, M34)의 소스에 입력되어 공통게이트증폭된 신호를 게이트로 입력받는 반전증폭을 한다. 그리고 이 트랜지스터(M35, M36)에 의해 반전증폭된 신호는 트랜지스터(도 4의 M2a, M2b)의 게이트에 인가된다.

상기 트랜지스터(M33, M34, M35, M36)는 입력되는 입력전압(Vxa, Vxb)을 증폭시킨 출력전압(V1a, V1b)을 출력시킨다. 이 증폭기는 도 4의 트랜지스터(도 4의 M2a, M2b) 또는 도 6의 트랜지스터(도 6의 M14, M15)와 결합하여 도 4의 입력트랜지스터(M1a, M1b, M1c, M1d) 또는 도 6의 트랜지스터(M10, M11, M12, M13)가 트라이오드영역에서 동작을 하도록 각 트랜지스터의 드레인-소스 전압을 트랜스컨덕턴스변화전압(Vc)의 함수로 제어한다. 여기서 트랜스컨덕턴스변화전압(Vc)은 트랜스컨덕터의 트랜스컨덕턴스(gm)값을 비례적으로 증감시키는 DC 전압으로서, 외부의 튜닝회로(tuning circuit)로부터 공급된다. 이와 같은 증폭기(A11)는, 입력전압(Vxa, Vxb)의 값이 낮더라도 회로동작에 영향이 없도록 하며, 트랜스컨덕터회로(300)의 양쪽 노드의 입력전압(Vxa, Vxb)을 받아 차동증폭하므로 공정후 면적변화에 의한 양쪽 노드의 입력전압(Vxa, Vxb)의 비대칭성을 보정해준다.

다음에 도 8을 참조하면, 제2 반전증폭기(A22)는, 트랜스컨덕터회로(300)의 트랜지스터(M3a, M3b)에 연계되어 출력저항을 증가시킨다. 이 제2 반전증폭기(A22)는, 전류원 역할을 하는 트랜지스터(M50, M51, M52)와, 차동증폭기를 구성하는 트랜지스터(M53, M54, M55, M56)와, 그리고 부하트랜지스터(M57, M58)를 포함하여 구성된다. 트랜지스터(M55, M53)(M56, M54)는 소스팔로워(source follower)회로로 이루어지며, 이에 따라 트랜지스터(M55, M56)는 트랜스컨덕터회로(300)의 트랜지스터(도 4의 M4a, M4b)의 드레인전압을 입력으로 하여 게이트에서 소스로 버퍼링하며, 트랜지스터(M53, M54)는 이 버퍼링된 전압을 차동증폭하고 증폭된 전압을 트랜스컨덕터회로(300)의 트랜지스터(M3a, M3b)의 게이트로 전달한다. 상기 제2 반전증폭기(A22)도 제1 반전증폭기(A11)와 마찬가지로 트랜스컨덕터회로(300)의 양쪽 노드에서의 입력전압(Vxa, Vxb)을 입력받는 차동구조이므로 소자의 비대칭성을 보상해준다. 한편 상기 트랜지스터(M50, M51, M52, M53, M54, M55, M56)는 n채널형 모스트랜지스터이고, 상기 트랜지스터(M57, M58)는 p채널형 모스트랜지스터이다.

도 9는 본 발명에 따른 트랜스컨덕터의 DC옵셋에 따른 출력전압의 변화를 나타내 보인 그래프이다.

도 9에 도시된 바와 같이, DC옵셋제거회로를 구비하지 않는 종래의 트랜스컨덕터의 경우(도면에서 참조부호 "910"으로 나타낸 선)에서는 DC옵셋에 따라 출력전압이 급격하게 변화되지만, 본 발명에 따른 트랜스컨덕터의 경우(도면에서 참조부호 "920"으로 나타낸 선), DC옵셋이 가해지더라도 일정한 출력전압을 나타내며, 이에 따라 DC옵셋이 제거된다는 것을 알 수 있다.

이상의 설명에서와 같이 본 발명에 따른 트랜스컨덕터는, 비교적 간단한 회로구성을 통하여 기존의 선형범위와 큰 출력저항값은 그대로 유지하면서, 저전압에서도 비대칭 출력전압과 DC옵셋전압/전류가 제거되므로, 필터와 같이 다단의 트랜스컨덕터가 직/병렬로 구성되는 경우 각 노드의 전압을 안정화시킬 수 있고, 이에 따라 시스템 전체의 안정성을 증대시킨다.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

도 1은 종래의 트라이오드영역형 트랜스컨덕터를 나타내 보인 회로도이다.

도 2는 도 1의 공통모드제어회로를 상세하게 나타내 보인 회로도이다.

도 3a는 본 발명에 따른 트랜스컨덕터를 나타내 보인 도면이다.

도 5는 도 3의 트랜스컨덕터의 DC옵셋제거회로의 내부회로 및 트랜스컨덕터회로의 반전증폭기들의 내부회로를 나타내 보인 회로도이다.

도 6은 도 5의 DC옵셋제거회로를 상세하게 나타내 보인 회로도이다.

도 7은 도 5의 제1 반전증폭기를 상세하게 나타내 보인 회로도이다.

도 8은 도 5의 제2 반전증폭기를 상세하게 나타내 보인 회로도들이다.

Claims

입력전압에 비례하는 대칭된 차동 출력전류를 생성하고 DC옵셋 입력전압에도 일정한 출력DC전압 특성을 가지는 트랜스컨덕터 회로에 있어서,

상기 입력전압에 포함된 DC옵셋을 줄여주는 공통모드제어 DC옵셋제거회로부와 대칭된 차동 출력전류를 얻도록 보정하는 차동 반전증폭기들을 포함하는 트랜스 컨덕터.
제1항에 있어서,

입력에 따라 변화되는 출력 DC전압을 일정크기의 공통모드전압으로 고정화시키는 DC옵셋제거회로를 구비하는 것을 특징으로 하는 트랜스컨덕터는 일반적인 트라이오드 영역형 트랜스컨덕터 코어회로에 덧붙여 하나이상 복수개의 차동입력을 받아 입력전압의 함수인 공통전류를 생성하고 이 전류에 출력전압과 공통모드전압(Vcm)의 차이를 비교증폭한 신호를 연계하여 DC옵셋제거 전압/전류를 발생하는 공통모드제어 DC옵셋제거회로부를 포함하는 것을 특징을 하는 트랜스컨덕터
제2항에 있어서, 상기 일반적인 트라이아오 영역형 트랜스컨덕터 코어회로는,

신호입력을 받으며 트라이오드영역에서 동작하는 제1 트랜지스터; 상기 제1트랜지스터의 노드전압을 입력받아 상기 제1 트랜지스터가 트라이오드영역에서 동작으로 하도록 상기 제1트랜지스터의 드레인-소스전압을 제어하는 제2 트랜지스터 및 제1 반전증폭기; 출력저항을 증대시키도록 배치되는 제3 트랜지스터 및 제2 반전증폭기; 및 상기 DC옵셋제거회로로부터 입력되는 전류를 미러링하여 공급하는 제4 트랜지스터를 포함하는 것을 특징으로 하는 트랜스컨덕터.
제2항에 있어서,

상기 공통모드제어 DC옵셋제거회로의 구조는 코어 입력전압과 동일한 입력을 받는 전류생성부와 이 위에 트랜스컨덕터 코어의 전류를 미러링할 수 있도록 PMOS다이오드 로드부를 가지며 트랜스컨덕터 코어의 두 출력전압과 공통모드전압을 입력으로 하는 차동증폭부로 구성된 것을 특징으로 하는 트랜스컨덕터.
제4항에 있어서,

전류생성부는 트라이오드영역 동작하는 입력 제1 트랜지스터와 이 제1트랜지스터가 트라이오드영역에서만 동작하도록 만드는 드레인에 케스코드(cascade)된 제 2트랜지스터와 제1반전증폭기로 구성된 것을 특징으로 하는 트랜스컨덕터.
제4항에 있어서,

차동 증폭부는 전류생성부위에 트랜스컨덕터의 차동 출력전압을 공통모드전압과 비교하여 차이값을 증폭하도록 하는 네 개의 입력 트랜지스터와 비교증폭된 전류를 미러링하여 트랜스컨덕터 코어전류로 변환하기 위한 한 개의 미러 트랜지스터와 두개의 다이오드 커넥션 트랜지스터로 구성. 이때 미러 트랜지스터는 트랜스컨덕터 코어에 네거티브 피드백 출력전류를 생성하기 위하여 공통모드전압이 입력되는 두 개의 트랜지스터의 드레인에 연결하고 두 개의 다이오드 커넥션 트랜지스터는 차동 출력전압이 입력되는 트랜지스터의 드레인에 연결된 구조인 것을 특징으로 하는 트랜스컨덕터.
제1항에 있어서,

차동 트랜스컨덕터의 출력저항과 비대칭 전압생성을 보정하기 위하여 사용된 증폭기는 트랜스컨덕터 코어의 대칭된 각 노드를 입력으로 하는 차동증폭부 형태를 구비한 구조인 것을 특징으로 하는 트랜스컨덕터.
제7항에 있어서,

상기의 제1 증폭부의 반전 피드백 차동증폭기는 트라이오드영역동작의 제1 NMOS트랜지스터(M30, M31)의 드레인과 같은 노드를 공유하는 Vc를 게이트 전압으로 갖는 제 2 NMOS 트랜지스터(M33, M34) 소스에 입력되어 공통게이트 증폭을 하고 제 3 NMOS 트랜지스터(M35, M36)의 게이트에 입력되어 반전증폭을 하고 다시 초기입력 노드에 소스를 공유하는 제 4 NMOS트랜지스터(M2a, M2b)의 게이트에 연결되는 형태를 구비한 구조인 것을 특징으로 하는 트랜스컨덕터.
제7항에 있어서,

상기의 제 2 증폭부의 반전 피드백 차동증폭기는 공통모드제어전압(CMFB)을 받아 전류를 생성하는 제1 PMOS 트랜지스터(M4a, M4b)의 드레인 전압을 입력으로 하여 게이트에서 소스로 버퍼링하는 제 2 NMOS 트랜지스터(M55, M56)와 이 전압을 차동 증폭하는 제 3NMOS 트랜지스터(M53, M54)와 이 드레인 출력 전압을 제 4 PMOS트랜지스터(M3a, M3b)의 게이트에 연결되는 형태를 구비한 구조인 것을 특징으로 하는 트랜스컨덕터.
제7항에 있어서,

제 5항에서 언급한 공통모드제어 DC옵셋제거회로부에 사용된 증폭기도 제 8항에 언급한 차동증폭기의 형태를 구비한 구조인 것을 특징으로 하는 트랜스컨덕터.