KR20050064264A - 반도체 소자의 트랜지스터 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 230000002093 peripheral effect Effects 0.000 claims abstract description 47
- 238000000034 method Methods 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 125000006850 spacer group Chemical group 0.000 claims abstract description 26
- 150000004767 nitrides Chemical class 0.000 claims abstract description 14
- 238000005468 ion implantation Methods 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims description 15
- 238000001312 dry etching Methods 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 239000012535 impurity Substances 0.000 abstract description 10
- 230000015572 biosynthetic process Effects 0.000 abstract description 8
- 230000002159 abnormal effect Effects 0.000 abstract description 4
- 239000006185 dispersion Substances 0.000 abstract description 3
- 150000002500 ions Chemical class 0.000 description 31
- 238000000206 photolithography Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004969 ion scattering spectroscopy Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- Computer Hardware Design (AREA)
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Abstract
본 발명은 셀영역과 주변영역의 트랜지스터 제조시 주변영역 스페이서 형성에 따른 액티브 영역 표면 손상 및 이온주입 불순물의 분산을 방지함과 동시에 스페이서 공정을 단순화할 수 있는 반도체 소자의 트랜지스터 제조방법을 제공한다.
본 발명은 수직 프로파일의 질화막과 산화막을 이용하여 직진성이 확보된 이온주입에 의해 주변영역의 고농도 접합영역을 먼저 형성하고 통상의 마스크 패턴을 이용하여 주변영역의 LDD 영역을 형성하여 종래와 같은 두꺼운 스페이서 형성공정을 배제함으로써, 스페이서 형성에 따른 기판 손상, 비정상적인 접합 프로파일 및 Rp 변동 등을 방지할 수 있다. 또한, LDD 이온주입을 고농도 접합영역 형성 후 수행하기 때문에 Rp 개선이 가능하고, 셀영역과 주변영역에 동일한 두께의 스페이서를 동시에 형성할 수 있으므로 스페이서 공정을 단순화할 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 LDD(Lightly Doped Drain) 영역을 구비한 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따른 디자인룰(design rule)의 감소에 의해 채널 길이가 짧아지면서, 디램(DRAM) 등의 반도체 소자의 트랜지스터 제조 시 단채널 효과(short channel effect)를 개선하기 위하여 LDD 영역을 적용하고 있다.
이러한 LDD 영역을 적용한 종래의 반도체 소자의 트랜지스터 제조방법을 도 1a 내지 도 1g를 참조하여 설명한다.
도 1a에 도시된 바와 같이, NMOS 트랜지스터 영역을 포함하는 셀영역(C1)과 PMOS 및 NMOS 트랜지스터 영역을 포함하는 주변영역(P1)이 정의된 반도체 기판(10)에 소자분리막(11)을 형성하여 액티브 영역을 정의하고, 셀영역(C1) 및 주변영역(P1)의 기판(10) 상부에 게이트(12a, 12b)를 각각 형성한다. 도시된 바와 같이, 셀영역(C1)에는 게이트(12a)가 고밀도로 형성되고, 주변영역(P1)에는 게이트(12b)가 저밀도로 형성된다. 그 다음, 기판 전면(10)에 N형 제 1 LDD 이온(13), 바람직하게 P(Phosphorous) 이온을 주입하여 NMOS 트랜지스터의 특성을 최적화한다.
도 1b에 도시된 바와 같이, 포토리소그라피 공정에 의해 기판(10) 상에 셀영역(C1)만을 노출시키는 제 1 마스크 패턴(14)을 형성한 후, 노출된 셀영역(C1)으로 제 1 LDD 이온보다 낮은 농도의 N형 제 2 LDD 이온(15), 바람직하게 P 이온을 주입하여, 셀영역(C1) NMOS 트랜지스터의 접합 특성을 보강한다.
도 1c에 도시된 바와 같이, 공지된 방법에 의해 제 1 마스크 패턴(14)을 제거하고, 포토리소그라피 공정에 의해 기판(10) 상에 주변영역(P1)을 노출시키는 제 2 마스크 패턴(16)을 형성한다. 그 다음, 단채널효과 및 펀치-쓰루(punch-through) 등을 개선하도록, 노출된 주변영역(P1)으로 P형 LDD 이온(17), 바람직하게 B(Boron) 이온을 주입하여 게이트(12b) 양측의 기판(10)에 P형 LDD 영역(17a)을 형성하고, 다시 할로우(halo) 이온, 바람직하게 As(Arsenic) 이온을 주입하여 LDD 영역(17a) 하부에 할로우영역(미도시)을 형성한다.
도 1d에 도시된 바와 같이, 공지된 방법에 의해 제 2 마스크 패턴(16)을 제거하고, 게이트(12a, 12b)를 덮도록 저압-화학기상증착(Low Pressure-Chemical Vapor Deposition; LP-CVD)에 의해 산화막과 질화막을 순차적으로 증착하여 얇은 버퍼 절연막(18)을 형성한다. 그 다음, 버퍼절연막(18) 상에 주변 게이트 스페이서 물질로서 산화막(19)을 LP에 의해 500 내지 1000Å의 두께를 갖는다.
도 1e에 도시된 바와 같이, 포토리소그라피 공정에 의해 기판(10) 상에 주변영역(P1)을 노출시키는 제 3 마스크 패턴(20)을 형성하고, 게이트(12b) 및 기판(10) 표면이 노출되도록 산화막(19)과 버퍼절연막(18)을 식각하여 게이트(12b) 측벽에 스페이서(21)를 형성한다. 그 다음, 주변영역(P1)으로 고농도 P형 불순물 이온(22), 바람직하게 BF2 이온을 주입하여 고농도 P형 접합영역(22a)을 형성한 후, 도시되지는 않았지만, 고농도 N형 불순물 이온, 바람직하게 As 이온을 주입하여 고농도 N형 접합영역을 형성한다.
도 1f에 도시된 바와 같이, 공지된 방법에 의해 제 3 마스크 패턴(20)을 제거하고, 포토리소그라피 공정에 의해 셀영역(C1)을 노출시키는 제 4 마스크 패턴(23)을 형성한 다음, 습식식각에 의해 셀영역(C1)의 산화막(19)을 제거한다.
도 1g에 도시된 바와 같이, 공지된 방법에 의해 제 4 마스크 패턴(23)을 제거하고, 기판 전면 상에 셀 게이트 스페이서 물질로서 질화막(24)을 증착한 후, 후속 공정을 수행한다.
그러나, 주변영역(P2)의 스페이서(21) 형성 시에는 상대적으로 버퍼절연막(18)과 산화막(19)의 상대적으로 두꺼운 막을 식각해야 하므로 식각시 도 1e의 100과 같이 기판(10)의 액티브 영역 표면 손상이 발생하고, 이러한 스페이서(21)에 의해 이온주입시 도 1e의 200과 같이 불순물이온 분산(sacttering) 등이 발생하여 비정상적인 접합 프로파일 및 Rp 변동을 유발함으로써, 접합 누설전류 및 단채널효과를 증가시켜 소자 불량을 일으키게 된다.
또한, 셀영역(C1)과 주변영역(P1)의 트랜지스터 특성 차이로 스페이서 두께를 다르게 형성해야 하므로 공정이 복잡해지는 문제가 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 셀영역과 주변영역의 트랜지스터 제조시 주변영역 스페이서 형성에 따른 액티브 영역 표면 손상 및 이온주입 불순물의 분산을 방지함과 동시에 스페이서 공정을 단순화할 수 있는 반도체 소자의 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 셀영역과 주변영역이 정의되고, 셀영역 및 주변영역에 제 1 및 제 2 게이트가 각각 형성된 반도체 기판을 준비하는 단계; 제 1 및 제 2 게이트 사이의 공간을 매립하도록 기판 전면 상에 제 1 절연막을 형성하는 단계; 제 1 절연막을 식각하여 제 1 및 제 2 게이트의 상부 표면을 노출시킴과 동시에 표면을 평탄화하는 단계; 기판 전면 상에 제 1 절연막과의 식각선택비가 우수한 제 2 절연막을 형성하는 단계; 주변영역 제 2 게이트 양측의 기판이 일부 노출되도록 제 1 절연막을 식각하는 단계; 주변영역의 제 2 게이트 양측이 노출되도록 제 2 절연막을 식각하는 단계; 식각된 제 1 절연막을 이온주입 마스크로하여 주변영역에 고농도 접합영역을 형성하는 단계; 제 1 절연막과 제 2 절연막을 순차적으로 제거하는 단계; 주변영역에 LDD 영역을 형성하는 단계; 및 셀영역 및 주변영역의 제 1 및 제 2 게이트 측벽에 동일한 두께의 스페이서를 동시에 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 제조방법에 의해 달성될 수 있다.
바람직하게, 제 1 절연막은 산화막으로 이루어지고, 제 2 절연막은 질화막으로 이루어지며, 제 1 절연막은 약 6000 정도의 두께로 형성하고, 제 2 절연막은 약 1000Å 이상의 두께로 형성한다.
또한, 제 1 절연막의 식각은 건식식각으로 수행하고, 제 2 절연막의 식각은 습식식각으로 수행한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 2a에 도시된 바와 같이, NMOS 트랜지스터 영역을 포함하는 셀영역(C2)과 PMOS 및 NMOS 트랜지스터 영역을 포함하는 주변영역(P2)이 정의된 반도체 기판(30)에 소자분리막(21)을 형성하고, 셀영역(C2) 및 주변영역(P2)의 기판(30) 상부에 게이트(32a, 32b)를 각각 형성한다. 도시된 바와 같이, 셀영역(C2)에는 게이트(32a)가 고밀도로 형성되고, 주변영역(P1)에는 게이트(32b)가 저밀도로 형성된다. 그 다음, 기판 전면(30)에 N형 제 1 LDD 이온(33), 바람직하게 P 이온을 주입하여 NMOS 트랜지스터의 특성을 최적화한다.
도 2b에 도시된 바와 같이, 포토리소그라피 공정에 의해 기판(30) 상에 셀영역(C2)만을 노출시키는 제 1 마스크 패턴(34)을 형성한 후, 노출된 셀영역(C2)으로 제 1 LDD 이온보다 낮은 농도의 N형 제 2 LDD 이온(35), 바람직하게 P 이온을 주입하여, 셀영역(C2) NMOS 트랜지스터의 접합 특성을 보강한다.
도 2c에 도시된 바와 같이, 공지된 방법에 의해 제 1 마스크 패턴(34)을 제거하고, 게이트(32a, 32b) 사이의 공간을 매립하도록 기판 전면 상에 제 1 절연막으로서 제 1 산화막(36)을 증착한다. 바람직하게, 제 1 산화막(36)은 플라즈마강화(Plasma Enhnaced; PE)에 의해 약 6000Å 정도의 두께로 증착한다. 그 후, 화학기계연마(Chemical Mechanical Polishing; CMP)에 의해 게이트(32a, 32b) 상부의 산화막(36)을 제거하여 게이트(32a, 32b) 상부 표면을 노출시킴과 동시에 표면을 평탄화한다. 그 다음, 기판 전면 상에 제 1 절연막과의 식각선택비가 우수한 제 2 절연막으로서 제 1 질화막(37)을 약 1000Å 이상의 두께로 증착한다.
도 2d에 도시된 바와 같이, 포토리소그라피 공정에 의해 질화막(37) 상부에 주변영역(P2) 기판(30)의 접합영역을 노출시키는 제 2 마스크 패턴(38)을 형성한다. 이때, 제 2 마스크 패턴(38)의 CD(Critical Dimension)는 종래 스페이서 두께 및 불순물이온 확산능력을 감안하여 적절하게 설정한다. 그 다음, 마스크 패턴(38)을 이용하여 건식식각에 의해 주변영역(P2)의 제 1 질화막(37)을 식각하고, 주변영역(P2)의 게이트(32b)가 노출되도록 습식식각에 의해 제 1 산화막(36)을 제거한 후, 고농도 P형 불순물 이온(39), BF2 이온을 주입하여 주변영역(P2)에 고농도 P형 접합영역(39a)을 형성한다. 이때, 수직 프로파일을 가지는 식각된 제 1 질화막(37)이 이온주입 마스크로서 작용함에 따라(도 2e의 도면부호 300 참조), P형 접합영역(39a)의 두꺼운 스페이서 형성공정을 배제하면서 이온주입시 불순물 이온(39)의 직진성 확보가 용이해짐으로써(도 2e의 도면부호 400 참조), 종래와 같은 기판 손상, 비정상적인 접합 프로파일 및 Rp 변동 등을 방지할 수 있게 된다.
도 2e에 도시된 바와 같이, 공지된 방법에 의해 제 2 마스크패턴(38)을 제거하고, 핫(Hot) H2SO4 용액을 이용한 습식식각으로 셀영역(C2)에 잔존하는 제 1 산화막(36)을 완전히 제거한다.
도 2f에 도시된 바와 같이, 포토리소그라피 공정에 의해 주변영역(P2)을 노출시키는 제 3 마스크 패턴(40)을 형성하고, 단채널효과 및 펀치-쓰루 등을 개선하도록, 노출된 주변영역(P2)으로 P형 LDD 이온(41), 바람직하게 B 이온을 주입하여 게이트(32b) 양측의 기판(30)에 P형 LDD 영역(41a)을 형성하고, 다시 할로우 이온, 바람직하게 As 이온을 주입하여 LDD 영역(41a) 하부에 할로우영역(미도시)을 형성한다.
도 2g에 도시된 바와 같이, 공지된 방법에 의해 제 3 마스크 패턴(40)을 제거하고, 게이트(32a, 32b)를 덮도록 기판 전면 상에 스페이서 물질로서 제 2 산화막(42)과 제 2 질화막(43)을 LP-CVD 에 의해 순차적으로 증착한다. 그 후, 도시되지는 않았지만, 제 2 질화막(43)과 제 1 산화막(42)을 식각하여 셀영역(C2) 및 주변영역(P2)의 게이트(32a, 32b) 측벽에 동일한 두께의 스페이서를 동시에 형성한다.
상기 실시예에 의하면, 수직 프로파일의 질화막과 산화막을 이용하여 직진성이 확보된 이온주입에 의해 주변영역의 고농도 접합영역을 먼저 형성하고 통상의 마스크 패턴을 이용하여 주변영역의 LDD 영역을 형성하여 종래와 같은 두꺼운 스페이서 형성공정을 배제함으로써, 스페이서 형성에 따른 기판 손상, 비정상적인 접합 프로파일 및 Rp 변동 등을 방지할 수 있게 된다.
또한, 종래와 달리 LDD 이온주입을 고농도 접합영역 형성 후 수행하기 때문에 Rp 개선이 가능하고, 셀영역과 주변영역에 동일한 두께의 스페이서를 동시에 형성할 수 있으므로 스페이서 공정을 단순화할 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 셀영역과 주변영역의 트랜지스터 제조 시 주변영역 스페이서 형성에 따른 액티브 영역 표면 손상 및 이온주입 불순물의 분산을 방지함과 동시에 스페이서 공정을 단순화할 수 있으므로, 소자의 수율 및 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1g는 종래 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
C2 : 셀영역 P2 : 주변영역
30 : 반도체 기판 31 : 소자분리막
32a, 32b : 게이트 33 : N형 제 1 LDD 이온
34 : 제 1 마스크 패턴 35 : N형 제 2 LDD 이온
36 : 제 1 산화막 37 : 제 1 질화막
38 : 제 2 마스크 패턴 39 : 고농도 P형 불순물 이온
39a : 고농도 P형 접합영역 40 : 제 3 마스크 패턴
41 : P형 LDD 이온 41a : P형 LDD 영역
42 : 제 2 산화막 43 : 제 2 질화막
Claims (7)
- 셀영역과 주변영역이 정의되고, 셀영역 및 주변영역에 제 1 및 제 2 게이트가 각각 형성된 반도체 기판을 준비하는 단계;상기 제 1 및 제 2 게이트 사이의 공간을 매립하도록 기판 전면 상에 제 1 절연막을 형성하는 단계;상기 제 1 절연막을 식각하여 상기 제 1 및 제 2 게이트의 상부 표면을 노출시킴과 동시에 표면을 평탄화하는 단계;상기 기판 전면 상에 상기 제 1 절연막과의 식각선택비가 우수한 제 2 절연막을 형성하는 단계;상기 주변영역 제 2 게이트 양측의 기판이 일부 노출되도록 제 1 절연막을 식각하는 단계;상기 주변영역의 제 2 게이트 양측이 노출되도록 제 2 절연막을 식각하는 단계;상기 식각된 제 1 절연막을 이온주입 마스크로하여 상기 주변영역에 고농도 접합영역을 형성하는 단계;상기 제 1 절연막과 제 2 절연막을 순차적으로 제거하는 단계; 및상기 주변영역에 LDD 영역을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 LDD 영역을 형성하는 단계 이후에, 상기 셀영역 및 주변영역의 제 1 및 제 2 게이트 측벽에 동일한 두께의 스페이서를 동시에 형성하는 단계를 더 포함하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 제 1 절연막은 산화막으로 이루어지고, 상기 제 2 절연막은 질화막으로 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항 또는 제 3 항에 있어서,상기 제 1 절연막은 약 6000 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항 또는 제 3 항에 있어서,상기 제 2 절연막은 약 1000Å 이상의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 3 항에 있어서,상기 제 1 절연막의 식각은 건식식각으로 수행하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 3 항 또는 제 6 항에 있어서,상기 제 2 절연막의 식각은 습식식각으로 수행하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030095619A KR20050064264A (ko) | 2003-12-23 | 2003-12-23 | 반도체 소자의 트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030095619A KR20050064264A (ko) | 2003-12-23 | 2003-12-23 | 반도체 소자의 트랜지스터 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050064264A true KR20050064264A (ko) | 2005-06-29 |
Family
ID=37255883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030095619A KR20050064264A (ko) | 2003-12-23 | 2003-12-23 | 반도체 소자의 트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050064264A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220127576A (ko) | 2021-03-11 | 2022-09-20 | 김밝음 | 콩 파종기 |
-
2003
- 2003-12-23 KR KR1020030095619A patent/KR20050064264A/ko not_active Application Discontinuation
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|---|---|---|---|---|
| KR20220127576A (ko) | 2021-03-11 | 2022-09-20 | 김밝음 | 콩 파종기 |
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