KR20050062883A - Method for fabricating capacitor - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서 제 1 및 제 2 불순물영역을 포함하는 트랜지스터가 형성된 반도체기판 상에 제 2 불순물영역을 노출시키는 제 1 접촉홀을 갖는 제 1 층간절연층을 형성하는 공정과, 제 1 접촉홀 내에 제 1 플러그를 형성하고 제 1 층간절연층 상에 제 1 플러그와 접촉되는 비트라인을 형성하는 공정과, 제 1 층간절연층 상에 제 2 층간절연층을 형성하고 제 2 및 제 1 층간절연층에 제 1 불순물영역을 노출시키는 제 2 접촉홀을 형성하는 공정과, 제 2 접촉홀 내에 제 2 플러그를 형성하고 제 2 층간절연층 상에 제 2 플러그와 접촉되는 실린더 구조의 하부전극과 하부전극 표면 상에 유전층 및 상부전극이 형성된 커패시터를 형성하는 공정과, 제 2 층간절연층 상에 커패시터를 덮는 제 3 층간절연층을 형성하고 제 3 층간절연층 상에 일 부분을 노출시키는 하드마스크층을 형성하는 공정과, 하드마스크층을 이용하여 제 3 및 제 2 층간절연층을 이방성 식각하여 상부전극 및 비트라인을 각각 노출시키는 제 3 접촉홀 및 제 4 접촉홀을 형성하는 공정과, 하드마스크층을 습식 방법으로 제거하고 제 3 및 제 4 접촉홀 내에 상부전극 및 비트라인과 접촉되는 제 3 및 제 4 플러그를 형성하는 공정을 구비한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, comprising: forming a first interlayer insulating layer having a first contact hole exposing a second impurity region on a semiconductor substrate on which a transistor including first and second impurity regions is formed; And forming a first plug in the first contact hole and forming a bit line in contact with the first plug on the first interlayer insulating layer, and forming a second interlayer insulating layer on the first interlayer insulating layer and Forming a second contact hole exposing the first impurity region in the second and first interlayer insulating layers, and forming a second plug in the second contact hole and contacting the second plug on the second interlayer insulating layer. Forming a capacitor having a dielectric layer and an upper electrode formed on the lower electrode and the lower electrode surface of the structure; and forming a third interlayer insulating layer covering the capacitor on the second interlayer insulating layer and forming a third interlayer insulating layer. Forming a hard mask layer exposing a portion of the substrate; and a third contact hole and a fourth contact that expose the upper electrode and the bit line by anisotropically etching the third and second interlayer insulating layers using the hard mask layer. Forming a hole; and removing the hard mask layer by a wet method and forming third and fourth plugs in contact with the upper electrode and the bit line in the third and fourth contact holes.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 커패시터 상에 형성되는 층간절연층에 접촉홀을 형성할 때 사용되는 하드 마스크를 커패시터의 상부전극이 식각에 의한 손상없이 제거할 수 있는 반도체장치의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, a semiconductor device capable of removing a hard mask used when forming a contact hole in an interlayer insulating layer formed on a capacitor without damaging the upper electrode of the capacitor by etching. It relates to a manufacturing method of.
DRAM(dynamic random access memory)과 같은 메모리소자에 있어서 셀 캐패시턴스의 증가는 셀의 독출능력을 향상시키고 소프트 에러율을 감소시키므로 셀의 메모리 특성을 향상시키는데 크게 기여한다. 그런데, 메모리소자의 집적도가 증가함에 따라 하나의 칩에서 단위 셀이 차지하는 면적이 감소되므로 캐패시터의 면적이 감소되어 셀 커패시턴스가 감소된다. 그러므로, 단위 셀에서 차지하는 면적을 증가시키지 않으면서도 셀 커패시턴스를 증가시키는 것이 필요하다.In a memory device such as a dynamic random access memory (DRAM), an increase in cell capacitance contributes greatly to improving a memory characteristic of a cell because the cell readability is improved and a soft error rate is reduced. However, as the degree of integration of the memory device increases, the area occupied by the unit cell in one chip is reduced, so that the area of the capacitor is reduced and the cell capacitance is reduced. Therefore, it is necessary to increase the cell capacitance without increasing the area occupied by the unit cell.
단위 셀의 캐패시턴스를 증가시키기 위한 많은 연구 보고들이 계속되어 왔는데, 이들의 대부분은 유전층을 유전상수가 큰 강유전체로 형성하거나, 또는, 하부 전극를 실린더형 구조(Cylindrical Structure)로 형성하여 유전층의 면적을 증가시키는 것이다.Many studies have been conducted to increase the unit cell capacitance, most of which increase the area of the dielectric layer by forming the dielectric layer as a ferroelectric having a high dielectric constant or by forming the lower electrode as a cylindrical structure. It is to let.
실린더형 구조의 커패시터를 갖는 소자는 층간절연층에 커패시터의 상부전극을 노출시키는 접촉홀과 비트라인을 노출시키는 접촉홀을 동시에 형성한다. 상기에서 커패시터를 덮는 층간절연층이 매우 두껍게 형성되므로 이 층간절연층을 식각하여 커패시터의 상부전극을 노출시키는 접촉홀과 비트라인을 노출시키는 접촉홀을 형성할 때 다결정실리콘층으로 이루어진 하드 마스크를 사용하여야 한다. 그리고, 층간절연층 상의 다결정실리콘층으로 이루어진 하드 마스크를 에치 백(etchback)하여 제거하고 커패시터의 상부전극을 노출시키는 접촉홀과 비트라인을 노출시키는 접촉홀 내에 각각 플러그를 형성한다.A device having a capacitor having a cylindrical structure simultaneously forms a contact hole for exposing the upper electrode of the capacitor and a contact hole for exposing the bit line to the interlayer insulating layer. Since the interlayer insulating layer covering the capacitor is formed very thick, a hard mask made of a polysilicon layer is used when etching the interlayer insulating layer to form a contact hole exposing the upper electrode of the capacitor and a contact hole exposing the bit line. shall. Then, the hard mask made of a polysilicon layer on the interlayer insulating layer is etched back to remove the plug, and a plug is formed in each of the contact hole exposing the upper electrode of the capacitor and the contact hole exposing the bit line.
종래에는 하드 마스크로 사용된 다결정실리콘층을 건식 식각 방법으로 에치 백하여 제거하였다. 즉, 종래에는 하드 마스크로 사용된 다결정실리콘층을 KrF 또는 ArF를 에천트로 사용하는 건식 식각 방법으로 에치 백하여 제거하였다.Conventionally, the polysilicon layer used as a hard mask was removed by etching back by a dry etching method. That is, conventionally, the polycrystalline silicon layer used as a hard mask was etched back by dry etching using KrF or ArF as an etchant.
그러나, KrF 또는 ArF를 사용하는 건식 식각 방법에 의한 에치 백시 하드 마스크로 사용된 다결정실리콘층을 제거할 때 접촉홀들에 의해 노출된 커패시터의 상부전극과 비트라인도 식각되어 손상될 수 있다. 특히, 커패시터는 상부전극 뿐만 아니라 유전층, 하부전극 및 하부의 층간절연층도 식각되어 노출되지 않아야 될 비트라인도 노출된다. However, when removing the polysilicon layer used as the etch backsi hard mask by the dry etching method using KrF or ArF, the upper electrode and the bit line of the capacitor exposed by the contact holes may be etched and damaged. In particular, the capacitor exposes not only the upper electrode but also the bit line that should not be exposed by etching the dielectric layer, the lower electrode and the lower interlayer insulating layer.
그러므로, 접촉홀 내에 플러그를 형성하면 커패시터의 상부전극과 하부전극 뿐만 아니라 비트라인과 단락되어 소자 불량의 원인으로 작용하므로 수율이 저하되는 문제점이 있었다. Therefore, when the plug is formed in the contact hole, short circuits occur not only with the upper and lower electrodes of the capacitor, but also with the bit lines, thereby causing a problem of device defects.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 제안된 것으로서, 플러그에 의해 커패시터의 상부전극이 하부전극 또는 비트라인과 접촉되지 않도록 하여 소자 불량을 방지하므로 수율을 향상시킬 수 있는 반도체장치의 제조방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been proposed to solve the above problems, and prevents device defects by preventing the upper electrode of the capacitor from contacting the lower electrode or the bit line by a plug, thereby manufacturing a semiconductor device capable of improving yield. The purpose is to provide a method.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제 1 및 제 2 불순물영역을 포함하는 트랜지스터가 형성된 반도체기판 상에 상기 제 2 불순물영역을 노출시키는 제 1 접촉홀을 갖는 제 1 층간절연층을 형성하는 공정과, 상기 제 1 접촉홀 내에 제 1 플러그를 형성하고 상기 제 1 층간절연층 상에 상기 제 1 플러그와 접촉되는 비트라인을 형성하는 공정과, 상기 제 1 층간절연층 상에 제 2 층간절연층을 형성하고 상기 제 2 및 제 1 층간절연층에 상기 제 1 불순물영역을 노출시키는 제 2 접촉홀을 형성하는 공정과, 상기 제 2 접촉홀 내에 제 2 플러그를 형성하고 상기 제 2 층간절연층 상에 상기 제 2 플러그와 접촉되는 실린더 구조의 하부전극과 이 하부전극 표면 상에 유전층 및 상부전극이 형성된 커패시터를 형성하는 공정과, 상기 제 2 층간절연층 상에 커패시터를 덮는 제 3 층간절연층을 형성하고 이 제 3 층간절연층 상에 일 부분을 노출시키는 하드마스크층을 형성하는 공정과, 상기 하드마스크층을 이용하여 상기 제 3 및 제 2 층간절연층을 이방성 식각하여 상기 상부전극 및 비트라인을 각각 노출시키는 제 3 접촉홀 및 제 4 접촉홀을 형성하는 공정과, 상기 하드마스크층을 습식 방법으로 제거하고 상기 제 3 접촉홀 및 제 4 접촉홀 내에 상기 상부전극 및 비트라인과 접촉되는 제 3 플러그 및 제 4 플러그를 형성하는 공정을 구비한다.A semiconductor device manufacturing method according to the present invention for achieving the above object is a first interlayer having a first contact hole for exposing the second impurity region on a semiconductor substrate on which a transistor including first and second impurity regions is formed; Forming an insulating layer, forming a first plug in the first contact hole and forming a bit line in contact with the first plug on the first interlayer insulating layer, and on the first interlayer insulating layer Forming a second interlayer insulating layer in said second interlayer insulating layer and exposing said second impurity region in said second and first interlayer insulating layers, and forming a second plug in said second contact hole, Forming a lower electrode having a cylindrical structure in contact with the second plug on a second interlayer insulating layer, and a capacitor having a dielectric layer and an upper electrode formed on the lower electrode surface; Forming a third interlayer dielectric layer covering the capacitor on the interlayer dielectric layer, and forming a hard mask layer exposing a portion on the third interlayer dielectric layer; and using the hard mask layer to form the third and second interlayer dielectric layers. Anisotropically etching the interlayer insulating layer to form a third contact hole and a fourth contact hole exposing the upper electrode and the bit line, respectively, and removing the hard mask layer by a wet method, and removing the third contact hole and the fourth contact hole. And forming a third plug and a fourth plug in contact holes with the upper electrode and the bit line.
상기에서 제 1 및 제 2 불순물영역이 소오스 및 드레인영역이다.In the above, the first and second impurity regions are source and drain regions.
상기에서 커패시터를 MIM(Metal-Insulator-Metal) 구조 또는 MIS(Metal-Insulator-Silicon) 구조로 형성한다. The capacitor is formed in a metal-insulator-metal (MIM) structure or a metal-insulator-silicon (MIS) structure.
상기에서 제 3 층간절연층을 PSG(Phospho Silicate Glass), BPSG(Boro-Phospho Silicate Glass), TEOS 또는 SOG(Spin On Glass)를 코팅하여 형성한다.The third interlayer insulating layer is formed by coating PSG (Phospho Silicate Glass), BPSG (Boro-Phospho Silicate Glass), TEOS, or SOG (Spin On Glass).
상기에서 제 3 층간절연층을 CMP(Chemical Mechanical Polishing) 방법으로 평탄화하는 공정을 더 구비한다.The method may further include planarizing the third interlayer insulating layer by a chemical mechanical polishing (CMP) method.
상기에서 하드마스크층을 다결정실리콘을 100 ∼ 1000Å의 두께로 증착하여 형성한다.The hard mask layer is formed by depositing polysilicon to a thickness of 100 to 1000 GPa.
상기에서 하드마스크층을 부피비가 10 : 1 ∼ 1 : 500인 NH4OH : H2O 용액 또는 부피비가 20 : 1 ∼ 1 : 100인 HF/HNO3 용액으로 식각하여 제거한다.The hard mask layer is removed by etching with a NH 4 OH: H 2 O solution having a volume ratio of 10: 1-1: 500 or a HF / HNO 3 solution having a volume ratio of 20: 1-1: 100.
상기에서 하드마스크층을 식각조 온도가 4 ∼ 100℃인 상태에서 5 ∼ 3600초 동안 침지하여 식각한다.In the above, the hard mask layer is etched by etching for 5 to 3600 seconds while the etching bath temperature is 4 to 100 ° C.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. The above objects, features and advantages will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1d는 본 발명에 따른 반도체장치의 제조공정도이다.1A to 1D are manufacturing process diagrams of a semiconductor device according to the present invention.
도 1a를 참조하면, 소오스 및 드레인영역으로 사용되는 제 1 및 제 2 불순물영역(13a)(13b)을 포함하는 트랜지스터(도시되지 않음)가 형성된 반도체기판(11) 상에 산화실리콘 또는 질화실리콘 등의 무기 절연물질을 CVD 방법으로 도포하여 제 1 층간절연층(15)을 형성한다. 그리고, 제 1 층간절연층(15)을 포토리쏘그래피 방법으로 패터닝하여 제 1 불순물영역(13b)을 노출시키는 제 1 접촉홀(17)을 형성한다.Referring to FIG. 1A, silicon oxide, silicon nitride, or the like is formed on a semiconductor substrate 11 on which transistors (not shown) including first and second impurity regions 13a and 13b used as source and drain regions are formed. Of inorganic insulating material is applied by CVD to form the first interlayer insulating layer 15. The first interlayer insulating layer 15 is patterned by a photolithography method to form a first contact hole 17 exposing the first impurity region 13b.
제 1 접촉홀(17) 내에 제 2 불순물영역(13b)과 접촉되는 제 1 플러그(19)을 형성한다. 상기에서 제 1 플러그(19)를 텅스텐, 코발트, 크롬 또는 몰리브덴 등의 금속을 CVD 방법으로 제 1 접촉홀(17)을 채우도록 증착한 후 에치백하여 형성한다.A first plug 19 in contact with the second impurity region 13b is formed in the first contact hole 17. The first plug 19 is formed by depositing a metal such as tungsten, cobalt, chromium, or molybdenum so as to fill the first contact hole 17 by CVD.
제 1 층간절연층(15) 상에 텅스텐, 코발트, 크롬 또는 몰리브덴 등의 금속을 CVD 방법으로 증착한 후 포토리쏘그래피 방법으로 패터닝하여 제 1 플러그(19)와 접촉되어 전기적으로 연결되는 비트라인(21)을 형성한다. A bit line is deposited on the first interlayer insulating layer 15 by a metal CVD method such as tungsten, cobalt, chromium or molybdenum, and then patterned by photolithography to contact the first plug 19 to be electrically connected. 21).
제 1 층간절연층(15) 상에 산화실리콘 또는 질화실리콘 등의 무기 절연물질을 비트라인(21)을 덮도록 도포하여 제 2 층간절연층(23)을 형성한다. 그리고, 제 1 및 제 2 층간절연층(15)(23)을 포토리쏘그래피 방법으로 패터닝하여 제 1 불순물영역(13a)를 노출시키는 제 2 접촉홀(25)을 형성한다. An inorganic insulating material such as silicon oxide or silicon nitride is coated on the first interlayer insulating layer 15 to cover the bit line 21 to form a second interlayer insulating layer 23. The first and second interlayer insulating layers 15 and 23 are patterned by photolithography to form second contact holes 25 exposing the first impurity regions 13a.
도 1b를 참조하면, 제 2 접촉홀(25) 내에 제 1 불순물영역(13a)과 접촉되는 제 2 플러그(27)을 형성한다. 상기에서 제 2 플러그(27)를 제 1 플러그(19)와 같이 제 2 층간절연층(23) 상에 텅스텐, 코발트, 크롬 또는 몰리브덴 등의 금속을 CVD 방법으로 제 2 접촉홀(25)을 채우도록 증착한 후 에치 백하여 형성한다.Referring to FIG. 1B, a second plug 27 in contact with the first impurity region 13a is formed in the second contact hole 25. The second plug 27 is filled with the second contact hole 25 by the CVD method with a metal such as tungsten, cobalt, chromium, or molybdenum on the second interlayer insulating layer 23, like the first plug 19. After evaporation, it is formed by etching back.
제 2 층간절연층(23) 상에 제 2 플러그(27)와 접촉되어 전기적으로 연결되게 커패시터의 하부전극(29)을 실리더 구조로 형성한다. 상기에서 하부전극(29)을 제 2 층간절연층(23) 상에 이 제 2 층간절연층(23)과 식각 선택비가 다른 무기절연물질인 질화실리콘 또는 산화실리콘을 증착하고 제 2 플러그(27)가 노출되도록 패터닝한 희생막(도시되지 않음)을 형성한 후, 이 희생막 상에 Ti 또는 TiN 등을 각각 또는 이들의 조합하는 구조를 갖도록 CVD 방법 또는 원자층증착(ALD) 방법으로 50 ∼ 500Å 정도의 두께로 제 2 플러그(27)와 접촉되게 증착하여 형성한다.The lower electrode 29 of the capacitor is formed in a cylinder structure on the second interlayer insulating layer 23 to be in electrical contact with the second plug 27. The lower electrode 29 is deposited on the second interlayer insulating layer 23 by depositing silicon nitride or silicon oxide, which is an inorganic insulating material having an etch selectivity different from that of the second interlayer insulating layer 23, and the second plug 27. 50 to 500 kV by the CVD method or the atomic layer deposition (ALD) method, after forming a sacrificial film (not shown) patterned to expose the It is formed by being deposited in contact with the second plug 27 to a thickness of about.
그리고, 희생막 상에 도포된 금속을 제거하여 하부전극(29) 각각을 전기적으로 절연시킨 후 희생막을 습식 식각 방법에 의해 제거한다. 상기에서 제 2 층간절연층(23)은 희생막과 식각 선택비가 다르므로 희생막 제거시 손상되지 않는다.Then, the metal applied on the sacrificial film is removed to electrically insulate each of the lower electrodes 29, and then the sacrificial film is removed by a wet etching method. Since the second interlayer insulating layer 23 has a different etching selectivity from the sacrificial layer, the second interlayer insulating layer 23 is not damaged when the sacrificial layer is removed.
하부전극(29) 표면에 유전층(31) 및 상부전극(33)을 순차적으로 적층하여 형성한다. 상기에서 유전층(31)은 금속유기화학증착(MOCVD) 방법 또는 ALD 방법으로 Al2O3, Al2O3/HfO2 혼합막, HfO2, SiO2, Si3N4, SiO2/Si3N4 혼합막, TaON, Ta2O5, TiO2, SrTiO3, (Ba,Sr)TiO3 또는 (Pb,Sr)TiO3 등을 50 ∼ 500Å 정도의 두께로 증착하여 형성한다. 그리고, 상부전극(33)을 Ti 또는 TiN 등을 각각 또는 이들의 조합하는 구조로 CVD 방법 또는 원자층증착(ALD) 방법으로 50 ∼ 500Å 정도의 두께로 증착하여 형성한다. 상기에서 유전층(31)이 실린터 구조의 하부전극(29) 표면 상에 형성되므로 면적이 증가되어 커패시턴스가 증가된다.The dielectric layer 31 and the upper electrode 33 are sequentially stacked on the lower electrode 29. The dielectric layer 31 may include Al2O3, Al2O3 / HfO2 mixed film, HfO2, SiO2, Si3N4, SiO2 / Si3N4 mixed film, TaON, Ta2O5, TiO2, SrTiO3, (Ba, Sr) TiO3 or (Pb, Sr) TiO3 or the like is deposited by a thickness of about 50 to 500 kPa. Then, the upper electrode 33 is formed by depositing a thickness of about 50 to 500 kV by the CVD method or the atomic layer deposition (ALD) method in a structure in which Ti, TiN, or the like is respectively or a combination thereof. Since the dielectric layer 31 is formed on the surface of the lower electrode 29 of the cylinder structure, the area is increased to increase the capacitance.
그리고, 상부전극(33) 및 유전층(31)을 하부전극(29) 상에만 위치되게 나머지 부분에 형성된 것을 포토리쏘그래피 방법으로 패터닝하여 제거하므로써 MIM(Metal-Insulator-Metal) 구조의 커패시터를 완성한다. The capacitor formed in the metal-insulator-metal (MIM) structure is completed by patterning and removing the upper electrode 33 and the dielectric layer 31 formed on the remaining portions so as to be located only on the lower electrode 29 by photolithography. .
상기에서 커패시터를 상부전극(33)을 Ti 또는 TiN 등을 각각 또는 이들의 조합하는 구조 대신에 비정질실리콘으로 형성하여 MIS(Metal-Insulator-Silicon) 구조로 형성할 수도 있다. 상기에서 상부전극(33)을 비정질실리콘으로 형성할 때에는 100 ∼ 1000Å 정도의 두께로 증착하여 형성한다. The capacitor may be formed of an amorphous silicon instead of a structure in which the upper electrode 33 is formed of Ti, TiN, or the like, respectively, or a combination thereof, to form a metal-insulator-silicon (MIS) structure. When the upper electrode 33 is formed of amorphous silicon, the upper electrode 33 is formed by depositing a thickness of about 100 to 1000 Å.
도 1c를 참조하면, 제 2 층간절연층(23) 상에 커패시터를 덮도록 PSG(Phospho Silicate Glass), BPSG(Boro-Phospho Silicate Glass), TEOS 또는 SOG(Spin On Glass)를 코팅하여 제 3 층간절연층(35)을 형성한다. 그리고, 제 3 층간절연층(35)을 CMP(Chemical Mechanical Polishing) 방법으로 평탄화한다.Referring to FIG. 1C, a third interlayer is formed by coating Phospho Silicate Glass (PSG), Boro-Phospho Silicate Glass (BPSG), TEOS, or SOG (Spin On Glass) to cover a capacitor on the second interlayer insulating layer 23. The insulating layer 35 is formed. Then, the third interlayer insulating layer 35 is planarized by a chemical mechanical polishing (CMP) method.
제 3 층간절연층(35) 상에 식각 선택비가 다른 다결정실리콘을 CVD 방법으로 100 ∼ 1000Å 정도의 두께로 증착하여 하드마스크층(36)을 형성한다. 그리고, 하드마스크층(36)을 포토리쏘그래피 방법으로 패터닝하여 제 3 층간절연층(35)을 노출시킨다.The hard mask layer 36 is formed on the third interlayer insulating layer 35 by depositing polycrystalline silicon having a different etching selectivity to a thickness of about 100 to 1000 mW by the CVD method. The hard mask layer 36 is patterned by a photolithography method to expose the third interlayer insulating layer 35.
도 1d를 참조하면, 하드마스크층(36)을 마스크로 사용하여 제 3 및 제 2 층간절연층(35)(23)의 노출된 부분을 이방성 식각하여 상부전극(33)을 노출시키는 제 3 접촉홀(37)과 비트라인(21)을 노출시키는 제 4 접촉홀(39)을 동시에 형성한다. 상기에서 상부전극(33)과 비트라인(21)이 단차를 가지나 이 상부전극(33)은 제 2 층간절연층(23)과 식각 선택비가 다르므로 손상되지 않는다.Referring to FIG. 1D, a third contact exposing the upper electrode 33 by anisotropically etching the exposed portions of the third and second interlayer insulating layers 35 and 23 using the hard mask layer 36 as a mask. The fourth contact hole 39 exposing the hole 37 and the bit line 21 is formed simultaneously. The upper electrode 33 and the bit line 21 have a step, but the upper electrode 33 is not damaged because the etching selectivity is different from that of the second interlayer insulating layer 23.
제 3 층간절연층(35) 상에 잔류하는 하드마스크층(36)을 식각조(bath) 내의 식각 용액에 침지하는 습식 식각 방법으로 제거하고 세정한다. 이 때, 상부전극(33) 및 비트라인(21)은 하드마스크층(36)과 식각 선택비가 다르므로 식각 손상되지 않는다. 상기에서 식각 용액으로 부피비가 10 : 1 ∼ 1 : 500인 NH4OH : H2O 용액 또는 부피비가 20 : 1 ∼ 1 : 100인 HF/HNO3 용액을 사용한다. 또한, 하드마스크층(36)을 식각할 때 식각조는 4 ∼ 100℃를 유지하며, 침지 시간은 5 ∼ 3600초 동안 진행한다. The hard mask layer 36 remaining on the third interlayer insulating layer 35 is removed and cleaned by a wet etching method immersed in an etching solution in an etching bath. In this case, since the etching selectivity of the upper electrode 33 and the bit line 21 is different from that of the hard mask layer 36, the etching is not damaged. As the etching solution, an NH 4 OH: H 2 O solution having a volume ratio of 10: 1 to 1: 500 or an HF / HNO 3 solution having a volume ratio of 20: 1 to 1: 100 is used. In addition, when the hard mask layer 36 is etched, the etching bath maintains 4 to 100 ° C., and the immersion time is performed for 5 to 3600 seconds.
그리고, 제 3 층간절연층(35) 상에 텅스텐, 코발트, 크롬 또는 몰리브덴 등의 금속을 제 3 접촉홀(37) 및 제 4 접촉홀(39)을 채워 상부전극(33) 및 비트라인(21)과 접촉되게 CVD 방법으로 증착한 후 에치 백하여 제 3 플러그(41) 및 제 4 플러그(43)을 형성한다.The upper electrode 33 and the bit line 21 are filled with a metal such as tungsten, cobalt, chromium, or molybdenum on the third interlayer insulating layer 35 by filling the third contact hole 37 and the fourth contact hole 39. ) Is deposited by CVD and then etched back to form a third plug 41 and a fourth plug 43.
상술한 바와 같이 본 발명은 제 3 및 제 4 접촉홀을 형성할 때 마스크로 사용된 하드마스크층을 NH4OH : H2O 용액 또는 HF/HNO3 용액에 침지시켜 상부전극과 비트라인을 식각 손상되지 않도록 제거하고, 이 제 3 및 제 4 접촉홀 내에 이 상부전극 및 비트라인과 접촉되어 전기적으로 연결되는 제 3 및 제 4 플러그를 형성하는 데, 상부전극이 손상되지 않으므로 제 3 플러그에 의해 하부전극 또는 비트라인과 접촉되지 않게된다.As described above, in the present invention, the hard mask layer used as a mask when forming the third and fourth contact holes is immersed in NH4OH: H2O solution or HF / HNO3 solution to remove the upper electrode and the bit line so as not to etch damage. And forming third and fourth plugs in the third and fourth contact holes that are in electrical contact with the upper electrode and the bit line. Since the upper electrode is not damaged, the lower electrode or the bit line is formed by the third plug. Will not come into contact with
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
따라서, 본 발명은 커패시터의 상부전극이 플러그에 의해 하부전극 또는 비트라인과 접촉되지 않으므로 소자 불량을 방지하여 수율을 향상시킬 수 있는 잇점이 있다.Therefore, the present invention has an advantage that the upper electrode of the capacitor is not in contact with the lower electrode or the bit line by the plug, thereby improving the yield by preventing device defects.
도 1a 내지 도 1d는 본 발명에 따른 반도체장치의 제조공정도. 1A to 1D are manufacturing process diagrams of a semiconductor device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명** Explanation of symbols for the main parts of the drawings *
11 : 반도체기판 13a, 13b : 제 1 및 제 불순물영역11: semiconductor substrate 13a, 13b: first and impurity regions
15 : 제 1 층간절연층 17 : 제 1 접촉홀15: first interlayer insulating layer 17: first contact hole
19 : 제 1 플러그 21 : 비트라인19: First plug 21: Bit line
23 : 제 2 층간절연층 25 : 제 2 접촉홀23: second interlayer insulating layer 25: second contact hole
27 : 제 2 플러그 29 : 하부전극27: second plug 29: lower electrode
31 : 유전층 33 : 상부전극31 dielectric layer 33 upper electrode
35 : 제 3 층간절연층 36 : 하드마스크층35: third interlayer insulating layer 36: hard mask layer
37 : 제 3 접촉홀 39 : 제 4 접촉홀37: third contact hole 39: fourth contact hole
41 : 제 3 플러그 43 : 제 4 플러그 41: third plug 43: fourth plug
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