KR20050062400A - 반도체장치 및 반도체장치의 구동방법 - Google Patents

반도체장치 및 반도체장치의 구동방법 Download PDF

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KR20050062400A
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Abstract

무전지 가동의 RFID칩에 있어서, 안테나가 강전자계에 노출되었을 때 고전압AC신호가 발생하고, 그 AC신호를 정류함으로써 얻어진 DC전압도 고전압이 되어버린다. 결과적으로, 논리회로 및 클록 발생회로의 발열이나 소자파괴가 일어난다. 본 발명에 있어서는, 이하의 수단을 강구한다. AC신호를 정류함으로써 발생한 DC전압과 기준전압을 비교회로에 의해 비교하고, DC전압이 높아지면 스위칭소자가 온되어 안테나회로에 용량을 추가한다. 이에 따라, 안테나의 공진점은 변화되어 안테나회로에서 발생된 AC신호가 감쇠하고, 따라서 DC전압을 억제한다.

Description

반도체장치 및 반도체장치의 구동방법{SEMICONDUCTOR DEVICE AND DRIVING METHOD THEREOF}
본 발명은 IC카드 및 RFID(Radio Frequency IDentification: 무선주파수에 의한 비접촉 자동식별기술)에 사용하는 반도체장치에 관한 것이다. 특히, 본 발명은 비접촉으로 외부기기로부터 전력 및 데이터를 받아, 그 외부기기에 데이터를 전송하는 비접촉 IC카드 및 RFID칩을 포함하는 반도체장치 및 그 구동방법에 관한 것이다.
이때, RFID칩은, 예를 들면 태그로서 사용된다. 또한, IC 카드는 RFID의 일종이다.
최근, IC칩으로서 무선주파수에 의한 비접촉 ID칩, 즉 RFID칩이라고 부르고 있는 것이 주목받아, 고성능화로의 기대가 높아지고 있다. RFID칩은 비접촉으로 기록 정보를 읽어낼 수 있고, 무전지에서 동작하고, 내구성, 내후성이 뛰어나는 등의 특징을 가진다.
또한, RFID칩에는 CPU 등의 기능회로를 내장할 수 있다. 즉, RFID 칩은, 데이터 기록매체로 기능할 뿐만 아니라, 안전관리 등의 논리회로를 내장할 수 있다. RFID칩을 사용한 응용분야로서, 개인 식별, 상품 식별 및 위치측정 등의 여러 가지 응용이 있다.
종래의 RFID칩은 도 2와 같은 구성을 갖는다. 도 2에 나타낸 RFID칩(217)은 전원회로(214), 입출력회로(215), 안테나회로(216), 논리회로(210), 증폭기(211), 클록생성회로/디코더(212), 메모리(213) 등을 가진다. 안테나회로(216)는, 안테나배선(201)과, 안테나용량(202)을 가지고 있다.
RFID칩(217)은 독자적인 전원을 갖지 않는 대신에, RF 리더/라이터(200)로부터 발생하는 전자파(218)를 받음으로써 전력이 공급되어 동작한다.
RFID칩(217)의 동작을 도 2를 참조하여 설명한다. RF 리더/라이터(200)로부터의 전자파(218)를 안테나회로(216)가 받으면, 제1 커패시터(203), 제1 다이오드(204) 및 제3 다이오드(207), 제3 커패시터(208), 스위치소자(209) 등으로 구성되는 입출력회로(215)에 의해 입력신호로서 검출된다. 이 신호는 증폭기(211)에 의해 충분히 큰 진폭으로 증폭된 후, 클록생성회로/디코더(212)에 의해 클록, 데이터 및 명령으로 분리되고, 보내진 명령을 논리회로(210)에서 해독하고, 메모리(213)로부터 데이터를 판독하고, 그 메모리에 데이터를 기록한다.
데이터 판독은 논리회로(210)의 출력에 의해 스위칭소자(209)를 온/오프함으로써 행한다. 이것에 의해, 안테나회로(216)의 임피던스가 변화되어서 결과적으로 안테나회로(216)의 반사율을 변화시킨다. RF 리더/라이터(200)는 안테나회로(216)의 반사율의 변화를 모니터함으로써 RFID칩(217)으로부터의 데이터를 판독한다.
RFID칩(217)의 각 회로에서 소비하는 전력은 전원회로(214)에 의해 수신한 전자파(218)를 검파하고 평활함으로써 생기는 DC전원 VDD에 의해 공급된다. 전원회로(214)는, 제1 다이오드(204), 제2 다이오드(205) 및 제2 커패시터(206)를 구비한다. 제2 커패시터(206)는 각 회로에 전력을 공급하기 위해서 충분히 큰 커패시턴스 값을 갖는다.
도 11a 및 도 11b는 안테나회로(216)가 수신한 안테나 입력신호(A)에 대한 전원회로(214)로부터 출력된 DC전원의 출력(B)을 나타낸 것이다. 안테나 입력신호는 제1 다이오드(204) 및 제2 다이오드(205)에 의해 네가티브 성분은 제거되고, 포지티브 성분만 제2 다이오드(205)를 통과해서 각 회로에 전력을 공급한다. 커패시터(206)는 제2 다이오드(205)를 통해 포지티브 성분을 축적하고, 안테나 입력신호가 네가티브일 때에 전력을 공급한다. 따라서, VDD는 대체로 일정값이 되고, 전원회로(214)는 DC전압원으로서의 기능을 한다.
이러한 회로의 예로서, 예를 들면 하기 특허문헌 1이 있다.
[특허문헌 1] 일본특허공개 제 2000-299440호 공보
도 3은, RFID칩(309)의 일부 소자들인 안테나회로(308)와 전원회로(307)를 나타낸 것이다. 안테나회로(308)는, 안테나 배선(301)과, 안테나 커패시터(302)를 구비한다. 또 전원회로(307)는, 제1 커패시터(303)와, 제1 다이오드(304)와, 제2 다이오드(305)와, 제2 커패시터(306)를 구비한다.
RFID칩은 무전지 동작의 특성을 갖고, RF 리더/라이터로부터 발생하는 전자파를 안테나회로(308)에서 수신하여, 전원회로(307)에서 그것을 정류하는 것에 의해 발생하는 DC전압에 의해, RFID칩에 내장된 회로가 작동하는 구조로 되어 있다.
도 12는 안테나회로(308)가 수신한 전자계의 강도(실효치)에 대한 전원회로(307)가 정류한 DC전압의 강도관계를 나타낸다. 도 12에 나타낸 것처럼, 전원회로(307)가 정류한 DC전압의 강도는 원래의 전자계의 강도에 대략 비례해서 결정된다. 따라서, 안테나회로(308)가 강전자계에 노출되었을 경우에는, 안테나회로(308) 내부에서 고전압 AC신호가 발생하고, 그 결과 전원회로(307)에서의 AC 전압의 정류에 의해 얻어진 DC전압도 또한 고전압이 된다.
이에 따라, 논리회로부내의 메모리, 클록생성회로 등에 고전압이 인가되고, 그 경우에, 논리회로부가 발열할지도 모른다. 혹은, 그의 회로 소자는, 고전압에 의해 파괴되거나 다른 문제점이 일어날지도 모른다.
상기 문제를 감안하여, 본 발명의 목적은, 강전자계에 인가하는 경우에도 고전압의 발생을 막고, 이로써 회로의 가열, 소자의 파손을 막는데 있다.
상기 문제점을 해결하기 위해서, 본 발명에서는, 전원회로에 출력되는 DC전압을 모니터하고, 기준전압과의 비교를 행한다. 그리고, 모니터된 DC전압이 상기 기준전압을 넘었을 때에, 커패시터를 안테나회로내의 안테나 배선과 병렬로 접속하여, 안테나회로에서의 AC전압의 공진점을 변화시켜, 상기 AC전압을 감쇠시키는 것을 특징으로 한다. 상기 구성에 의해, 전원회로에 출력되는 DC전압레벨을 내릴 수 있다.
본 발명은, AC전압을 정류해서 DC전압으로 변환하는 변환회로와, 논리회로와, 메모리와, 입/출력회로, 그 입/출력회로 및 변환회로에 전기적으로 접속된 안테나회로, 기준전압원과, 기준전압원의 출력전압과 변환회로의 출력전압을 비교하는 비교회로와, 비교회로에 의해 제어되어, 일단이 접지된 스위칭소자와, 일단이 안테나회로에 전기적으로 접속되고, 타단이 스위칭소자의 접지되어 있지 않은 단에 전기적으로 접속된 커패시터를 구비한 반도체장치를 제공한다.
또한, 본 발명은, AC전압을 정류해서 DC전압으로 변환하는 변환회로와, 논리회로와, 메모리와, 입/출력회로와, 그 입/출력회로 및 변환회로에 전기적으로 접속된 안테나회로와, 복수의 기준전압원과, 각각의 기준전압원의 출력전압과 변환회로의 출력전압을 비교하는 복수의 비교회로와, 각각의 비교회로에 의해 제어되어, 일단이 접지된 복수의 스위칭소자와, 일단이 안테나회로에 전기적으로 접속되고, 타단이 각각의 스위칭소자의 접지되어 있지 않은 단에 전기적으로 접속된 복수의 커패시터를 구비한 반도체장치를 제공한다.
또, 본 발명은, AC전압을 정류해서 DC전압으로 변환하는 변환회로와, 논리회로와, 메모리와, 입/출력회로와, 비교회로와, 기준전압원과, 스위칭소자와, 커패시터와, 상기 입/출력회로 및 변환회로에 전기적으로 접속된 안테나회로를 구비하고, 상기 변환회로의 출력과 기준전압원이 비교회로에 전기적으로 접속되고, 상기 비교회로의 출력이 스위칭소자와 전기적으로 접속되고, 스위칭소자의 일단은 접지되고, 타단은 커패시터와 전기적으로 접속되며, 커패시터의 스위칭소자와 접속되어 있지 않은 일단이 안테나회로에 전기적으로 접속된 반도체 장치의 구동방법에 있어서, 비교회로에서 변환회로에 의해 변환된 DC전압의 값과 기준전압의 값의 비교를 행하는 단계와, DC전압의 값이 기준전압의 값을 넘었을 때에, 스위칭소자가 동작하고, 커패시터의 일단을 접지함으로써, 안테나회로에서의 AC전압의 공진점이 변화되어서 AC전압을 감쇠시킴으로써, 변환회로의 출력전압을 하강시키는 단계를 포함한 반도체장치의 구동방법을 제공한다.
또한, 본 발명은, AC전압을 정류해서 DC전압으로 변환하는 변환회로와, 논리회로와, 메모리와, 입/출력회로와, 복수의 비교회로와, 복수의 기준전압원과, 복수의 스위칭소자와, 복수의 커패시터와, 상기 입/출력회로 및 변환회로에 전기적으로 접속된 안테나회로를 구비하고, 상기 변환회로의 출력과, 복수의 기준전압원이 복수의 비교회로의 각각과 전기적으로 접속되고, 복수의 비교회로의 출력이 각각 다른 복수의 스위칭소자와 전기적으로 접속되며, 복수의 스위칭소자의 일단은 접지되고, 타단은 각각 다른 복수의 커패시터와 전기적으로 접속되고, 복수의 커패시터 각각의 스위칭소자와 접속되어 있지 않은 일단이 안테나회로에 전기적으로 접속된 반도체장치의 구동방법에 있어서, 복수의 비교회로의 각각에서 변환회로에 의해 변환된 DC전압의 값과 복수의 기준전압의 값의 비교를 행하는 단계와, DC전압의 값이 기준전압의 값을 넘었을 때에, 복수의 스위칭소자 중 하나 또는 복수가 동작하고, 복수의 커패시터 중 하나 또는 복수의 것의 일단을 접지시킴으로써 안테나회로에서의 AC전압의 공진점이 변화되어서 AC전압을 감쇠시키는 것에 의해, 변환회로의 출력전압을 하강시키는 단계를 포함한 반도체장치의 구동방법을 제공한다.
본 발명에 의해 특수한 프로세스를 필요로 하지 않고, 강전자계를 인가하는 경우에도 소자의 파손을 초래하지 않는 반도체장치, 및 그 구동방법을 실현할 수 있다. 또한, 복수의 비교회로가 배치된 구성을 채택하는 경우, 표준화회로는, 부정되게 전압을 표준화하도록 제공될 수 있다.
[실시형태]
도 4를 이용하여 본 발명의 RFID칩(413)에 관하여 설명한다. 도 4에 나타낸 것처럼, 본 발명에서는, 전원회로(410)는, 그 전원회로에 출력된 VDD의 모니터회로(407), 기준전압원(412), DC전압과 기준전압원(412)의 전압을 비교하는 비교회로(408), 스위칭소자(409) 및 제1 커패시터(403)를 구비한다.
또한, 전원회로(410)는, 제1 다이오드(404)와, 제2 다이오드(405)와, 제2 커패시터(406)를 가지고 있다. 이때, 제1 다이오드(404)와, 제2 다이오드(405)와, 제2 커패시터(406)로 이루어진 회로는, 정류를 통해 AC 전압을 DC 전압으로 변환하는기능을 갖는다. 안테나회로(411)는, 안테나배선(401)과, 안테나 커패시터(402)를 가지고 있다.
도 4를 이용하여 RFID칩(413)의 동작을 설명한다. 안테나회로(411)가 노출되는 전자계가 낮은 경우, 즉 발생하는 DC전압의 값이 기준전압원(412)의 전압의 값보다 낮은 경우에, 비교회로(408)는 동작하지 않고, 따라서 스위칭소자(409)도 동작하지 않는다.
안테나회로(411)가 강전자계에 노출됨으로써 DC전압이 소정 레벨보다 크면, 비교회로(408)가 작동하여, 스위칭소자(409)가 온하여 커패시터(403)의 일단이 접지된다. 이러한 동작은, 안테나회로(411)의 용량이 증대하는 것과 같으며, 안테나회로(411)의 동조점이 최적값으로부터 변화되는 경우, 신호가 감쇠한다. 이에 의해, 발생하는 VDD의 레벨이 저하한다. 따라서, 안테나회로(411)가 강전자계에 노출된 경우에도 VDD의 전압레벨을 억제할 수 있고, 논리회로에 고전압이 걸리는 것을 막을 수 있다. 또한, 이러한 안테나 패키징 칩은, 무선 칩이라고도 한다.
본 발명의 보다 구체적인 구성에 대해서, 도 1을 사용하여 설명한다. 도 1은, 본 발명의 RFID칩의 일례이다. RFID칩(100)은 절연기판 위에 형성된 안테나회로(101), 전원회로(102), 입/출력회로(103), 변환회로(123) 등을 가진다.
안테나회로(101)는, 안테나배선(105) 및 안테나 커패시터(106)를 가진다. 전원회로(102)는, 모니터회로(104), 제1 다이오드(107), 제2 다이오드(108), 제1 커패시터(109), 비교회로(112), 제1 스위칭소자(113) 및 제2 커패시터(114)를 가진다. 입/출력회로(103)는, 제1 다이오드(107)(전원회로(102)에서 사용하고 있는 것과 공통), 제3 다이오드(115), 제3 커패시터(116), 제2 스위칭소자(117), 증폭기(118), 클록생성회로/디코더(119), 논리회로(120), 메모리(121) 및 기준전압원(122)을 가진다.
본 발명의 RFID칩의 동작에 대해서, 도 1을 사용하여 설명한다. RF 리더/라이터(도면에는 나타내지 않는다)로부터의 전자파를 안테나회로(101)가 받으면, 입/출력회로(103)에 의해, 출력신호로서 검출된다. 이 신호는 증폭기(118)에 의해 충분히 큰 진폭으로 증폭된 후, 클록생성회로/디코더(119)에 의해 클록, 데이터 및 명령으로 분리되어, 보내진 명령을 논리회로(120)에서 해독하고, 메모리(121)에 대한 데이터를 판독/기록한다.
그 데이터 판독은 입/출력회로(103)의 출력에 의해 제2 스위칭소자(117)를 온/오프함으로써 행한다. 이것에 의해, 안테나회로(101)의 임피던스가 변화되어서 결과적으로 안테나회로(101)의 반사율을 변화시킨다. RF 리더/라이터는 안테나회로(101)의 반사율의 변화를 모니터하여 RFID칩(100)으로부터의 데이터를 판독한다.
RFID칩(100)의 각 회로에서 소비하는 전력은, 전원회로(102)에서 안테나회로(101)에 의해 수신한 전자파를 검파 및 평활함으로써 생기는 DC전원 VDD에 의해 공급된다. 전원회로(102)에서의 변환회로(123)는, AC 전압을 정류를 통해서 DC 전압으로 변환하는 기능을 갖는다. 변환회로(123)는, 제1 다이오드(107), 제2 다이오드(108) 및 제1 커패시터(109)로 구성된다. 제1 커패시터(109)는, 각 회로에 전력을 공급하기 위해서 충분히 큰 용량을 갖는다.
DC전원의 전압 VDD는, RF 리더/라이터로부터의 전자파의 강도에 의해 결정되지만, 이때 전자파가 지나치게 강하여 VDD가 필요 이상으로 고전압이 되고, 회로의 발열이나 소자의 파괴가 일어나는 것을 막기 위해서 모니터회로(104), 비교회로(112), 제1 스위칭소자(113) 및 기준전압원(122)을 이용하여 DC전압 VDD의 컨트롤을 행한다.
모니터회로(104)로서, 도 1에서는 저항 110 및 저항 111을 사용한다. 비교회로(112)내에서 모니터회로(104)로부터 출력된 VDD와 기준전압원(122)의 전압과의 비교를 행한다. 그러나, 기준전압원(122)은 임의의 구성을 갖기도 하고, 특히 RFID 칩의 특성으로 인한 회로영역에서 제한이 있을 수 있으므로 상기 VDD를 사용하여 구성되는 것이 바람직하다. 본 실시형태에서는, VDD를 사용하여 기준전압을 발생하는 회로구성을 채택한다.
도 21은 기준전압원(122)의 예시 구성을 나타낸다. 그 회로는, 저항(1701) 및 다이오드(1702-1704)를 구비한다. 그 다이오드(1702-1704)로는, 예를 들면 다이오드 접속된 TFT들을 사용할 수 있다.
도 21에서, 저항(1701)의 일단은 VDD에 접속되고 그의 타단은 출력단(도 1의 기준전압원(122)의 전압에 해당함)에 접속된다. 다이오드(1702-1704)는 직렬로 접속된다. 각 다이오드의 일단은 접지되고 그 타단은 출력단에 접속된다. 이러한 구성에 의하면, 기준전압을 발생할 수 있다. 동시에 출력과 VDD의 전압비는 쉽게 저항(1701)에 의해 결정되어 변화될 수 있다. 말할필요도 없이, 도 21에는 예만을 도시하였고, 본 발명은 여기서의 회로구성, 물질 및 다이오드의 수에 한정되지 않는다.
이와 같이, 비교회로(112)에서, 기준전압원(122)에서 발생하는 전압과 모니터회로(104)의 출력전압을 비교하여, 그 기준전압원(122)에서 발생한 전압이 큰 경우, 제1 스위칭소자는 구동되지 않고, VDD의 전압레벨은 직접 논리회로(120) 등에 인가된다. 한편, 상기 모니터회로(104)의 출력전압이 기준전압원(122)에서 발생한 전압보다 큰 경우에, 제2 커패시터(114)의 일단이 제1 스위칭소자(113)를 구동하여서 상기 비교회로(112)의 출력과 접지된다. 이 동작에 의해, 안테나회로(101)의 용량이 증대하는 것과 같고, 안테나회로(101)의 동조점은 최적값으로부터 변화되는 경우, 신호들은 감쇠된다. 따라서, 그 발생한 VDD의 레벨은 저하한다. 그래서, 안테나회로(101)가 강전자계에 노출되는 경우라도, VDD의 전압레벨은 억제될 수 있고, 논리회로(120) 등은 고전압이 인가되는 것을 막을 수 있다.
비교회로(112)는 공지의 것을 사용할 수 있지만, 여기에서는 비교회로(112)의 일례로서, 도 16에 비교회로를 나타낸다. 비교회로는, P채널형 TFT(601, 602), N채널형 TFT(603, 604), 정전류원(605), 인버터(606, 607)를 가진다. 비교회로는 2개의 입력 단자 IN1, IN2를 갖는다. IN1은 N 채널형 TFT(603)의 게이트에 접속되고 IN2는 N채널형 TFT(604)의 게이트에 접속된다. 그 N채널형 TFT(603)의 드레인 및 소스 중 한쪽은 P채널형 TFT(601, 602)의 게이트와 P채널형 TFT(601)의 드레인 및 소스 중 한쪽에 접속된다. 그 N채널형 TFT(604)의 드레인 및 소스 중 한쪽(이 점은 A점이라고 함)은 P채널형 TFT(602)의 드레인 및 소스 중 한쪽에 접속된다. 또한, 점 A는 직렬로 접속된 인버터(606, 607)에 접속되고, 비교회로의 출력에 해당한다. N 채널형 TFT(603, 604)의 드레인 및 소스 중 다른쪽은 각기 정전류원(605)에 접속되고, P채널형 TFT(601,602)의 드레인 및 소스 중 다른쪽은 VDD에 각기 접속된다.
비교회로는 2개의 입력 단자 IN1, IN2를 가지고, 양자의 신호전압에 의해 회로의 출력이 변화된다. IN1, IN2 모두 N채널형 TFT를 온할 수 없는 경우, A점은 부유 상태가 된다. IN1만이 N채널형 TFT(603)를 온할 수 있는 경우에는, 정전류원(605)은 P채널형 TFT(601, 602)에 전류를 보내 P채널형 TFT(601, 602)을 온시킨다. 따라서 A점의 전위는 Hi가 되어, 출력도 Hi가 된다. 한편, IN2만이 N채널형 TFT(604)를 온할 수 있는 경우에는, A점에 정전류원(605)으로부터의 전류가 들어가 A점의 전위는 Lo가 된다. 입력단자 모두는 N채널형 TFT를 온할 수 있다, 즉 IN1은 N채널형 TFT 603을 온할 수 있고, IN2는 N채널형 TFT 604를 온할 수 있는 전압의 경우는 전압의 높은 쪽이 우선된다. 예를 들면 IN1의 전압이 IN2의 전압보다 크면, N채널형 TFT(603)가 먼저 온 해서, 정전류원(605)은 P채널형 TFT(601, 602)에 전류를 보내 P채널형 TFT(601, 602)을 온시킨다. 따라서, A점의 전위는 Hi가 되고, 출력도 또한 Hi가 된다.
이러한 동작을 이용하여, IN1에 모니터회로(104)로부터의 출력, IN2에 기준전압원(122)으로부터의 전압신호를 입력한다. 이때, 기준전압원(122)의 전압은 적어도 N채널형 TFT(604)를 온할 수 있는 만큼의 전압을 가지도록 한다. 이러한 입력으로 함으로써 기준전압원(122)의 전압 쪽이 높을 때에는 비교회로의 출력은 Lo가 되고, 모니터회로(104)로부터의 출력이 기준전압원(122)의 전압보다도 높아진 시점에서 비교회로(112)의 출력은 Hi가 된다.
즉, 본 발명의 비교회로는 상술한 예로 한정되지 않고, 비교회로는 도 23에 도시된 것과 같은 구성을 갖고, 여기서 IN2의 입력전압은 모니터회로(104)의 출력 VDD가 커질 때까지 IN1의 입력전압보다 크다.
도 23에 도시된 비교회로는, P채널형 TFT(1901, 1902), N채널형 TFT(1903,1904), 정전류원(1905), 인버터(1906, 1907) 및 N채널형 TFT(1908)를 구비한다. 비교회로는 2개의 입력단자 IN1, IN2를 갖는다. IN1은 N 채널형 TFT(1908)의 드레인 및 소스 중 한쪽에 접속된다. 그 N채널형 TFT(1908)의 드레인 및 소스 중 다른쪽은 N채널형 TFT(1903)의 게이트에 접속된다. IN2는, N채널형 TFT(1904) 및 N채널형 TFT(1908)의 게이트에 접속된다. N채널형 TFT(1903)의 드레인 및 소스 중 한쪽은, P채널형 TFT(1901,1902)의 게이트 및 P채널형 TFT(1901)의 드레인 및 소스 중 한쪽에 접속된다. N채널형 TFT(1904)의 드레인 및 소스 중 한쪽(이 점은 A점이라고 함)은 P채널형 TFT(1902)의 드레인 및 소스 중 한쪽에 접속된다. 또한, A점은, 직렬로 접속된 인버터(1906, 1907)에 접속되고, 비교회로의 출력에 해당한다. N채널형 TFT(1903, 1904)의 드레인 및 소스중 다른쪽은, 각각 정전류원(1905)에 접속되고, P채널형 TFT(1901,1902)의 드레인 및 소스 중 다른쪽은 각각 VDD에 접속된다. 도 23에 도시된 회로는, N채널형 TFT(1908)를 통과한 후 임계전압의 레벨로 감소되는 IN1의 입력을 사용하여 상기 IN2의 입력전압이 IN1의 입력전압보다 크도록 구성된다.
이때, 비교회로(112) 및 기준전압원(122)은 1종류에 한정할 필요는 없고, 복수의 기준전압원을 이용하여도 좋다. 도 5는 복수의 비교회로 및 기준전압원을 사용한 일례로서, 3개의 서로 다른 비교회로 및 기준전압원을 사용한 예를 나타낸다.
모니터회로로부터 출력된 DC전압 VDD는, 제1 비교회로(507), 제2 비교회로(508), 제3 비교회로(509)에 있어서 다른 3개의 기준전압원(510, 511, 512)으로부터의 전압신호(ref1, ref2, ref3)와 모니터회로로부터의 출력전압의 비교를 행한다.
여기에서 기준전압원(510, 511, 512)로부터의 전압 ref1, ref2, ref3의 크기를 ref1<ref2<ref3으로 정한다. 모니터회로의 출력이 ref1보다도 작을 경우는 어느 스위칭소자도 동작하지 않고, 모니터회로의 출력이 ref1보다도 크고 ref2보다도 작은 경우에는 제1 스위칭소자(504)만이 동작해서, 제1 커패시터(501)의 용량이 실효적으로 안테나회로에 추가된다. 모니터회로의 출력이 ref2보다도 크고 ref3보다도 작은 경우에는 제1 스위칭소자(504)와 제2 스위칭소자(505)가 동작해서 제1 커패시터(501)과 제2 커패시터(502)의 용량이 실효적으로 안테나회로에 추가된다. 그리고 모니터회로의 출력이 ref3보다도 클 경우는 모든 스위칭소자가 동작해서 제1 커패시터(501), 제2 커패시터(502) 및 제3 커패시터(503)의 각 용량이 실효적으로 안테나회로에 추가된다.
이와 같이 복수의 기준전압원과 비교회로를 사용했을 경우, 안테나회로가 수신하는 전자파의 강도에 의해 단계적으로 용량을 늘릴 수 있으므로 보다 바람직하다. 기준전압원의 수에 따라, 출력전압은 특정레벨까지 스퓨리어스적으로 표준화된다.
이들 회로를 동일 기판상에 일체로 구성함으로써, RFID칩의 기능을 갖는 회로가 구성된다. 이때, RFID칩(100)에 사용된 기판은 임의의 절연 재질로 형성될 수 있다. 예를 들면 유리, 플라스틱 및 절연막 등을 사용할 수 있다.
[실시예 1]
도 22를 참조하면, 도 1에 도시된 전원회로(102)와 다른 형태인 전원회로부에 관해 설명한다. 도 22는 제1 안테나회로(1801), 제2 안테나회로(1802), 제1 변환회로(1803), 제2 변환회로(1804), 비교회로(1805), 스위칭소자(1806) 및 커패시터(1807)를 구비한 회로를 나타낸다. 제2 안테나회로(1802)는, 제1 안테나회로(1801)에서 발생한 전압보다 낮은 전압을 발생하도록 구성된다. 예를 들면, 제2 안테나회로(1802)에서의 안테나가 점유한 영역은, 제1 안테나회로(1801)에서의 것보다 작게 설계될 수 있다. 이와는 달리, 제2 안테나회로(1802)에서의 안테나 또는 커패시터는, 제1 안테나회로(1801)의 것과 다르게 구성하여도 되어 약간 변위된 공진 주파수를 얻을 수 있다. 도시하지 않았지만, 도 1에 도시된 것과 같은 모니터회로는, 변환회로와 비교회로 사이에 설치되어도 된다.
도 22의 동작을 이하에 설명한다. 제1 안테나회로(1801)에서 발생한 AC 전압은, DC 전압 VDD1로 되게 제1 변환회로(1803)에 의해 정류되고, 제2 안테나회로(1802)에서 발생한 AC 전압은, DC 전압 VDD2로 되게 제2 변환회로(1804)에 의해 정류되고, 이것 모두는 비교회로(1805)에 입력된다. 비교회로(1805)는, VDD1과 VDD2를 비교한다. VDD1이 매우 크면, 비교회로(1805)는 Hi를 출력하여 상기 스위칭소자(1806)를 구동하여, 커패시터(1807)의 용량은 제1 안테나회로(1801)에 실효적으로 추가되어 VDD1의 전위를 감소시킨다.
이러한 구성에 의하면, 제1 변환회로에서 발생한 VDD1와 제2 변환회로에서 발생한 VDD2는 항상 VDD1 > VDD2를 만족시킨다. 예를 들면, 도 23에 도시된 것과 같은 회로가 비교회로에 대해 사용되어 임계전압의 레벨까지 VDD1을 감소시키는 경우, 비교회로(1805)의 출력은 Lo를 유지할 수 있어 VDD1과 VDD2 사이의 거리가 임계전압에 이를 때까지 스위칭 소자(1806)를 동작시키지 않는다.
이러한 구성에 의하면, 상기 회로는, 도 1의 예와 마찬가지로 초고전압을 인가하는 것을 막을 수 있다.
[실시예 2]
동일한 절연기판 상에 실시형태에서 나타낸 스위칭소자들 및 다이오드들에 사용하는 TFT를 일체로 형성하는 방법에 대해서 도 6a 내지 도 8을 사용하여 설명한다. 이때, 본 실시예에서는 반도체소자로서 N채널형 TFT와 P채널형 TFT를 예로 들어서 나타내지만, 본 발명의 ID칩의 반도체소자는 이것에 한정되지 않는다. 또한, 이 제조방법은 일례일뿐, 절연기판상에서의 제조방법을 한정할만한 것은 아니다.
우선, 도 6a에 나타낸 것처럼 코닝사의 #7059유리나 #1737유리 등으로 대표되는 바륨 보로실리케이트(Borosilicate)유리, 또는 알루미노 보로실리케이트(Alumino Borosilicate)유리 등의 유리로 이루어지거나, 혹은 내열성 플라스틱으로 이루어진 기판(3000)상에 산화실리콘막, 질화실리콘막 또는 산화질화실리콘막 등의 절연막으로 이루어지는 하지막(3001)을 형성한다. 예를 들면, 플라즈마 CVD법으로 SiH4, NH3, N2O로부터 제조되는 산화질화실리콘막(3001a)(두께 10∼200nm 또는 바람직하게는 50∼100nm)을 형성하고, 마찬가지로 SiH4, N2O로 제조되는 산화질화수소화실리콘막(3001b)(50∼200nm 또는 바람직하게는 100∼150nm)의 두께로 적층형성한다. 본 실시예에서는 하지막(3001)을 2층 구조로 나타냈지만, 상기 절연막은 단층구조 또는 2층 이상을 갖는 다층 구조이어도 된다.
이때, 기판(3000)으로서, 석영기판, 세라믹 기판 등을 이용하여도 된다.
섬형상 반도체층(3002∼3006)은, 비정질구조를 갖는 반도체막을 레이저 결정화법이나 공지의 열결정화법을 이용하여 제조한 결정질반도체막으로 형성한다. 이 섬형상 반도체층(3002∼3006)의 두께는 25∼80nm (바람직하게는 30∼60nm)의 두께 로 형성한다. 결정질반도체막의 재료에 한정은 없지만, 바람직하게는 실리콘 또는 실리콘 게르마늄(SiGe)합금 등으로 형성하는 것이 바람직하다.
결정질반도체막을 사용할 경우, 우선 비정질반도체를 막형성하고, 공지의 결정화방법을 이용하여 해당 비정질반도체를 결정화하면 좋다. 공지의 결정화방법으로서는, 가열기에 의한 가열에서 결정화를 행하는 방법, 레이저광의 조사에서 결정화를 행하는 방법, 촉매금속을 이용하여 결정화를 행하는 방법, 적외광을 이용하여 결정화를 행하는 방법 등을 들 수 있다.
레이저 결정화법으로 결정질반도체막을 형성하기 위해서는, 펄스발진형 또는 연속 발광형의 엑시머레이저나 YAG레이저, YVO4레이저를 사용한다. 이것들의 레이저를 사용할 경우에는, 레이저발진기로부터 방사된 레이저광을 광학계에서 선형으로 집광하여 반도체막에 조사하는 방법을 사용하면 좋다. 결정화의 조건은 실시자가 적절히 선택하는 것이지만, 엑시머레이저를 사용하는 경우에는 펄스발진주파수 30Hz로 해서 레이저 에너지밀도를 100∼400mJ/cm2(대표적으로는, 200∼300mJ/cm2)로 한다. 또한, YAG레이저를 사용하는 경우에는 그 제2 고조파를 사용해 펄스발진주파수 1∼10kHz로 하고, 레이저 에너지밀도를 300∼600mJ/cm2(대표적으로는 350∼500mJ/cm2)으로 하여도 된다. 그리고 폭 100∼1000㎛, 예를 들면 400㎛에서 선형으로 집광한 레이저광을 기판 전면에 걸쳐서 조사하고, 이때의 선형상의 레이저광의 중첩율(오버랩율)을 80∼98%으로 하여 행한다.
또한, 그 발진 주파수가 10MHz이상의 펄스발진 레이저(MHzLC)를 이용하여 결정화를 행해도 된다.
다음으로, 섬형상 반도체층(3002∼3006)을 덮는 게이트절연막(3007)을 형성한다. 게이트절연막(3007)은 플라즈마 CVD법 또는 스퍼터링법을 사용하고, 두께를 40∼150nm으로 하여 실리콘을 포함하는 절연막으로 형성한다. 본 실시예에서는, 120nm 두께의 산화질화실리콘막으로 형성한다. 물론, 게이트절연막은 이러한 산화질화실리콘막에 한정되는 것이 아니고, 다른 실리콘을 포함하는 절연막을 단층 또는 적층구조로서 사용해도 좋다. 예를 들면 산화실리콘막을 사용할 경우에는, 플라즈마 CVD법으로 TEOS(Tetraethyl Orthosilicate)과 O2를 혼합하고, 반응압력 40Pa, 기판온도 300∼400??으로 해서 고주파(13.56MHz), 전력밀도 0.5∼0.8W/cm2에서 방전시켜서 형성할 수 있다. 이렇게하여 형성된 산화실리콘막은, 그 후 400∼500??의 열어닐링에 의해 게이트절연막으로서 양호한 특성을 얻을 수 있다.
그리고, 게이트절연막(3007)상에 게이트전극을 형성하기 위한 제1 도전막(3008)과 제2 도전막(3009)을 형성한다. 본 실시예에서는, 제1 도전막(3008)을 Ta로 50∼100nm의 두께로 형성하고, 제2 도전막(3009)을 W로 100∼300nm의 두께로 형성한다.
Ta막은 스퍼터링법에서, Ta의 타깃을 불활성 가스 Ar로 스퍼터링함으로써 형성한다. 이 경우, Ar 가스에 적당량의 Xe이나 Kr를 추가하면, Ta막의 내부응력을 완화해서 막의 박리를 방지할 수 있다. 또한 α상의 Ta막의 저항률은 20????cm 정도이며 게이트 전극에 사용할 수 있지만, β상의 Ta막의 저항률은 180????cm 정도이며 게이트 전극이라고 하기에는 맞지 않다. α상의 Ta막을 형성하기 위해서, Ta의 α상에 가까운 결정구조를 갖는 질화탄탈을 10∼50nm정도의 두께로 Ta의 하지에 형성해두면 α상의 Ta막을 용이하게 얻을 수 있다.
W막을 형성하는 경우에는, W를 타깃으로 한 스퍼터링법으로 형성한다. 그 밖에, 6플루오르화 텅스텐(WF6)을 사용하는 열 CVD법으로 형성할 수도 있다. 어떻든간에, 게이트 전극으로서 사용하려면 저저항화를 도모할 필요가 있어, W막의 저항률은 20????cm이하로 하는 것이 바람직하다. W막은 결정립을 크게 함으로써 저저항률화를 꾀할 수 있지만, W중에 산소 등의 불순물원소가 많은 경우에는 결정화가 저해되어 고저항화된다. 이에 따라, 스퍼터링법에 의한 경우, 순도 99.9999%의 W 타깃을 사용하고, 또한 막형성시에 증기상 내에서의 불순물의 혼입이 없도록 충분히 배려해서 W막을 형성하는 것에 의해, 저항률 9∼20????cm을 실현할 수 있다.
이때, 본 실시예에서는, 제1 도전막(3008)을 Ta, 제2 도전막(3009)을 W라고 했지만, 특별하게 한정되지 않고, 어느 것이나 Ta, W, Ti, Mo, Al, Cu 등으로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 혹은 화합물재료로 형성해도 된다. 또한, 인 등의 불순물원소를 도핑한 다결정실리콘막으로 대표되는 반도체막을 이용하여도 된다. 본 실시예 이외의 조합의 일례로 바람직한 것으로서는, 제1 도전막(3008)을 질화탄탈(TaN)로 형성하고, 제2 도전막(3009)을 W로 하는 조합, 제1 도전막(3008)을 질화 탄탈(TaN)로 형성하고, 제2 도전막(3009)을 Al로 하는 조합, 제1 도전막(3008)을 질화 탄탈(TaN)로 형성하고, 제2 도전막(3009)을 Cu로 하는 조합 등을 들 수 있다.
또한, LDD의 작은 길이만을 필요로 하는 경우에는, W의 단층의 구성으로 해도 되고, 구성은 동일해도, 테이퍼 각을 날카롭게 하는 것에 의해, LDD의 길이를 짧게 할 수 있다.
다음에, 레지스트 마스크(3010∼3015)를 형성하고, 전극 및 배선을 형성하기 위한 제1 식각처리를 행한다. 본 실시예에서는 ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마)식각법을 사용하고, 식각용 가스에 CF4과 Cl2을 혼합하고, 1Pa의 압력에서 코일형의 전극에 500W의 RF(13.56MHz)전력을 투입해서 플라즈마를 생성해서 행한다. 기판측 (시료 스테이지)에도 100W의 RF(13.56MHz)전력을 투입하고, 실질적으로 부의 자기 바이어스 전압을 인가한다. CF4과 Cl2을 혼합했을 경우에는 W막 및 Ta막 모두 같은 정도로 식각된다.
상기 식각조건에서는, 레지스트 마스크의 형상을 적절한 것으로 함으로써, 기판측에 인가하는 바이어스 전압의 효과에 의해 제1 도전층(3017a∼3022a) 및 제2 도전층(3017b∼3022b)의 단부가 테이퍼 형상이 된다. 테이퍼부의 각도는 15∼45°가 된다. 게이트 절연막상에 찌꺼기를 남기지 않고 식각하기 위해서, 10∼20%정도의 비율로 식각시간을 증가시키면 된다. W막에 대한 산화질화실리콘막의 선택비는 2 대 4(대표적으로는, 3)이므로, 과식각처리에 의해, 산화질화실리콘막이 노출한 면은 20∼50nm정도 식각되게 된다. 이렇게 해서, 제1 식각 처리에 의해 제1 도전층과 제2 도전층으로 이루어지는 제1 형상의 도전층(3017∼3022)(제1 도전층(3017a∼3022a)과 제2 도전층(3017b∼3022b))을 형성한다. 이때, 게이트절연막(3007)에 있어서는, 제1 형상의 도전층(3017∼3022)으로 덮이지 않은 영역은 20∼50nm정도 식각되어 두께가 감소된 영역(3016)이 형성된다(도 6b).
계속해서, 도 6c에 나타낸 것처럼, 레지스트 마스크(3010∼3015)는 제거하지 않고, 제2 식각 처리를 행한다. 식각 가스에 CF4, Cl2 및 O2를 사용하여, W막을 선택적으로 식각한다. 이때, 제2 식각 처리에 의해 제2 형상의 도전층(3024∼3029)(제1 도전층(3024a∼3029a)과 제2 도전층(3024b∼3029b))을 형성한다. 이때, 게이트절연막(3007)에 있어서는, 제2 형상의 도전층(3024∼3029)으로 덮어지지 않는 영역은 20∼50nm정도 식각되어 두께가 감소된 영역(3023)이 형성된다.
W막 및 Ta막의 CF4과 Cl2의 혼합 가스에 의한 식각반응은, 생성되는 래디컬 또는 이온종과 반응생성물의 증기압으로부터 추측할 수 있다. W과 Ta의 불화물과 염화물의 증기압을 비교하면, W의 플루오르화물인 WF6이 매우 높고, 그 밖의 WCl5, TaF5, TaCl5은 같은 정도이다. 따라서, CF4과 Cl2의 혼합 가스에서는 W막 및 Ta막 모두에 식각된다. 그러나, 이 혼합 가스에 적당량의 O2을 첨가하면 CF4과 O2이 반응해서 CO와 F가 되어, F래디컬 또는 F이온이 다량으로 발생한다. 그 결과, 플루오르화물의 증기압이 높은 W막의 식각 속도가 증대한다. 한편, Ta는 F가 증대해도 상대적으로 식각 속도의 증가는 적다. 또한, Ta는 W에 비해서 산화되기 쉬우므로, O2을 첨가함으로써 Ta의 표면이 산화된다. Ta의 산화물은 불소나 염소와 반응하지 않기 때문에 Ta막의 식각 속도는 더 저하한다. 따라서, W막과 Ta막과의 식각 속도에 차이를 만드는 것이 가능해져 W막의 식각 속도를 Ta막보다도 크게 하는 것이 가능해진다.
그리고, 제1 도핑 처리를 행하고, N형 도전성을 부여하는 불순물원소를 첨가한다. 도핑의 방법은 이온도핑법 혹은 이온주입법으로 행하면 된다. 이온 도핑법의 조건은 도즈량을 1ㅧ1013∼5ㅧ1014atoms/cm2로 해서 가속전압을 60∼100keV로서 행한다. N형 도전성을 부여하는 불순물원소로서 15족에 속하는 원소, 전형적으로는 인(P) 또는 비소(As)를 사용하지만, 여기에서는 인(P)을 사용한다. 이 경우, 도전층(3024∼3029)이 N형 도전성을 부여하는 불순물원소에 대한 마스크가 되고, 자기 정합적으로 제1 불순물영역(3030∼3033)이 형성된다. 제1 불순물영역(3030∼3033)에는 1ㅧ1020∼1ㅧ1021atoms/cm3농도범위에서 N형 도전성을 부여하는 불순물원소를 첨가한다(도 6c).
그리고, 도 7a에 나타낸 것처럼, P채널형 TFT가 되는 부분을 레지스트 마스크(3034, 3035)로 덮는 동안 제2 도핑 처리를 행한다. 이때, 화소부TFT는 모두 레지스트 마스크로 덮지 않고 외측을 열어서 도핑을 행한다. 제2 도핑처리는, 제1 도핑처리보다도 도즈량을 하강시켜서 높은 가속전압의 조건으로서 N형 도전성을 부여하는 불순물원소를 도핑한다. 예를 들면, 가속전압을 70∼120keV로 해서 1 ㅧ1013atoms/cm2의 도즈량으로 행하고, 도 7b에서 섬형상 반도체층에 형성된 제1 불순물영역(3030, 3032, 3033)내에 새로운 불순물영역(3036, 3037, 3038)을 형성한다. 제 2 도핑은, 제2 형상의 도전층(3024, 3026, 3028)을 불순물원소에 대한 마스크로서 사용하고, 레지스트 마스크로 덮여있지 않은 곳의 제1 도전층(3024a, 3026a, 3028a)의 하측영역의 반도체층에도 불순물원소가 첨가되는 것처럼 도핑한다. 이렇게 해서, 제3 불순물영역(3039, 3040, 3040)이 형성된다. 이 제3 불순물영역(3039, 3040, 3041)에 첨가된 인(P)의 농도는, 제1 도전층(3024a, 3026a, 3028a)의 테이퍼부의 막두께에 따라서 완만한 농도기울기를 가지고 있다. 이때, 제1 도전층(3024a, 3026a, 3028a)의 테이퍼부와 겹치는 반도체층에 있어서, 제1 도전층(3024a, 3026a, 3028a)의 테이퍼부의 단부로부터 내측을 향해서 약간 불순물 농도가 낮아져 있지만, 거의 같은 정도의 농도이다.
그리고, 도 7b에 나타낸 것처럼, P채널형 TFT를 형성하는 섬형상 반도체층 3003, 3005과 커패시터를 형성하는 섬형상 반도체층 3006에, 제1 도전형과는 반대의 도전형인 제4 불순물영역(3044, 3045, 3046)을 형성한다. 제2 형상의 도전층(3025b, 3027b, 3028b)을 불순물원소에 대한 마스크로서 사용하고, 자기 정합적으로 불순물영역을 형성한다. 이때, N채널형 TFT를 형성하는 섬형상 반도체층(3002 및 3004)은 레지스트 마스크(3042, 3043)로 전면을 피복해 둔다. 도핑은, 제2 형상의 도전층(3025, 3027, 3028)을 불순물원소에 대한 마스크로서 사용하고, 레지스트 마스크로 덮여 있지 않은 곳의 제1 도전층(3025a, 3027a, 3028a)의 하측영역의 반도체층에도 불순물원소가 첨가되는 것처럼 도핑한다. 이렇게 해서, 제5 불순물영역(3047, 3048, 3049)이 형성된다. 불순물영역(3044, 3045, 3046)에는 각각 다른 농도로 인이 첨가되어 있지만, 디보란(B2H6)이었던 이온 도핑법으로 형성하고, 그 어느쪽의 영역에 있어서도 불순물 농도가 2ㅧ1020∼2ㅧ1021atoms/cm3이 되도록 한다.
이상까지의 공정에서 각각의 섬형상 반도체층에 불순물영역이 형성된다. 섬형상 반도체층과 겹치는 제3 형상의 도전층(3024∼3027)이 게이트 전극으로서 기능한다. 또한 제2 형상의 도전층(3029)은 섬형상의 소스 신호선으로서 기능한다. 또한, 제2 형상의 도전층(3028)은 용량배선으로서 기능한다.
레지스트 마스크(3042, 3043)를 제거한 후, 도전성을 제어를 목적으로 하여, 각각의 섬형상 반도체층에 첨가된 불순물원소를 활성화하는 공정을 행한다. 이 공정은 퍼니스 어닐로를 사용하는 열어닐링법으로 행한다. 그 밖에, 레이저 어닐링법, 또는 급속 열어닐링법(RTA법)을 적용할 수 있다. 열 어닐링법에서는 산소농도가 1ppm이하(바람직하게는 0.1ppm이하)의 질소분위기 중에서 400∼700??(대표적으로는 500∼600??)에서 행하는 것이며, 본 실시예에서는 500??에서 4시간의 열처리를 행한다. 그러나, 제2 형상의 도전층(3024∼3029)에 사용한 배선 재료가 열에 약한 경우에는, 배선 등을 보호하기 위해서 층간절연막(3050)(실리콘을 주성분으로 한다)을 형성한 후에 활성화를 행하는 것이 바람직하다.
또한, 3∼100%의 수소를 포함하는 분위기중에서 300∼450??에서 1∼12시간의 열처리를 행하고, 섬형상 반도체층을 수소화하는 공정을 행한다. 이 공정은 열적으로 여기된 수소에 의해 반도체층의 댕글링 본드를 종단하는 공정이다. 수소화의 다른 수단으로서, 플라즈마 수소화(플라즈마에 의해 여기된 수소를 사용한다)를 행해도 된다.
다음에, 산화질화실리콘막으로서 제1 층간절연막(3050)은 100∼200nm의 두께로 형성한다. 그 위에 아크릴 등의 유기절연물재료로 이루어지는 제2 층간절연막(3051)을 형성한다. 또한 제2 층간절연막(3051)으로서 유기절연물재료와 무기재료를 사용할 수도 있다. 무기재료로서는 무기 SiO2이나 플라즈마 CVD법으로 제조한 SiO2(PCVD-SiO2), SOG(Spin on Glass;도포실리콘산화막) 등을 사용할 수 있다. 2개의 층간절연막을 형성한 후에 콘택홀을 형성하기 위한 식각 공정을 행한다.
그리고, 논리회로부에 있어서, 섬형상 반도체층의 소스영역과 콘택을 형성하는 소스배선(3052, 3053), 드레인 영역과 콘택을 형성하는 드레인 배선(3056)을 형성한다. 또한 입/출력회로부 및 전원회로부에 있어서도 마찬가지로, 소스 전극(3054, 3055), 드레인 전극(3057) 및 접속전극(3058)을 형성한다(도 8).
이상과 같이 하여, N채널형 TFT, P채널형 TFT를 갖는 논리회로부와, N채널형 TFT, P채널형 TFT, 커패시터를 갖는 입/출력회로부, 전원회로부를 동일한 기판상에 형성할 수 있다.
본 실시예는 실시형태와 조합해서 적절히 구현될 수 있다.
[실시예 3]
본 실시예에서는, ID칩을 형성하고, 가요성 기판에 전사할때까지의 제조방법에 대해서, 도 9a, 도 9b, 도 10a 및 도 10b를 참조하여 설명한다. 이때, 본 실시예에서는 반도체소자로서 N채널형 TFT, P채널형 TFT를 예로 들어서 나타내지만, 본 발명에 있어서 ID칩의 반도체소자는 이것에 한정되지 않는다. 또한, 이 제조방법은 일례일뿐, 절연기판상에서의 제조방법을 한정할만한 것이 아니다.
상기 실시예 2에 나타낸 제조공정에 따라, 도 8에 나타낸 것처럼, 제1 및 제2 층간절연막까지 형성한다. 그러나, 본 실시예에서는, 기판(3000)과 하지막(3001)의 사이에 금속산화막(4021)을 형성한다. 금속산화막(4021)에는, W, TiN, WN, Mo 등의 산화물이나, 또 이들 합금의 산화물을 사용할 수 있다. 금속산화막(4021)은 매우 얇은 수 nm(여기에서는 3nm)정도의 막두께로 한다. 또 기판(3000)에 금속막을 형성하고, 그 표면을 산화하는 것으로 금속산화막(4021)을 형성해도 된다.
그리고, 금속산화막(4021)에 가열 처리를 실시하고, 결정화함으로써 그 취약성을 향상시킨다. 이때, 반도체소자의 제조공정에 있어서의 가열처리가, 상기 금속산화막(4021)의 취약성을 향상시키기 위한 가열처리를 겸하여도 된다. 구체적으로, 산화텅스텐을 금속산화막(4021)으로 사용할 경우, 420??∼550??, 0.5∼5시간정도의 가열처리를 행한다.
또 합금을 이용하여 금속산화막을 형성하는 경우, 그 합금의 조성비에 의해 결정화시의 가열처리의 최적 온도가 다르다. 따라서 조성비를 조정함으로써 반도체소자의 제조 공정에 있어서 방해가 안되는 온도에서 가열처리를 행할 수 있고, 반도체소자의 프로세스의 선택지가 제한되기 어렵다.
다음에, 소스/드레인 배선(3052∼3057) 및 접속전극(3058)을 덮도록, 제3 층간절연막(4030)을 형성한다. 그리고, 제3 층간절연막(4030)에 콘택홀을 형성하고, 소스 배선(3052, 3055)에 각각 접속되는 패드(4001, 4002)를 형성한다.
다음에, 제3 층간절연막(4030) 및 패드(4001, 4002) 위에 보호층(4003)을 형성한다. 다음에, 양면 테이프 4004를 사용하여 보호층(4003)에 제2 기판(4006)을 부착하고, 양면 테이프 4005를 사용하여 기판(3000)에 제3 기판(4007)을 부착한다(도 9a). 제3 기판(4007)은, 후의 박리공정에서 기판(3000)이 파손되는 것을 막는다.
그리고, 금속산화막(4021)으로부터 기판(3000)을 물리적으로 박리한다. 그 박리후의 상태를 도 9b에 나타낸다. 그 후에 접착제(4008)로 가요성 기판(4009)과, 하지막(3001)을 부착한다(도 10a).
다음에, 도 10b에 나타낸 것처럼, 보호층(4003)으로부터 양면 테이프(4004)와 제2 기판(4006)을 박리하고, 보호층(4003)을 제거함으로써, 가요성 기판에의 전사를 행할 수 있다.
이때, 반도체소자의 박리는, 상기 방법 외에, 내열성이 높은 기판과 반도체소자 사이에 수소를 포함하는 비정질실리콘막을 설치하고, 레이저광의 조사 또는 식각에 의해 해당 비정질실리콘막을 제거함으로써 기판을 제거하는 방법, 반도체소자가 형성된 내열성이 높은 기판을 기계적으로 삭제 또는 용액이나 가스에 의한 식각으로 제거하는 방법 등, 여러가지 방법을 사용할 수 있다.
본 실시예는 상기 실시형태와 조합해서 적절히 구현될 수 있다.
[실시예 4]
본 실시예에서는 본 발명을 사용한 회로에 외부부착 안테나의 예를 도 13a-도 13e 및 도 14를 참조하여 설명한다.
도 13a는 회로 주위에 안테나를 형성한 RFID칩의 구성을 나타낸다. 기판(1000) 위에 안테나(1001)을 형성하고, 본 발명을 사용한 회로(1002)를 접속한다. 도 13a에서는 회로(1002) 주위를 안테나(1001)로 덮는 구성으로 되어 있지만, 전체면을 안테나로 덮고, 그 위에 전극을 형성한 회로(1002)를 부착하는 것 같은 구조를 취해도 된다.
도 13b는 얇은 안테나를 회로 주위를 둘러싸는 예를 나타낸 것이다. 기판(1003) 위에 안테나(1004)를 형성하고, 본 발명을 사용한 회로(1005)를 접속한다. 이때, 도시된 안테나 배선은 일례로 이것에 한정하는 것은 아니다.
도 13c는 고주파수의 안테나이다. 기판(1006) 위에 안테나(1007)를 형성하고, 본 발명을 사용한 회로(1008)을 접속한다.
도 13d는 전방향성 안테나(모든 방향으로부터 똑같이 무선파를 수신 가능한 안테나 시스템)의 안테나를 나타낸다. 기판(1009) 위에 안테나(1010)를 형성하고, 본 발명을 사용한 회로(1011)를 접속한다.
도 13e는 바(bar) 안테나를 나타낸다. 기판(1012) 위에 안테나(1013)를 형성하고, 본 발명을 사용한 회로(1014)를 접속한다.
본 발명을 사용한 회로와 이들 안테나에의 접속은 공지한 방법으로 행할 수 있다. 예를 들면 안테나와 회로를 와이어본딩 접속이나 범프 접속을 이용하여 접속한다. 혹은 회로부(즉, IC 칩)의 한면을 전극으로 해서 안테나에 부착하는 방법을 사용하여도 된다. 이 방식에서는 ACF(anisotropic conductive film;이방성 도전막)을 이용하여 부착할 수 있다.
안테나에 필요한 길이는 데이터 수신에 사용하는 주파수에 따라 적절하게 결정된다. 일반적으로는, 파장의 정수분의 1의 길이로 하면 된다고 한다. 예를 들면, 주파수가 2.45GHz의 경우에는 약 60mm(1/2파장) 또는 약 30mm(1/4파장)으로 하면 된다.
또, 도 14에 나타낸 것처럼, 기판(1100) 위에, 회로(1102)와, 나선형 안테나배선(1101)을 형성해도 된다. 이때, 도 14a는 RFID칩의 평면도, 도 14b는 도 14a에서의 A-A'에서의 단면도, 도 14c는 도 14a의 C-C'에서의 단면도에 해당한다.
이때, 본 실시예에 나타낸 예는 일례일뿐, 안테나의 형상을 한정하는 것은 아니다. 모든 형상의 안테나에 대해서 본 발명은 실시하는 것이 가능하다.
본 실시예는 실시형태 및 실시예 2 또는 3 중 어느 하나와 적절하게 조합해서 구현될 수 있다.
[실시예 5]
본 실시예에서는 본 발명의 IC카드, ID태그 및 ID칩 등의 예를 도 15a-도 15h를 참조하여 설명한다.
도 15a는 IC카드로, 개인 식별용 이외에 내장된 회로의 메모리가 재기록 가능한 것을 이용해서 현금을 사용하지 않고 대금의 결제가 가능한 크레디트 카드, 혹은 전자 머니와 같은 사용방법도 할 수 있다. IC 카드(2000) 내에 본 발명을 적용한 회로부(2001)를 내장한다.
도 15b는 ID태그로, 개인식별용 외에, 소형화 가능한 것에서부터 특정한 장소에서의 입장 관리 등에 사용할 수 있다. ID태그(2010) 내에 본 발명을 적용한 회로부(2011)를 내장한다.
도 15c는 슈퍼마켓 등의 소매점에서 상품을 취급할 때 상품관리를 행하기 위한 RFID칩(2022)을 상품에 부착한 예를 나타낸다. 본 발명은 RFID칩(2022)내의 회로에 적용된다. 이렇게 RFID칩을 사용함으로써, 재고관리가 용이해질 뿐만아니라, 좀도둑 등의 피해를 막는 것도 가능하다. 도면에서는 RFID칩(2022)이 벗겨져 떨어져버리는 것을 막기 위해서 접착을 겸한 보호막(2021)을 사용하고 있지만, RFID칩(2022)을 접착제를 이용하여 직접 부착하는 구조를 취해도 된다. 또한, 상품에 부착하는 구조상, 실시예 3에 예로 든 가요성 기판을 이용하여 제조하면 바람직하다.
도 15d는 상품제조시에 RFID칩을 내장한 예를 나타낸다. 도면에서는, 예로서 디스플레이의 하우징(2030)에 RFID칩(2031)을 내장하고 있다. 본 발명은 RFID칩(2031)내의 회로에 적용된다. 이러한 구조를 취함으로써, 제조자의 검증, 유통 관리 등을 용이하게 행할 수 있다. 이때, 도면에서는 디스플레이의 하우징을 예로서 채택하고 있지만, 본 발명은 이것에 한정되지 않고, 다양한 물품에 대하여 적용하는 것이 가능하다.
도 15e는 제품반송용의 꼬리표를 나타낸다. 도면에서는, 꼬리표(2040)내에 RFID칩(2041)이 삽입되어 있다. 본 발명은 RFID칩(2041)내의 회로에 적용된다. 이러한 구조를 사용함으로써 반송처의 선별이나 유통 관리 등을 용이하게 행할 수 있다. 이때, 도면에서는 물품을 묶는 끈형의 것에 동여매는 구조를 사용하고 있지만, 본 발명은 이것에 한정되지 않고, 밀봉재와 같은 것을 이용하여 물품에 직접 부착하는 구조를 사용해도 된다.
도 15f는 책(2050)에 RFID칩(2052)이 내장된 것을 나타낸다. 본 발명은 RFID칩(2052)내의 회로에 적용된다. 이러한 구조를 취함으로써, 서점에서의 유통 관리나 도서관 등에서의 대출 처리 등을 용이하게 행할 수 있다. 도면에서는, RFID칩(2052)이 벗겨져 떨어져버리는 것을 막기 위해서 접착을 겸한 보호막(2051)을 사용하고 있지만, RFID 칩(2052)을 접착제를 이용하여 직접 부착하는 구조를 취한다. 또는 책(2050)의 표지에 삽입하는 구조를 취해도 된다.
도 15g는 지폐(2060)에 RFID칩(2061)이 삽입된 것이다. 본 발명은 RFID칩(2061) 내의 회로에 적용된다. 이러한 구조를 택함으로써, 위조지폐의 유통을 저지하는 것을 용이하게 행할 수 있다. 이때, 지폐의 성질상 RFID칩(2061)이 벗겨져 떨어지는 것을 막기 위해서 지폐(2060)에 삽입하는 구조를 취하는 것이 보다 바람직하다.
도 15h는 구두(2070)에 RFID칩(2072)이 삽입된 것을 나타낸다. 본 발명은 RFID칩(2071)내의 회로에 적용된다. 이러한 구조를 취함으로써, 제조자의 식별, 유통 관리 등을 용이하게 행할 수 있다. 도면에서는, RFID칩(2072)이 벗겨져 떨어져버리는 것을 막기 위해서 접착을 겸한 보호막(2071)을 사용하고 있지만, RFID 칩(2072)을 접착제를 이용하여 직접 부착하는 구조를 취하거나, 또는 구두(2070)에 삽입하는 구조를 취해도 된다.
이때, 본 실시예에 나타낸 예는 일례일뿐, 이것들의 용도에 한정하는 것이 아니다.
본 실시예는 실시형태 및 실시예 2 내지 실시예 4와 적절하게 조합해서 구현될 수 있다.
[실시예 6]
본 실시예에서는, 본 발명의 RFID칩에서의 회로와 안테나 배선과의 접속 방식에 관하여 설명한다.
도 17a는, 회로부(801)와 안테나배선(802)을 일체로 형성한 RFID칩을 나타낸다. 도 17a의 경우, 회로부(801) 및 안테나배선(802)의 제조 공정을 간략화할 수 있고, 부착도 한번에 실행할 수 있다.
도 17b는 안테나배선(822)을 미리 지지체(823)상에 형성해 두는 모양을 나타낸다. 안테나배선(822)은, 별도로 형성해 두어서 지지체(823)상에 서로 부착되도록 해도 되고, 직접 인쇄법, 액적토출법, 증착법, 포토리소그래피법 등을 이용하여 지지체(823)상에 형성해 두어도 된다. 그리고, 안테나배선(822)이 형성된 지지체(823) 상에, 회로부(821)를 부착한다. 이때, 회로부(821)는, 안테나배선(822)과 정렬되도록 부착하여도 되고, 안테나배선(822)과 포개도록 부착하여도 된다.
도 17c는, 함께 형성한 회로부(811)와 안테나배선(812)을, 미리 지지체(813) 상에 형성한 안테나배선(814)에 부착한 모양을 나타낸다. 또 안테나배선(814)을 별도로 형성해 두고, 지지체(813)에 부착하도록 해도 되고, 스크린인쇄법 또는 오프셋법으로 대표되는 인쇄법, 액적토출법, 증착법, 포토리소그래피법 등을 이용하여 지지체(813) 상에 형성해 두어도 된다.
이때, 가요성 지지체를 사용하는 경우, 안테나배선 또는 회로가 지지체에 둘러싸이거나 또는 끼워지도록, RFID칩을 형성할 수 있다. 접힌 지지체를 이용하여 형성된, RFID칩의 구성에 관하여 설명한다.
도 18은 안테나배선(831) 및 회로부(832)가 형성된 가요성 지지체(833)를, 안테나배선(831) 및 회로부(832)가 내측에 삽입되도록 접혀 있는 모양을 나타낸다. 상기 구성에 의해, 안테나배선(831)과 회로부(832)가 외부에 노출되지 않도록 할 수 있으므로, RFID칩의 기계적 강도를 높일 수 있다.
이때, 안테나배선(831)의 겹친 부분이 접촉하지 않도록, 절연성 수지 등으로 안테나배선(831) 및 회로부(832)를 덮어도 된다.
도 18에서는, 지지체를 접어서 한쪽이 닫힌 형상의 RFID칩을 형성하는 경우에 관하여 설명했지만, 본 발명은 이 구성에 한정되지 않는다. 본 발명의 RFID칩은, 지지체의 양측이 닫힌 형상이어도 되고, 세측이 닫힌 자루형이여도 된다. 또한 회로를 지지체에 부착한 후에, 네측을 전부 닫히도록 해도 된다.
[실시예 7]
본 실시예에서는, 본 발명의 ID칩에 내장되는 회로부의 제조방법, 특히 상기 실시예와 다른 박리공정에 관하여 설명한다.
도 19a에 나타낸 것처럼, 기판(700) 상에 박리층(720)을 형성하고, 상기 박리층(720) 상에 하지막(704)을 형성하고, 하지막(704) 상에 회로가 갖는 반도체소자(여기에서는 TFT 707, 708을 예시)를 형성한다.
기판(700)으로서는, 유리 기판, 석영기판, 알루미나 등 절연물질로 형성되는 기판, 실리콘 웨이퍼 기판, 후속 공정의 처리 온도에 견딜 수 있는 내열성을 갖는 플라스틱 기판 등을 사용할 수 있다. 이 경우, 산화실리콘(SiOx)막, 질화실리콘(SiNx)막, 산화질화실리콘(SiOxNy)막(x>y), 질화산화실리콘(SiNx Oy)막(x>y) 등, 기판측으로부터 불순물 등의 확산을 방지하기 위한 하지절연막을 형성해 두어도 된다. 또한 (스테인레스 등의) 금속 또는 반도체기판 등의 표면에 산화 실리콘이나 질화실리콘 등의 절연막을 형성한 기판 등도 사용할 수 있다.
박리층은, 기판과 반도체소자의 사이에 설치된 층이다. 후에 해당 박리층을 제거함으로써, 기판과 반도체소자를 분리할 수 있다. 박리층으로서는, 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, SAS(세미 비결정질 실리콘(미결정 실리콘이라고도 한다.)) 등, 실리콘을 주성분이라고 하는 층을 사용할 수 있다.
CIF3(3불화염소) 등의 할로겐화 불소는, 실리콘을 선택적으로 식각한다고 하는 특성이 있기 때문에, 박리층으로서 실리콘을 주성분으로 하는 층을 사용함으로써, CIF3을 포함하는 기체 또는 액체에 의해 상기 박리층을 용이하게 제거할 수 있다.
하지막은, 박리층과 반도체소자 사이에 설치되는 것이며, CIF3 등의 할로겐화 불소에 의한 식각으로부터, 반도체소자를 보호하는 역할을 갖는 것이다. 여기에서, CIF3 등의 할로겐화 불소는, 실리콘을 선택적으로 식각한다고 하는 특성이 있는 반면, 산화실리콘(SiOx), 질화 실리콘(SiNx), 산질화실리콘(SiOxNy 또는 SiNxOy)은 거의 식각되지 않는다. 따라서, 시간의 경과에도 박리층은 식각되어 가지만, 산화실리콘, 질화실리콘, 산질화실리콘으로 이루어진 하지막은 거의 식각되지 않기 때문에, 반도체소자에의 손상을 방지할 수 있다.
이때, CIF3 등의 할로겐화 불소에 의해 식각되는 재료를 박리층으로서 사용하고, 한편, 식각되지 않는 재료를 하지막으로서 사용한다고 하는 조건을 따르면, 박리층 및 하지막의 조합은, 상기 재료에 한정되는 것이 아니라, 적절히 선택할 수 있다.
도 19b에 나타낸 것처럼, 회로부의 경계에 트렌치(721)를 형성한다.
회로부의 경계를 이루는 트렌치(721)의 형성은, 다이싱, 스크라이빙 또는 마스크를 이용한 식각 등에 의해 행할 수 있다. 다이싱의 경우에는, 다이싱 장치(다이서;dicer)를 사용하는 블레이드 다이싱법이 일반적이다. 블레이드(blade)란, 다이아몬드 연마용 입자를 매립한 숫돌로, 그 폭은 약 30∼50㎛이며, 이 블레이드를 고속회전시킴으로써, 회로끼리를 분리한다. 또한 스크라이빙의 경우에는, 다이아몬드 스크라이빙법과 레이저 스크라이빙법 등이 있다. 또한 식각의 경우에는, 노광, 현상 공정에 의해 마스크 패턴을 형성하고, 건식식각, 습식식각 등에 의해 소자분리를 행할 수 있다. 건식식각에 있어서는, 대기압 플라즈마법을 이용하여도 된다.
도 19c에 나타낸 것처럼, 트렌치에 할로겐화 불소를 함유하는 기체/액체(722)를 도입하여 박리층을 제거한다.
또한, 할로겐화 불소로서는, 상기 CIF3 등에 질소를 혼합한 가스를 이용하여도 된다. 또한 CIF3은, 반응 공간의 온도에 따라서는 액체의 경우도 있고(비점 11.75??), 그 때는 습식식각을 채용할 수도 있다. 이때, CIF3은, 염소를 200??이상에서 불소와 반응시킴으로써, Cl2(g)+3F2(g)??2CIF3(g)의 과정을 거쳐 생성할 수 있다. 이때, 상기 박리층을 식각하고, 상기 하지막을 식각하지 않는 에쳔트라면, 기체/액체(722)는, CIF3에 한정되는 것이 아니고, 또 할로겐화 불소에 한정되는 것도 아니다.
그 후의 도 19d에 나타낸 것처럼, 시간의 경과에도 박리층은 식각되어, 최종적으로 기판(700)을 박리할 수 있다. 한편, 산화실리콘, 질화실리콘, 산질화실리콘 등이나, 내열성수지로 이루어진 하지막이나, 층간절연막은 거의 식각되지 않기 때문에, 반도체소자에의 손상을 방지할 수 있다. 이때, 박리한 기판(700)은 재이용할 수 있고, 비용 삭감으로 이어진다. 재이용할 경우, 상기 다이싱이나 스크라이빙 등에 있어서, 기판에 상처가 생성되지 않도록 제어하는 것이 바람직하다. 그러나, 상처가 생성되었을 경우에도, 유기수지나 무기막을 도포법 또는 액적토출법(잉크젯법 등)에 의해 형성하고, 평탄화 처리를 행해도 된다.
이때, 반도체소자를 할로겐화 불소 등에 의한 식각으로부터 보호하기 위해서, 반도체소자 상에 보호층(713)을 형성하는 것은 바람직하다. 특히, 감압 CVD법과 같이 할로겐화 불소 가스를 가열해서 식각을 행하는 경우에는, 내열성 유기수지나, 내열성 무기막을 사용하는 것이 바람직하다. 내열성 유기수지의 대표적인 것으로서, 실리콘과 산소의 결합으로 골격구조가 구성되고, 치환기에 적어도 수소를 함유하는 재료, 또는 치환기에 불소, 알킬기, 또는 방향족 탄화수소 중 적어도 한종을 갖는 재료가 있고, 소위 실록산계 수지 등이라고도 불린다.
본 실시예에 있어서, 복수의 반도체소자의 위쪽에, 접착제를 통해서 지그를 형성하고, 트렌치에 할로겐화 불소를 함유하는 기체 또는 액체를 유입해도 된다.
지그란, 박리층을 제거한 후에 반도체소자가 조각조각으로 분리하지 않도록, 일시적으로 반도체소자를 고정하기 위한 지지 기판을 가리킨다. 지그는, 하나의 칩 또는 반도체소자를 구성하는 반도체소자마다, 또는 복수의 반도체소자가 수평방향 또는 수직방향으로 집적되어 생긴 소자마다 형성한다. 지그의 형상으로서는, 뒤에 할로겐화 불소를 함유하는 기체 또는 액체의 유입을 쉽게 하기 위해서, 돌기부를 설치한 빗형의 구조로 하는 것이 바람직하지만, 평탄한 지그를 이용하여도 된다. 또한 지그로서는, 할로겐화 불소에 의해 오염되지 않은 산화실리콘을 주성분으로 하는 유리 기판, 석영기판, 스테인레스(SUS)기판 등을 사용할 수 있지만, 할로겐화 불소에 의해 오염되지 않은 재료이면, 이것들에 한정되지는 않는다.
또한 지그와 반도체소자의 사이에는, 가접착하기 위한 접착제가 설치된다. 접착제로서는, UV 광조사에 의해 접착력이 저하 또는 상실되는 재료를 사용할 수 있다. 혹은, 3M사 제품인 포스트잇(일본등록상표)제품이나, 무어사(MOORE BUSINESS FORMS INC) 제품인 노트스틱(NOTESTIX)(일본등록상표)제품 등에 사용되는 재박리 재접착가능한 접착제를 이용해도 된다. 물론, 지그를 간단하게 제거할 수 있는 재료라면, 이것들에 한정되지 않는다.
또한, 본 실시예에 있어서, 반도체소자상에 내열성을 갖는 절연막을 형성하고, 복수의 회로의 경계에 트렌치들을 형성해도 된다.
내열성을 갖는 절연막으로서는, 실리콘과 산소의 결합으로 골격구조가 구성되어, 치환기에 적어도 수소를 포함하는 재료, 또는 치환기에 불소, 알킬기, 또는 방향족탄화수소 중 적어도 한종을 갖는 재료, 즉 실록산계 수지 등의 내열성 유기수지나, 내열성의 무기재료를 사용할 수 있다.
본 실시예의 박리방법에 의하면, 할로겐화 불소를 사용한 화학방법은, 회로부가 형성된 기판으로부터 회로부들을 분리할 때에 채택한다. 그러므로, 본 실시예의 박리방법은, 복수의 회로부가 형성된 기판에 스트레스를 주고, 기판을 물리적으로 박리하는 물리적방법과 비교하면, 소자분리를 확실하게 행할 수 있어 이점이 있다.
또 기판으로서, (스테인레스 등의) 금속 또는 반도체기판 등의 표면에 산화 실리콘이나 질화실리콘 등의 절연막을 형성한 기판 등도 사용할 수 있는 것은 전술한 바와 같다. 예를 들면 Si웨이퍼를 덮고, 산화실리콘막을 형성하여, 이것을 기판으로서 사용할 수 있다. 도 20은, Si웨이퍼(902)를 덮도록 산화실리콘막(903)을 형성하고, 해당 산화실리콘막(903)상에 박리층(904)을 형성하고, 해당 박리층(904) 상에 회로 및 안테나배선(901)을 형성하고 있는 모양을 나타낸다. 도 20에 나타낸 상태를 형성한 후, 박리층(904)을 식각 등에 의해 제거함으로써 회로 및 안테나배선(901)을 박리하여도 된다. 이때, 박리시, 회로의 경계를 이루는 트렌치(905)를 다이싱, 스크라이빙 또는 마스크를 이용한 식각 등에 의해 행할 수 있다.
이와는 달리, Si웨이퍼상에 산화실리콘막 등을 형성한 것을 기판으로서 사용해도 된다. 이 경우, Si웨이퍼를 CIF3(3불화염소) 등의 할로겐화 불소에 의해 식각하고, Si웨이퍼를 제거한다. 또 산화 실리콘막 등 상에는, 단결정 실리콘을 형성하고, 단결정 실리콘을 갖는 트랜지스터를 형성할 수 있다.
또한, SIMOX기판을 사용하고, SIMOX기판의 내부에 형성된 산화실리콘층의 경계에 분리를 행해도 된다.
이와 같이 Si웨이퍼를 사용하는 경우, 그 밖의 기판상에 회로를 형성하는 경우와 비교하여, 미세화를 달성할 수 있다.
이상과 같이 박리된 회로부는, 상기 실시예와 마찬가지로 전사할 수 있다.
본 발명에 의해 특수한 프로세스를 적용하지 않고, 강전자계 중에서도 소자의 파손을 초래하지 않는 반도체장치, 및 그 구동방법을 실현할 수 있다.
도 1은 본 발명의 실시형태를 나타낸 도면,
도 2는 RFID 칩의 종래예를 나타낸 도면,
도 3은 종래의 RFID칩의 전원회로를 나타낸 도면,
도 4는 본 발명의 실시형태를 나타낸 도면,
도 5는 본 발명의 복수의 비교회로를 배치한 예를 나타낸 도면,
도 6은 본 발명의 실시예(절연기판상의 TFT제조)를 나타낸 도면,
도 7은 본 발명의 실시예(절연기판상의 TFT제조)를 나타낸 도면,
도 8은 본 발명의 실시예(절연기판상의 TFT제조)를 나타낸 도면,
도 9는 본 발명의 실시예(필름형 기판에의 TFT의 전사)를 나타낸 도면,
도 10은 본 발명의 실시예(필름형 기판에의 TFT의 전사)를 나타낸 도면,
도 11은 종래 RFID 칩에 있어서, 입력신호에 대한 전원회로의 출력신호를 나타낸 도면,
도 12는 종래 RFID 칩에 있어서, 입력신호의 강도에 대한 전원회로의 출력신호의 강도관계를 나타낸 도면,
도 13은 본 발명의 실시예(안테나의 여러 가지 형상)를 나타낸 도면,
도 14는 본 발명의 실시예(회로상에 배치된 안테나)를 나타낸 도면,
도 15는 본 발명의 실시예(RFID칩의 적용)를 나타낸 도면,
도 16은 본 발명의 비교회로의 예를 나타낸 도면,
도 17은 본 발명의 RFID칩의 형태를 도시한 도면,
도 18은 본 발명의 RFID칩의 형태를 도시한 도면,
도 19는 본 발명의 실시예(필름형 기판에의 TFT의 전사)를 나타낸 도면,
도 20은 본 발명의 실시예(필름형 기판에의 TFT의 전사)를 나타낸 도면,
도 21은 본 발명의 기준 전압원의 예를 나타낸 도면,
도 22는 본 발명의 전원회로의 실시형태를 나타낸 도면,
도 23은 본 발명의 비교회로의 예를 나타낸 도면.
*도면의 주요 부분에 대한 부호의 설명*
100 : RFID칩 101 : 안테나회로
102 : 전원회로 103 : 입출력회로

Claims (69)

  1. 안테나회로와,
    AC전압을 정류하여 DC전압으로 변환하는 변환회로와,
    비교회로와,
    기준전압원과,
    상기 비교회로와 접지에 전기적으로 접속된 스위칭소자와,
    상기 안테나회로와 상기 스위칭소자에 전기적으로 접속된 커패시터를 구비하고,
    상기 안테나회로는 상기 변환회로에 전기적으로 접속되고,
    상기 비교회로는 기준전압원의 출력전압과 상기 변환회로의 출력전압을 비교하는 것을 특징으로 하는 반도체장치.
  2. 안테나회로와,
    AC전압을 정류하여 DC전압으로 변환하는 변환회로와,
    복수의 비교회로와,
    복수의 기준전압원과,
    상기 비교회로와 접지에 전기적으로 각각 접속된 복수의 스위칭소자와,
    상기 안테나회로와 상기 각각의 스위칭소자에 전기적으로 각각 접속된 복수의 커패시터를 구비하고,
    상기 안테나회로는 상기 변환회로에 전기적으로 접속되고,
    상기 복수의 비교회로는 상기 각각의 기준전압원의 출력전압과 상기 변환회로의 출력전압을 각각 비교하는 것을 특징으로 하는 반도체장치.
  3. 제1 안테나회로와,
    제2 안테나회로와,
    AC전압을 정류하여 DC전압으로 변환하는 제1 변환회로와,
    AC전압을 정류하여 DC전압으로 변환하는 제2 변환회로와,
    비교회로와,
    상기 비교회로와 접지에 전기적으로 접속된 스위칭소자와,
    상기 안테나회로와 상기 스위칭소자에 전기적으로 접속된 커패시터를 구비하고,
    상기 제1 및 제2 안테나회로는 상기 제1 및 제2 변환회로에 전기적으로 각각 접속되고,
    상기 비교회로는 상기 제1 변환회로의 출력전압과 상기 제2 변환회로의 출력전압을 비교하는 것을 특징으로 하는 반도체장치.
  4. 안테나회로와,
    AC전압을 정류하여 DC전압으로 변환하는 변환회로와,
    비교회로와,
    기준전압원과,
    상기 변환회로와 상기 비교회로에 전기적으로 접속된 모니터회로와,
    상기 비교회로와 접지에 전기적으로 접속된 스위칭소자와,
    상기 안테나회로 및 상기 스위칭소자에 전기적으로 접속된 커패시터를 구비하고,
    상기 안테나회로는 상기 변환회로에 전기적으로 접속되고,
    상기 비교회로는 상기 기준전압원의 출력전압과 상기 모니터회로의 출력전압을 비교하는 것을 특징으로 하는 반도체장치.
  5. 안테나회로와,
    AC전압을 정류하여 DC전압으로 변환하는 변환회로와,
    복수의 비교회로와,
    복수의 기준전압원과,
    상기 변환회로와 상기 비교회로에 전기적으로 접속된 모니터회로와,
    상기 비교회로와 접지에 전기적으로 각각 접속된 복수의 스위칭소자와,
    상기 안테나회로 및 상기 각각의 스위칭소자에 전기적으로 각각 접속된 복수의 커패시터를 구비하고,
    상기 안테나회로는 상기 변환회로에 전기적으로 접속되고,
    상기 복수의 비교회로는 상기 각각의 기준전압원의 출력전압과 상기 모니터회로의 출력전압을 각각 비교하는 것을 특징으로 하는 반도체장치.
  6. 제1 안테나회로와,
    제2 안테나회로와,
    AC전압을 정류하여 DC전압으로 변환하는 제1 변환회로와,
    AC전압을 정류하여 DC전압으로 변환하는 제2 변환회로와,
    비교회로와,
    상기 제1 변환회로와 상기 비교회로에 전기적으로 접속된 제1 모니터회로와,
    상기 제2 변환회로와 상기 비교회로에 전기적으로 접속된 제2 모니터회로와,
    상기 비교회로와 접지에 전기적으로 접속된 스위칭소자와,
    상기 제1 안테나회로와 상기 스위칭소자에 전기적으로 접속된 커패시터를 구비하고,
    상기 제1 및 제2 안테나회로는 상기 제1 및 제2 변환회로에 전기적으로 각각 접속되고,
    상기 비교회로는 상기 제1 모니터회로의 출력전압과 상기 제2 모니터회로의 출력전압을 비교하는 것을 특징으로 하는 반도체장치.
  7. 제 1 항에 있어서,
    상기 안테나회로, 상기 변환회로, 상기 비교회로, 상기 커패시터 및 상기 스위칭소자가 동일한 절연기판상에 일체로 형성된 것을 특징으로 하는 반도체장치.
  8. 제 2 항에 있어서,
    상기 안테나회로, 상기 변환회로, 상기 비교회로, 상기 커패시터 및 상기 스위칭소자가 동일한 절연기판상에 일체로 형성된 것을 특징으로 하는 반도체장치.
  9. 제 3 항에 있어서,
    상기 제1 및 제2 안테나회로, 상기 제1 및 제2 변환회로, 상기 비교회로, 상기 커패시터 및 상기 스위칭소자가 동일한 절연기판상에 일체로 형성된 것을 특징으로 하는 반도체장치.
  10. 제 4 항에 있어서,
    상기 안테나회로, 상기 변환회로, 상기 비교회로, 상기 커패시터 및 상기 스위칭소자가 동일한 절연기판상에 일체로 형성된 것을 특징으로 하는 반도체장치.
  11. 제 5 항에 있어서,
    상기 안테나회로, 상기 변환회로, 상기 비교회로, 상기 커패시터 및 상기 스위칭소자가 동일한 절연기판상에 일체로 형성된 것을 특징으로 하는 반도체장치.
  12. 제 6 항에 있어서,
    상기 제1 및 제2 안테나회로, 상기 제1 및 제2 변환회로, 상기 비교회로, 상기 커패시터 및 상기 스위칭소자가 동일한 절연기판상에 일체로 형성된 것을 특징으로 하는 반도체장치.
  13. 제 1 항에 있어서,
    상기 변환회로, 상기 비교회로, 상기 커패시터 및 상기 스위칭소자가 동일한 절연기판상에 일체로 형성되고, 상기 안테나회로가 또 다른 기판 상에 형성된 것을 특징으로 하는 반도체장치.
  14. 제 2 항에 있어서,
    상기 변환회로, 상기 비교회로, 상기 커패시터 및 상기 스위칭소자가 동일한 절연기판상에 일체로 형성되고, 상기 안테나회로가 또 다른 기판 상에 형성된 것을 특징으로 하는 반도체장치.
  15. 제 3 항에 있어서,
    상기 제1 및 제2 변환회로, 상기 비교회로, 상기 커패시터 및 상기 스위칭소자가 동일한 절연기판상에 일체로 형성되고, 상기 제1 및 제2 안테나회로가 또 다른 기판 상에 형성된 것을 특징으로 하는 반도체장치.
  16. 제 4 항에 있어서,
    상기 변환회로, 상기 비교회로, 상기 커패시터 및 상기 스위칭소자가 동일한 절연기판상에 일체로 형성되고, 상기 안테나회로가 또 다른 기판 상에 형성된 것을 특징으로 하는 반도체장치.
  17. 제 5 항에 있어서,
    상기 변환회로, 상기 비교회로, 상기 커패시터 및 상기 스위칭소자가 동일한 절연기판상에 일체로 형성되고, 상기 안테나회로가 또 다른 기판 상에 형성된 것을 특징으로 하는 반도체장치.
  18. 제 6 항에 있어서,
    상기 제1 및 제2 변환회로, 상기 비교회로, 상기 커패시터 및 상기 스위칭소자가 동일한 절연기판상에 일체로 형성되고, 상기 제1 및 제2 안테나회로가 또 다른 기판 상에 형성된 것을 특징으로 하는 반도체장치.
  19. 제 1 항에 있어서,
    상기 변환회로, 상기 비교회로 및 상기 스위칭소자 중 적어도 하나는 박막트랜지스터로 구성된 것을 특징으로 하는 반도체장치.
  20. 제 2 항에 있어서,
    상기 변환회로, 상기 비교회로 및 상기 스위칭소자 중 적어도 하나는 박막트랜지스터로 구성된 것을 특징으로 하는 반도체장치.
  21. 제 3 항에 있어서,
    상기 변환회로, 상기 비교회로 및 상기 스위칭소자 중 적어도 하나는 박막트랜지스터로 구성된 것을 특징으로 하는 반도체장치.
  22. 제 4 항에 있어서,
    상기 변환회로, 상기 비교회로 및 상기 스위칭소자 중 적어도 하나는 박막트랜지스터로 구성된 것을 특징으로 하는 반도체장치.
  23. 제 5 항에 있어서,
    상기 변환회로, 상기 비교회로 및 상기 스위칭소자 중 적어도 하나는 박막트랜지스터로 구성된 것을 특징으로 하는 반도체장치.
  24. 제 6 항에 있어서,
    상기 제1 및 제2 변환회로, 상기 비교회로 및 상기 스위칭소자 중 적어도 하나는 박막트랜지스터로 구성된 것을 특징으로 하는 반도체장치.
  25. 제 7 항에 있어서,
    상기 절연기판은 유리, 플라스틱 또는 절연막으로 형성된 것을 특징으로 하는 반도체장치.
  26. 제 8 항에 있어서,
    상기 절연기판은 유리, 플라스틱 또는 절연막으로 형성된 것을 특징으로 하는 반도체장치.
  27. 제 9 항에 있어서,
    상기 절연기판은 유리, 플라스틱 또는 절연막으로 형성된 것을 특징으로 하는 반도체장치.
  28. 제 10 항에 있어서,
    상기 절연기판은 유리, 플라스틱 또는 절연막으로 형성된 것을 특징으로 하는 반도체장치.
  29. 제 11 항에 있어서,
    상기 절연기판은 유리, 플라스틱 또는 절연막으로 형성된 것을 특징으로 하는 반도체장치.
  30. 제 12 항에 있어서,
    상기 절연기판은 유리, 플라스틱 또는 절연막으로 형성된 것을 특징으로 하는 반도체장치.
  31. 제 13 항에 있어서,
    상기 절연기판은 유리, 플라스틱 또는 절연막으로 형성된 것을 특징으로 하는 반도체장치.
  32. 제 14 항에 있어서,
    상기 절연기판은 유리, 플라스틱 또는 절연막으로 형성된 것을 특징으로 하는 반도체장치.
  33. 제 15 항에 있어서,
    상기 절연기판은 유리, 플라스틱 또는 절연막으로 형성된 것을 특징으로 하는 반도체장치.
  34. 제 16 항에 있어서,
    상기 절연기판은 유리, 플라스틱 또는 절연막으로 형성된 것을 특징으로 하는 반도체장치.
  35. 제 17 항에 있어서,
    상기 절연기판은 유리, 플라스틱 또는 절연막으로 형성된 것을 특징으로 하는 반도체장치.
  36. 제 18 항에 있어서,
    상기 절연기판은 유리, 플라스틱 또는 절연막으로 형성된 것을 특징으로 하는 반도체장치.
  37. 제 1 항에 있어서,
    상기 안테나회로는, 상기 변환회로, 상기 비교회로 또는 상기 스위칭소자 상에 형성된 것을 특징으로 하는 반도체장치.
  38. 제 2 항에 있어서,
    상기 안테나회로는, 상기 변환회로, 상기 비교회로 또는 상기 스위칭소자 상에 형성된 것을 특징으로 하는 반도체장치.
  39. 제 3 항에 있어서,
    상기 제1 및 제2 안테나회로는, 상기 변환회로, 상기 비교회로 또는 상기 스위칭소자 상에 형성된 것을 특징으로 하는 반도체장치.
  40. 제 4 항에 있어서,
    상기 안테나회로는, 상기 변환회로, 상기 비교회로 또는 상기 스위칭소자 상에 형성된 것을 특징으로 하는 반도체장치.
  41. 제 5 항에 있어서,
    상기 안테나회로는, 상기 변환회로, 상기 비교회로 또는 상기 스위칭소자 상에 형성된 것을 특징으로 하는 반도체장치.
  42. 제 6 항에 있어서,
    상기 제1 및 제2 안테나회로는, 상기 변환회로, 상기 비교회로 또는 상기 스위칭소자 상에 형성된 것을 특징으로 하는 반도체장치.
  43. 제 1 항에 있어서,
    상기 안테나회로는, 가요성 지지체 상에 형성되고, 상기 안테나회로는 상기 지지체에 의해 둘러싸이거나 삽입된 것을 특징으로 하는 반도체장치.
  44. 제 2 항에 있어서,
    상기 안테나회로는, 가요성 지지체 상에 형성되고, 상기 안테나회로는 상기 지지체에 의해 둘러싸이거나 삽입된 것을 특징으로 하는 반도체장치.
  45. 제 3 항에 있어서,
    상기 제1 및 제2 안테나회로는, 가요성 지지체 상에 형성되고, 상기 안테나회로는 상기 지지체에 의해 둘러싸이거나 삽입된 것을 특징으로 하는 반도체장치.
  46. 제 4 항에 있어서,
    상기 안테나회로는, 가요성 지지체 상에 형성되고, 상기 안테나회로는 상기 지지체에 의해 둘러싸이거나 삽입된 것을 특징으로 하는 반도체장치.
  47. 제 5 항에 있어서,
    상기 안테나회로는, 가요성 지지체 상에 형성되고, 상기 안테나회로는 상기 지지체에 의해 둘러싸이거나 삽입된 것을 특징으로 하는 반도체장치.
  48. 제 6 항에 있어서,
    상기 제1 및 제2 안테나회로는, 가요성 지지체 상에 형성되고, 상기 안테나회로는 상기 지지체에 의해 둘러싸이거나 삽입된 것을 특징으로 하는 반도체장치.
  49. 청구항 1에 따른 반도체장치를 갖는 것을 특징으로 하는 IC카드.
  50. 청구항 2에 따른 반도체장치를 갖는 것을 특징으로 하는 IC카드.
  51. 청구항 3에 따른 반도체장치를 갖는 것을 특징으로 하는 IC카드.
  52. 청구항 4에 따른 반도체장치를 갖는 것을 특징으로 하는 IC카드.
  53. 청구항 5에 따른 반도체장치를 갖는 것을 특징으로 하는 IC카드.
  54. 청구항 6에 따른 반도체장치를 갖는 것을 특징으로 하는 IC카드.
  55. 청구항 1에 따른 반도체장치를 갖는 것을 특징으로 하는 RFID 태그.
  56. 청구항 2에 따른 반도체장치를 갖는 것을 특징으로 하는 RFID 태그.
  57. 청구항 3에 따른 반도체장치를 갖는 것을 특징으로 하는 RFID 태그.
  58. 청구항 4에 따른 반도체장치를 갖는 것을 특징으로 하는 RFID 태그.
  59. 청구항 5에 따른 반도체장치를 갖는 것을 특징으로 하는 RFID 태그.
  60. 청구항 6에 따른 반도체장치를 갖는 것을 특징으로 하는 RFID 태그.
  61. 청구항 1에 따른 반도체장치를 갖는 것을 특징으로 하는 RFID 칩.
  62. 청구항 2에 따른 반도체장치를 갖는 것을 특징으로 하는 RFID 칩.
  63. 청구항 3에 따른 반도체장치를 갖는 것을 특징으로 하는 RFID 칩.
  64. 청구항 4에 따른 반도체장치를 갖는 것을 특징으로 하는 RFID 칩.
  65. 청구항 5에 따른 반도체장치를 갖는 것을 특징으로 하는 RFID 칩.
  66. 청구항 6에 따른 반도체장치를 갖는 것을 특징으로 하는 RFID 칩.
  67. 안테나회로에서 발생한 AC전압을 정류해서 DC전압으로 변환하는 단계와,
    상기 DC전압과 기준전압을 비교하는 단계와,
    상기 DC전압이 상기 기준전압보다 클 때에, 커패시터를 상기 안테나회로와 병렬로 접속하는 단계와,
    상기 안테나회로에서 발생한 AC전압을 감쇠시키는 단계와,
    상기 감쇠된 AC 전압을 정류해서 DC전압으로 변환하는 단계를 포함한 것을 특징으로 하는 반도체장치의 구동방법.
  68. 안테나회로에서 발생한 AC전압을 정류해서 DC전압으로 변환하는 단계와,
    상기 DC전압과 복수의 기준전압을 비교하는 단계와,
    상기 DC전압이 상기 기준전압 중 임의의 하나보다 클 경우 상기 DC 전압보다 큰 레벨에서의 기준전압에 대응되는 커패시터를 상기 안테나회로와 병렬로 접속하는 단계와,
    상기 안테나회로에서 발생한 AC전압을 감쇠시키는 단계와,
    상기 감쇠된 AC 전압을 정류해서 DC전압으로 변환하는 단계를 포함한 것을 특징으로 하는 반도체장치의 구동방법.
  69. 제1 안테나회로에서 발생한 AC 전압을 정류해서 제1 DC 전압으로 변환하는 단계와,
    제2 안테나회로에서 발생한 AC 전압을 정류해서 제2 DC 전압으로 변환하는 단계와,
    상기 제1 DC전압을 상기 제2 DC 전압과 비교하는 단계와,
    상기 제1 DC전압이 제2 DC전압보다 클 경우 상기 안테나회로에 병렬로 커패시터를 접속하는 단계와,
    상기 제1 안테나회로에서 발생한 AC 전압을 감쇠시키는 단계와,
    상기 감쇠된 AC전압을 정류해서 DC전압으로 변환하는 단계를 포함한 것을 특징으로 하는 반도체장치의 구동방법.
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