KR20050061393A - 주파수 직접 변환 장치에서 직류 옵셋 제거 장치 및 방법 - Google Patents

Abstract

본 발명은 통신 시스템의 수신 장치 중 주파수 직접 변환 장치에 관한 것으로, 특히 주파수 직접 변환 시 발생되는 직류 옵셋을 제거하기 위한 장치에 관한 것이다.

본 발명의 장치는, 무선 통신 시스템의 수신 장치에서 주파수 직접 변환 시 직류 옵셋을 제거하기 위한 장치로서, 기저대역 신호로 변환된 디지털 신호에 직류 성분이 포함된 신호를 수신하고, 직류 옵셋 추정 값을 수신하여 상기 직류 옵셋이 포함된 신호에 직류 옵셋 추정 값의 차를 계산하여 출력하는 가산기와, 상기 수신장치의 아날로그 소자의 이득 모드 정보를 수신하고 상기 이득 모드에 따라 상기 직류 옵셋의 추정 값의 차가 계산된 값의 직류 옵셋 값을 추정하여 출력하는 직류 옵셋 계산부를 포함한다.

Description

주파수 직접 변환 장치에서 직류 옵셋 제거 장치 및 방법{DC OFFSET REMOVER APPARATUS AND METHOD IN FREQUENCY DIRECT CONVERTING DEVICE}

본 발명은 무선 통신 시스템에서 주파수 변환 장치 및 방법에 관한 것으로, 특히 무선 통신 시스템에서 주파수를 직접 변환하는 장치 및 방법에 관한 것이다.

통상적으로 무선 통신 시스템 예를 들어, 부호분할 다중 접속 방식(이하 "CDMA라" 칭함)의 이동 통신 시스템에서 무선 통신을 수행하기 위해서는 주파수 변환을 수행하여야 한다. 여기서 주파수 변환이란, 외부에서 수신된 높은 주파수대의 아날로그 신호를 휴대폰이나 각종 통신기기의 내부 칩들이 처리할 수 있도록 낮은 대역 즉, 기저대역으로 변환하는 과정과 이의 반대 과정을 말한다. 이와 같이 높은 주파수대의 아날로그 신호를 기저대역 신호로 변환하는 것을 주파수 하강 변환이라 하고, 반대의 경우인 기저대역 신호를 높은 주파수대의 아날로그 신호로 변환하는 것을 주파수 상승 변환이라 한다. 이하에서 주파수 변환이란, 주파수 하강 변환을 지칭하기로 한다.

이러한 주파수 변환 단계는 이중 변환을 수행하는 방식과 직접 변환을 수행하는 방식으로 구분할 수 있다. 먼저 이중 변환을 수행하는 방식에 대하여 살펴보면, 하기와 같다. 외부에서 수신된 높은 주파수 대역의 신호는 RF(고주파)부와, IF(중간주파)부로 나누어 처리하게 된다. 이러한 방식을 수퍼헤테로다인 방식이라 하며, 일반적으로 많이 사용되고 있는 방식이다. 이러한 두 단계를 거치는 이중 변환 방식은 그 성능에 있어서 안정성을 보이며, 수 십여 년간 지속적으로 사용되고 있는 방식이다.

그러나 이중 변환 방식을 사용하는 수신기는 구현하는 데 있어서 어려운 점이 있다. 이중 변환 방식을 사용하려면, RF칩과, IF부를 구성하는 IF칩 그밖에 IF부에 들어가는 여러 개의 칩이 필요하다. 그러므로 이중 변환 방식을 사용하는 경우에는 부품 비용이 높고 보드의 면적을 많이 차지하는 것이 단점으로 지적되고 있다. 이와 같은 이유로, 휴대성이 강조되는 무선 이동 통신용 단말기에 이중 변환 방식을 사용하는 것은 여러모로 불리한 점이 있다. 또한 다중밴드 예를 들어 800MHz 대역과, 2GHz 대역 등의 다중모드 DCS, PCS, GPS 등을 지원하기에는 휴대용의 소형으로 구성하기에 더더욱 어려움이 많다.

이에 반해, 주파수 직접 변환 수신 방식은 IF단이 없으므로, 부품수를 상당히 줄일 수 있다. 또한 IF단이 있음으로 인해 생기는 여러 문제점 예들 들면, 이미지 제거(image rejection), 의사 신호(spurious signal) 발생의 문제를 해결할 수가 있다. 그러나 이러한 이점에도 불구하고 주파수 직접 변환 방식을 사용하기 힘든 이유는 주파수 직접변환에 의해 부가적으로 생기는 또 다른 문제점 때문이다. 이러한 문제점들로는 직류 옵셋(DC Offset), I/Q 부정합, 혼변조 왜곡(IMD : Intermodulation Distortion), Flicker Noise 등이 있다. 이러한 문제들 중에서도 주파수 직접 변환 수신기의 구현성을 불투명하게 만드는 가장 큰 문제점은 신호보다 훨씬 큰 직류 옵셋(DC Offset)의 유입이다.

따라서 직류 옵셋(DC offset)의 제거를 위한 방법이 요구됨으로 인해 이를 해결하기 위한 방법들이 연구되었으며, 그 대표적인 방법으로 교류 커플링(AC coupling)을 수행하는 방법이 있다. 이는 직류의 특성을 이용한 것으로, 교류만 통과할 수 있는 필터를 이용하는 방법이다. 즉 하향 변환된 신호의 경로에 고역 통과 필터링을 하는 것이다. 이와 다른 방법으로 시분할 다중접속 방식(Time Division Multiple Access : 이하 "TDMA"라 칭함.)에서 사용하는 방법이 있다. 상기 시분할 다중접속 방식에서 사용하는 방법을 설명하기 위해 하기 도 1을 참조하여 설명하기로 한다.

도 1은 주파수 직접 변환을 위해 시분할 다중접속 방식의 시스템에서 사용되는 수신기의 구성도이다. 이하 도 1을 참조하여 시분할 다중접속 방식의 시스템에서 사용되는 예를 설명하기로 한다.

혼합기(110)는 입력된 신호(Input Signal)와 소정의 신호를 혼합하여 기저대역 신호로 변환하여 출력한다. 여기서 입력된 신호는 고대역의 신호이다. 이와 같이 혼합기(110)에서 출력된 신호는 저역 통과 필터(LPF : Low Pass Filter)(112)에서 미리 설정된 낮은 주파수 대역의 신호만을 여파시켜 출력한다. 상기 저역 통과 필터(112)에서 출력된 신호는 캐패시터(114)를 경유하여 증폭기(116)로 입력된다. 또한 상기 캐패시터(114)와 증폭기(116)간의 접점과 접지간에 스위치(118)를 구비하며, 상기 스위치의 온/오프 동작을 통해 상기 캐패시터(114)를 경유한 신호가 상기 증폭기(116)로 미리 결정된 시간에만 입력되도록 구성한다.

시분할 다중접속 방식에서는 사용자에게 할당된 특정 시간에만 신호가 burst하게 입력되므로 즉, 상기 도 1의 하단에 도시한 바와 같이 신호가 단속적으로 입력되므로 신호가 입력되지 않는 시간동안에는 대기모드(idle mode) 상태로 들어간다. 이러한 대기모드(idel mode) 상태일 때, 수신 경로에 생기는 직류 옵셋(DC Offset)은 상기 캐패시터(114)에서 저장되며, 데이터 수신 시 캐패시터(114)에 저장된 값을 빼줌으로써 직류 옵셋(DC Offset)을 제거할 수 있다.

한편, 교류 커플링(AC coupling)을 사용하는 방법은 코너 주파수(corner frequency)가 크면 순수 수신신호도 제거되는 문제점이 있다. 모의 실험결과로 볼 때, 잡음신호와 주파수 옵셋이 없는 상태에서 수신 성능 저하가 무시할 수 있을 만큼 작게 하기 위해서는 고역 통과 필터(HPF : High Pass Filter)의 코너 주파수(corner frequency)가 전송속도의 0.1%이내 이어야한다. 예를 들어, IS-54에서 48.6bps 전송속도일 경우, 코너 주파수(corner frequency)는 50 Hz 이하가 되어야한다. 그러나 이렇게 작은 값은 직류 옵셋(DC offset)의 변화에 느린 응답을 보이려면 대용량의 커패시터와 대용량의 저항을 요구하는 문제점이 있다. 따라서 이러한 방법은 원하는 수신신호가 직류(DC) 값을 갖지 않는 자유 직류 변조(DC-free modulation) 방식을 사용하는 시스템 예를 들면, BFSK를 사용하는 페이져 응용(pager applications)에만 사용될 수 있다.

도 1의 TDMA에서 사용되는 구조는 신호의 CDMA와 같은 시스템에는 사용이 용이하지 않다. 왜냐하면, 강한 간섭신호가 대기모드(idel mode) 상태일 때에 존재하면, 적절히 직류 옵셋(DC Offset)을 제거하지 못하게 되기 때문이다. 또한, 상기 캐패시터(114)와 같이 수동 소자를 구비해야 하므로, 집적화되는 MOS 트랜지스터로 구현이 용이하지 못한 문제를 가진다. 뿐만 아니라 주파수 직접변환방식 수신기에서 대량의 직류 옵셋(DC Offset)이 그 하위의 회로 내부로 유입될 경우 부품이 포화되거나 손상되는 문제를 야기시킨다.

따라서 본 발명의 목적은 기저대역 디지털 신호 처리를 통한 직류 옵셋(DC Offset) 제거 장치 및 방법을 제공함에 있다.

본 발명의 다른 목적은 부호분할 다중접속 시스템에서 주파수 직접 변환 시 직류 옵셋을 제거할 수 있는 장치 및 방법을 제공함에 있다.

본 발명의 또 다른 목적은 주파수 직접 변환 시스템에서 직류 옵셋을 제거하여 회로의 포화 또는 파손을 방지할 수 있는 장치 및 방법을 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 장치는, 무선 통신 시스템의 수신 장치에서 주파수 직접 변환 시 직류 옵셋을 제거하기 위한 장치로서, 기저대역 신호로 변환된 디지털 신호에 직류 성분이 포함된 신호를 수신하고, 직류 옵셋 추정 값을 수신하여 상기 직류 옵셋이 포함된 신호에 직류 옵셋 추정 값의 차를 계산하여 출력하는 가산기와, 상기 수신장치의 아날로그 소자의 이득 모드 정보를 수신하고 상기 이득 모드에 따라 상기 직류 옵셋의 추정 값의 차가 계산된 값의 직류 옵셋 값을 추정하여 출력하는 직류 옵셋 계산부를 포함한다.

상기한 목적들을 달성하기 위한 본 발명의 방법은, 무선 통신 시스템의 수신 장치에서 주파수 직접 변환 시 직류 옵셋을 제거하기 위한 방법으로서, 아날로그 소자의 이득 모드 정보로부터 이득 모드를 결정하고, 상기 이득모드에 따라 직류 옵셋 값을 추정하는 과정과, 상기 추정된 직류 옵셋 값에서 루프 이득 및 필터 이득을 보상하는 과정과, 직류 성분을 포함하고 기저대역 신호로 변환된 디지털 신호에서 상기 이득 보상이 이루어진 직류 옵셋 값을 감산하는 과정을 포함한다.

이하 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

통신 시스템에서 주파수 직접 변환 방식 수신기는 상술한 바와 같이 수신신호를 기저대역으로 직접 하향변환하기 때문에 이로 인하여 부가적으로 발생하는 직류 옵셋(DC Offset)이 큰 문제점이 된다. 기저대역 회로의 동작범위를 초과하는 대량의 직류 옵셋(DC Offset)은 기저대역 증폭기, 필터와 같은 회로를 손상시키거나 디지털 회로의 신호를 클리핑(Clipping) 시킴으로 인하여 수신 성능의 저하를 가져온다. 이러한 주파수 직접 변환 방식에서 직류 옵셋(DC Offset)을 발생시키는 주요 원인은 크게 3가지로 구분할 수 있다.

첫째, 수신기의 소자간 이상적인 절연(isolation)이 불가능함으로 인하여 국부 발진기 신호의 자기혼합(self-mixing)이 발생할 수 있다. 상기 자기 혼합이란, 국부 발진기 신호가 누출되어 특정한 루트에서 누출된 신호가 반사되어 다시 국부발진기 신호와 혼합되는 경우를 말한다. 이와 같이 자기혼합으로 생성된 신호는 수신 신호보다는 수십 dB이상 높은 직류 옵셋(DC Offset)을 포함하여 발생된다. 이에 더불어 국부 발진기 신호가 안테나를 거쳐 송신되고, 다시 반사되어 수신될 경우에는 미약하나마 시간적으로 변하는 직류 옵셋(DC Offset)이 발생할 수 있다.

둘째, 짝수차 고조파(Even order harmonic)로 인한 직류 옵셋(DC Offset)의 유입이다. 이는 무선(RF) 부품의 비선형성에 의해 발생되는 것으로, 특히 2차 고조파의 혼변조 왜곡이 직류 옵셋(DC Offset)의 생성에 큰 영향을 미친다.

마지막으로, 직류 옵셋(DC Offset)은 기저대역 증폭기와 같은 소자에 사용되는 차동회로(Differential circuit)의 부정합(Mismatch)으로 인하여 발생된다. 이렇게 회로의 부정합으로 인하여 발생하는 직류 옵셋(DC Offset)은 온도에 따라 달라지게 된다.

이하에서 설명되는 본 발명에 따른 장치에서는 이러한 직류 옵셋을 효과적으로 제거하기 위한 장치와 이를 구성하는 방법 등에 대하여 상세히 기술될 것이다.

도 2는 본 발명의 바람직한 실시 예에 따른 주파수 직접 변환 시의 직류 옵셋 제거 장치의 블록 구성도이다. 이하 도 2를 참조하여 본 발명에 다른 주파수 직접 변환 장치에서 직류 옵셋을 제거하기 위한 구성 및 그 동작에 대하여 상세히 설명한다.

상기 도 2에서 입력되는 신호는 직류에 오염된 디지털 신호(DC Corrupted Digital Signal)이다. 상기 직류에 오염된 디지털 신호는 가산기(210)로 입력된다. 여기서 "직류에 오염된 신호"란, 주파수 직접 하향 변환 과정에서 직류 옵셋(DC Offset)에 오염된 신호이다. 또한 직류 옵셋은 위에서 언급한 3가지 이유 등으로 인하여 직류 옵셋이 발생된다. 즉, 기저대역 신호처리를 위해 아날로그-디지털 변환기(도 2에 도시하지 않음)에서 디지털 신호로 변환된 신호이다. 가산기(210)는 직류 옵셋이 부가된 신호에서 후술될 디지털 직류 옵셋 결정부(220)의 추정된 직류 옵셋 값을 빼줌으로써 직류 옵셋을 제거한다. 이와 같이 직류 옵셋이 제거된 신호는 디지털 필터(212)에서 필터링되어 수신기의 복조기(Demodulator)로 입력된다. 또한 상기 디지털 필터(212)에서 필터링된 신호는 직류 옵셋 값의 추정을 위해 본 발명에 따라 구성된 직류 옵셋 추정부(250)로 입력된다. 상기 가산기(210) 이후에 구비되는 디지털 필터(212)는 일반적인 저역 통과 필터로 구성할 수 있다. 또한 상기 저역 통과 필터로 구성되는 상기 디지털 필터(212)는 수신기의 정합 필터(Matched Filter)가 될 수 있다. 상기 디지털 필터(212)는 설계자에 따라 상기 가산기(210)의 전단에 구성할 수도 있다. 이러한 경우 수신 신호의 특성에 따라 디지털 필터 또는 아날로그 필터로 구성된다. 이와 같이 직류 옵셋을 제거한 후에 디지털 필터(212)를 두는 것은 대량의 직류 옵셋의 유입으로 인해 디지털 필터링에 악영향을 방지할 수 있다. 디지털 필터링의 악영향의 예를 들면, 필터 출력의 포화가 있을 수 있다. 상기 디지털 필터(212)의 출력은 종래 기술에서 살핀 바와 같이 자동 이득 증폭기(도 2에 도시하지 않음)를 거쳐 복조기(도면에 도시하지 않음)로 입력된다.

직류 옵셋 추정부(250)는 누적기(214)와 가산기(216)와 스위치(217)와 옵셋 계산부(218)와 디지털 직류 옵셋 결정부(220)로 구성된다. 그러면 각 구성들의 동작에 대하여 살펴보기로 한다.

상기 직류 옵셋 추정부(250)의 누적기(214)는 디지털 필터(212)에서 필터링된 신호들을 M개만큼 누적하여 출력한다. 상기 누적기(214)는 채널 잡음(channel noise)이나 수신기의 소자에서 발생하는 잡음을 평균화함으로써 이들을 제거하기 위해 사용되는 것이다. 또한 오버 샘플링(oversampling)을 사용하는 시스템에서상기 누적기(214)의 앞단에 하나의 칩(on-chip)을 뽑아내기 위해 다운 샘플러를 구비할 수 있다. 즉, 오버 샘플링을 사용하는 시스템의 수신기에서는 그리고 상기 누적기(214)에서 샘플들을 누적하기 전에 하나의 칩으로 다운 샘플링(on-chip down sampling) 과정이 필요할 수 있다. 그러나 이러한 과정은 상기 도 2에서는 생략하였다. 만일 CDMA의 경우 오버 샘플링이 이루어지는 경우는 칩 율(chip rate)의 4배 이상의 오버 샘플링이 이루어진다. 따라서 CDMA 시스템에서 오버 샘플링이 이루어지는 경우에는 오버 샘플링에 해당하는 만큼 다운 샘플링 과정을 거치게 된다. 상기 누적기(214)는 오버 샘플링이 이루어진 경우 미리 다운 샘플링을 수행하기 때문에 오버 샘플링의 여부와 관계없이 M개의 칩만큼을 누적할 수 있다.

이와 같이 M개의 칩만큼 누적된 신호는 가산기(216)로 입력된다. 상기 가산기(216)는 누적기(214)의 출력에 M/2을 더하여 출력한다. 여기서 상기 가산기(216)에서 M/2를 더하는 이유는 양자화의 비대칭성을 보상하기 위한 것이다. 즉, 아날로그 신호를 디지털 신호로 변환할 경우 발생하는 비대칭성을 보상하는 것이다. 이와 같이 비대칭성을 보상하는 것을 수식으로 표현하면, "아날로그-디지털(A/D) 변환된 입력신호의 누적값(M) + (0.5 X M)"의 동작을 수행하는 것이다. 상기 가산기(216)에서 가산된 신호는 스위치(217)에 의해 매 M칩 단위로 옵셋 계산부(218)로 입력된다.

옵셋 계산부(Gain & Accumulator)(218)는 입력신호로부터 직류 옵셋을 추정하여 디지털 옵셋 결정부(220)로 출력한다. 이러한 옵셋 계산부(218)의 동작과 그 구성에 대하여는 후술되는 도 3에서 더 상세히 설명하기로 한다. 상기 옵셋 계산부(218)에서 계산된 옵셋 값은 디지털 직류 옵셋 결정부(220)로 입력된다. 상기 디지털 직류 옵셋 결정부(220)는 누산된 신호에 포함된 디지털 직류 옵셋 값을 결정하여 출력한다. 상기 디지털 직류 옵셋 결정부(220)의 동작 및 구성에 대하여도 후술되는 도 4에서 더 상세히 설명하기로 한다.

이상에서 설명한 바와 같이 디지털 옵셋이 결정되면, 상술한 가산기(210)로 입력되어 직류에 오염된 신호에서 직류 옵셋 값이 제거된다. 이와 같이 직류 옵셋 값이 제거됨으로 인하여 주파수 직접 변환 시에 가장 큰 문제로 작용하는 직류 옵셋을 제거할 수 있다.

도 3은 본 발명의 바람직한 실시 예에 따른 직류 옵셋 계산부의 내부 블록 구성도이다. 이하 도 3을 참조하여 본 발명의 바람직한 실시 예에 따른 직류 옵셋 계산부의 내부 구성 및 그 동작에 대하여 상세히 설명하기로 한다.

상기 직류 옵셋 계산부(218)는 직류 옵셋 값을 추정하기 위한 추정기로서, 1차 루프 필터(Loop Filter)로 구성되며, 피드백 되는 누적 레지스터들(316)을 가진다. 상기 실시 예에서는 6개의 누적 레지스터부(316)를 구비한 것으로 가정하여 도시하였다. 그러면 상기 1차 루프 필터로 구성되는 직류 옵셋 계산부(218)의 구성 및 동작에 대하여 살펴보기로 한다. 전술한 도 2에서 누적기(214)로부터 수신된 M칩 단위로 누적된 신호는 곱셈기(310)로 입력된다. 상기 곱셈기(310)는 M칩 단위로 누적된 신호에 고정 이득(GAIN_CONST)을 곱하여 출력한다. 상기 곱셈기(310)에 곱해지는 값은 이득 상수로서, 상기 수신기의 동작 시점에 따라 다른 값을 가지도록 구성할 수 있다. 예를 들어 초기 구동 시에는 빠른 옵셋 계산을 위해 큰 값을 가지도록 할 수 있고, 어느 정도 옵셋의 추정이 이루어진 이후에는 작은 값을 가지도록 하여 계산된 옵셋 값의 변이(fluctuation)가 작도록 할 수도 있다. 이러한 제어는 본 발명의 구성을 도시한 도면들에서는 도시하지 않았으나, 프로세서 등에서 제어하도록 구성할 수 있다. 따라서 본 발명에서는 상기 고정 이득 값을 초기 구동 시에 적용할 값과 초기 과정이 진행된 이후의 시점에 적용하기 위한 값의 2가지 값을 가지도록 설정한다.

이와 같이 고정 이득 값이 곱해진 M칩 단위로 누적 신호는 가산기(312)로 입력된다. 상기 가산기(312)는 상기 누적 레지스터부(316)로부터 입력된 신호를 가산하여 출력한다. 이때, 상기 가산기(312)의 가산은 상기 곱셈기(310)에서 이득이 곱해진 값에서 상기 누적 레지스터부(316)로부터 수신된 값의 차를 계산하는 것이다. 이를 통해 이전 값과의 오차를 계산할 수 있다. 상기 누적 레지스터부(316)에 대하여는 아래에서 더 상세히 살피기로 한다. 그리고 상기 가산기(312)의 출력은 지연기(314)로 입력되어 미리 결정된 소정의 시간만큼 지연되어 출력된다. 상기 지연기(314)의 출력은 상기 도 2의 디지털 직류 옵셋 결정부(220)로 입력됨과 동시에 상기 누적 레지스터부(316)로 입력된다.

상기 누적 레지스터부(316)는 직류 옵셋을 추정하기 위한 과거 누적 값들을 저장하고 있게 된다. 본 발명의 실시 예에서는 누적 값을 6개의 레지스터에 구분하여 저장하는 것으로 가정한 경우이다. 따라서 실제로 누적 값을 구분하여 저장하지 않고 하나의 레지스터에 저장한 후 주소를 통해 출력하도록 할 수도 있다. 또한 레지스터의 개수는 본 발명의 실시 예와 다른 개수로 구성할 수도 있다. 상기 6개의 레지스터로 구성된 누적 레지스터부(316)는 6개의 이득 모드에 따라 저장된 값들 중 하나의 값을 출력한다. 이러한 이득 모드의 결정은, 누적 레지스터부(316)가 수신기의 자동 이득 조정기(AGC : Auto Gain Controller : 도면에 도시하지 않음)의 이득 모드에 따른 이득 모드 정보를 이용하여 결정한다. 즉, 상기 아날로그 이득 모드 정보를 수신하면, 상기 레지스터들(316) 중 하나를 선택하고, 그에 따른 값을 출력하도록 하는 것이다. 상기 도 3에 도시한 아날로그 이득 모드(ANALOG_GAIN_MODE) 정보는 이득 조정기(본 발명의 도면들에는 도시하지 않음)로부터 얻는 아날로그 소자의 이득 모드를 가리키는 신호이다. 이를 좀 더 상세히 설명하면, 이득 조정 모드 정보는 자동 이득 조정기의 제어기(도면에 도시하지 않음)에서 설정하는 값으로, 수신기의 저잡음 증폭기(LNA : Low Noise Amplifier - 도면에 도시하지 않음)와 혼합기(Mixer)의 이득에 따라 결정되는 값이다. 이와 같이 설정하는 이유는 자동 이득 증폭기의 이득이 선형적으로 동작할 수 있는 범위를 맞추기 위함이다. 이에 대한 상세한 설명은 후술할 도 5에서 더 살피기로 한다.

또한 이러한 이득 조정은 페이딩에 따른 신호의 크기 증감에 따라서도 이득의 조정이 이루어진다. 이와 같이 레지스터부(316)에서 출력할 값이 결정되어 6개의 값들 중 하나가 출력되면, 가산기(312)는 고정 이득이 곱해진 M칩 단위의 신호에 상기 결정된 이득 값을 빼줌으로써 직류 옵셋 값을 계산할 수 있다.

이상에서 상술한 상기 옵션 계산부(218)의 구성은 극점을 하나 갖는 무한 임펄스 응답의 저역통과 필터(One-pole IIR Filter)가 되는 것이다. 이 필터의 루프 대역폭은 앞에서 상술한 바와 같이 고정 이득(GAIN_CONST)에 따라서 달라질 수 있다. 즉, 고정 이득 값은 이득 상수로서 직류 옵셋의 추정속도와 관련있는 파라미터이다. 따라서 상기 고정 이득 값을 크게 하여, 루프의 대역폭을 늘리거나, 작게 하여 루프의 대역폭을 줄일 수 있다. 또한 초기 상태에서 빠른 정상상태에 이르도록 할 때 큰 값의 이득 상수를 사용하면 유용할 것이며, 직류 옵셋 제거기 루프가 안정적으로 동작할 경우, 작은 값의 이득 상수를 사용하면 된다. 이러한 제어는 상술한 바와 같이 프로세서에서 이루어질 수 있다. 이와 같이 상기 옵셋 계산부(218)의 루프 필터에서 추정된 직류 옵셋은 디지털 직류 옵셋 결정부(220)에서 적절한 스케일링을 거친 후 직류 옵셋 추정치를 계산할 수 있다.

도 4는 본 발명의 바람직한 실시 예에 따른 디지털 직류 옵셋 결정부의 내부 블록 구성도이다. 이하 도 4를 참조하여 본 발명의 바람직한 실시 예에 따른 디지털 직류 옵셋 결정부(220)의 내부 구성 및 그 동작에 대하여 상세히 설명하기로 한다.

상기 도 4의 디지털 직류 옵셋 결정부(220)의 구성은 상기 도 3에서 살핀 바와 같이 루프 필터의 출력을 수신한다. 따라서 상기 디지털 직류 옵셋 결정부(220)는 이와 같은 신호를 입력으로 하여 상기 도 2의 직류에 오염되어 입력되는 신호의 레벨에 맞는 해상도를 갖는 직류 옵셋 추정 값을 최종적으로 계산하여 출력한다. 즉, 상기 도 2의 최초 직류에 오염된 디지털 신호(DC Corrupted Digital Signal)의 입력 단부터 도 3의 출력까지는 디지털 필터 이득, M 개의 신호 누적, 루프 필터의 이득이 존재하며, 이를 디지털 직류 옵셋 결정(220)부에서 보상하기 위한 신호 레벨로 맞춰 주는 동작을 수행하는 것이다. 그러면 이하에서 이러한 동작에 대하여 각 구성 요소들의 동작과 함께 살피도록 한다.

옵셋 계산부(218)로부터 입력된 신호는 보상기(414)로 입력된다. 상기 보상기(414)는 M 개의 신호 누적에 대한 보상을 수행한다. 만약 M이 2의 배수라면, 상기 보상기(414)는 비트 시프트만으로 구현될 수 있다. 상기 보상기(414)에서 출력된 신호는 곱셈기(412)로 입력된다. 상기 곱셈기(412)는 소정의 가중치(DC_FILT_GAIN) 값을 곱하여 이를 비트 영역 선택기(410)로 입력한다. 여기서 상기 소정 가중치는 디지털 필터의 이득(gain)과 루프 필터의 이득에 따른 값을 보상하기 위해 곱해주는 값이다. 따라서 이득이 1보다 크다면, 상기 가중치는 1보다 작은 값을 가질 것이며, 이득이 1보다 작다면 상기 가중치는 1보다 큰 값을 가진다. 이와 같이 가중치가 곱해진 값은 비트 영역 선택기(410)로 입력된다. 상기 비트 영역 선택기(Bit Range selector)(410)는 선택 신호(DC_BITSEL)에 의해 직류 옵셋을 빼주기 위한 추정 값을 출력한다. 상기 비트 영역 선택기(410)는 나눗셈의 계산이 복잡하므로, 상기 곱셈기(412)로부터 출력된 비트 스트림에서 소정 비트 영역을 선택하도록 함으로써 나눗셈 계산이 이루어지도록 하는 장치이다. 따라서 상기 가중치와 상기 선택신호는 루프 이득과 디지털 필터 이득을 고려하여 계산해주는 값이다.

결과적으로 디지털 직류 옵셋 결정부(220)의 출력은 도면에 'DC_DACC_V'로 도시하였다. 상기 'DC_DACC_V'는 직류 옵셋의 추정 값이 되며, 입력 신호에서 상기 직류 옵셋 추정 값을 뺀 값이 보상 신호가 된다. 따라서 상기 도 2의 전체 루프는 직류 노치(DC-notch) 필터가 되어 디지털 영역 신호처리를 통한 직류 옵셋 제거를 수행하게 된다. 이러한 본 발명에 따른 장치는 QPSK 신호를 수신하는 경우에 I 채널과 Q 채널 신호 각각에 상기한 구성이 필요하게 된다.

그러면 이하에서 상기한 구성들에 따른 구체적인 동작을 도 2 내지 도 4를 참조하며, 첨부된 도면에 도시하지 않은 수신기 전체적인 구성을 고려하여 주파수 직접 변환에 따른 동작을 전반적으로 다시 설명한다. 또한 필요한 경우 부가적인 도면을 더 포함하여 상기한 동작을 설명하기로 한다.

본 발명은 주파수 직접변환 과정에서 발생되는 직류 옵셋을 아날로그 영역에서 행해지는 종래의 방법과는 달리 기저대역 디지털 신호처리를 통하여 제거하는 것이다. 또한 앞에서 상술한 바와 같이 도 2의 예에서는 디지털 영역에서 DC Offset을 제거토록 되어 있지만, 추정된 DC Offset을 아날로그 영역에서도 제거가 가능하도록 할 수 있다. 이와 같이 아날로그 영역에서 직류 옵셋을 제거하는 경우에는 디지털 아날로그 변환기(DAC) 또는 PDM을 통하여 디지털 신호를 아날로그 신호로 변환하고, 아날로그 영역에서 직류 옵셋을 제거하는 것이다.

즉, 추정된 직류 옵셋의 양 만큼의 제어 신호를 아날로그 회로에 보내는 것이다. 또한, 이에 더불어 직류 옵셋 제거를 아날로그 영역과 디지털 영역의 2단계로 나누어서 행할 수도 있다. 즉, 아날로그 영역에서 직류 옵셋을 1차 제거하는 제1단계와 아날로그 영역에서 제거되지 않은 직류 옵셋을 제거하는 제2단계로 구성하여 직류 옵셋을 제거할 수 있다. 이와 같이 아날로그 영역에서 직류 옵셋의 제거는 작은 대역폭의 1차 PLL 루프 필터를 사용하여 회로 자체에서 발생하는 고정 직류 옵셋을 제거한다. 그리고 디지털 영역에서 직류 옵셋의 제거는 보다 큰 대역폭의 1차 PLL 루프 필터를 사용함으로써 동적으로 직류 옵셋(dynamic DC offset)을 제거하도록 할 수 있는 것이다. 본 발명의 범주는 이러한 디지털 제어 신호를 이용하여 아날로그 영역에서 직류 옵셋 제거 방법과, 직류 옵셋 제거기의 사용을 포함한다. 그러나 편의상 디지털 영역에서만 동작하는 직류 옵셋 제거기를 예시한 것이다.

그러면 다음으로 상기 도 3에서 설명한 바와 같이 아날로그 이득 모드에 따라 레지스터부(316)에 저장된 값들을 달리 출력해야 하는 이유에 대하여 이하에서 살펴보기로 한다.

일반적으로 주파수 직접 변환 방식의 수신기는 기저대역에서 가변 이득 증폭기(VGA : Variable Gain Amplifier)에 제어신호를 주어 이득조정을 수행한다. 이득 조정을 위한 제어 신호는 자동 이득 조정기(AGC : Automatic Gain Controller)에서 생성된다. 자동 이득 조정기는 VGA에 제어 신호를 주어 그 이득을 조정하여, 수신 신호가 일정한 진폭을 갖도록 유지시키는 역할을 하는 것이다. 그런데, 이때 사용되는 VGA는 수신신호의 전체 진폭 동적 범위(Dynamic Range)를 수용하지 못하는 것이 일반적이다. 예를 들어 설명하면, CDMA 신호는 채널환경에 따라서 대략 80dB정도의 동적 범위를 가질 수 있으나, VGA가 선형영역 범위는 이 보다 훨씬 작은 범위인 30 ~ 40dB 정도이다. 따라서 큰 동적 범위의 신호를 적절히 수신하기 위해서는 VGA 앞단까지의 수신신호 동적 범위를 VGA가 수용할 수 있는 동적 범위인 30 ~ 40dB 정도로 맞춰 주어야 한다.

그러므로 안테나 단에서 큰 동적 범위를 VGA가 수용할 수 있는 범위로 줄이기 위해서는 RF회로에서 이득 조정이 필요하다. 그리하여, RF소자인 저잡음 증폭기(LNA), 혼합기(Mixer)의 이득 조정은 주파수 직접변환 방식에서는 필수적이다. RF소자의 이득 조정은 VGA와는 달리 연속적으로 할 수 없으며, 이산적으로 가능하다. 즉, RF 소자에 몇 가지 모드를 두어 모드에 따른 이득 값을 달리할 수 있는 것이다. 예를 들면, 저잡음 증폭기나 혼합기의 이득모드를 '높은 이득 모드', '중간 이득 모드', '낮은 이득 모드'를 두어 각각의 모드에 따라 아날로그 이득 값을 달리하도록 하는 것이다. 이러한, 이산 이득 조정으로 안테나 단에 걸리는 큰 동적 범위의 신호를 VGA가 수용할 수 있는 30 ~ 40dB의 동적 범위를 갖는 신호로 만드는 것이다. 일반적으로, 저잡음 증폭기의 이득 모드는 2 ~ 3개, 혼합기의 이득 모드는 2 ~ 3개 정도 사용한다. 따라서 이들 조합으로 실제 얻을 수 있는 아날로그 이득 모드의 개수는 4 ~ 9개 정도 까지 가능하다.

도 5는 이득 모드가 6개인 경우에 대한 동적 범위의 조정을 설명하기 위한 동적 범위 예시도이다. 수신기의 안테나 단에서 신호의 진폭 동적 범위가 100dB라고 가정했을 경우, RF 회로의 적절한 이득 조정으로 VGA에서 걸리는 신호의 진폭 동적 범위를 30 ~ 40dB 정도가 되도록 할 수 있다. 상기 도 5에서는 각 이득 모드간의 스위칭이 레벨 히스테리시스를 가지도록 동작하는 것을 도시하고 있다. 이와 같이 히스테리시스 특성을 가지도록 함으로써 신호에 포함되는 잡음에 의해서 반복적으로 이득모드의 스위칭이 이루어지는 것을 방지하기 위함이다.

그런데, 직류 옵셋은 주파수 직접 변환 방식의 수신기의 아날로그 회로(LNA, Mixer 등)의 이득 모드에 따라 값이 크게 달라질 수 있다. 이는 직류 옵셋의 유입이 아날로그 단에서 생성되고, 이것이 아날로그 회로의 이득 모드에 따라 그 크기가 변경될 수 있기 때문이다. 도 6은 각 이득모드에 따른 직류 옵셋의 크기의 변화를 도시한 도면이다. 각 이득 모드에 대한 직류 옵셋을 DC0, DC1, DC2, DC3, DC4, DC5로 보여 주는 예로서 이득 모드 스위칭에 의해 직류 값이 크게 바뀔 수 있음을 보인다. 따라서 이득 모드에 따라 직류 옵셋 추정기를 따로 구성하여 동작시키는 것이 필요하나, 이는 수신기의 하드웨어 복잡도를 증가시키게 된다. 이러한 복잡도를 줄이기 위하여 본 발명에서는 전술한 도 3에서와 같이 누적 레지스터부(316)에서 피드백 되는 누적 값을 저장하도록 함으로써 이를 수용하였다. 따라서 루프 필터의 개수를 효율적으로 줄일 수 있게 되었다. 또한 아날로그 이득 모드에 따라 이득 상수를 변화시킴으로써 동적으로 변화하는 직류 옵셋을 적절히 쫓아 추정할 수 있도록 구성한 것이다.

이상에서 상술한 바와 같이 주파수 직접 변환 장치에 본 발명에 따른 직류 제거기를 구성하는 경우, 직류 제거를 효율적으로 수행할 수 있을 뿐 아니라 회로의 복잡도가 증가되지 않는 이점이 있다. 뿐만 아니라 직류 옵셋을 효율적으로 제거함으로써 회로 내부의 안정성을 보장할 수 있으며, 오동작을 방지할 수 있는 이점이 있다.

도 1은 주파수 직접 변환을 위해 시분할 다중접속 방식의 시스템에서 사용되는 수신기의 구성도,

도 2는 본 발명의 바람직한 실시 예에 따른 주파수 직접 변환 시의 직류 옵셋 제거 장치의 블록 구성도,

도 3은 본 발명의 바람직한 실시 예에 따른 직류 옵셋 계산부의 내부 블록 구성도,

도 4는 본 발명의 바람직한 실시 예에 따른 디지털 직류 옵셋 결정부의 내부 블록 구성도,

도 5는 이득 모드가 6개인 경우에 대한 동적 범위의 조정을 설명하기 위한 동적 범위 예시도,

도 6은 각 이득모드에 따른 직류 옵셋의 크기의 변화를 도시한 도면.

Claims (16)

1. 무선 통신 시스템의 수신 장치에서 주파수 직접 변환 시 직류 옵셋을 제거하기 위한 장치에 있어서,

   기저대역 신호로 변환된 디지털 신호에 직류 성분이 포함된 신호를 수신하고, 직류 옵셋 추정 값을 수신하여 상기 직류 옵셋이 포함된 신호에 직류 옵셋 추정 값의 차를 계산하여 출력하는 가산기와,

   상기 수신장치의 아날로그 소자의 이득 모드 정보를 수신하고 상기 이득 모드에 따라 상기 직류 옵셋의 추정 값의 차가 계산된 값의 직류 옵셋 값을 추정하여 출력하는 직류 옵셋 계산부를 포함함을 특징으로 하는 상기 장치.
2. 제 1 항에 있어서,

   상기 추정된 직류 옵셋값에서 루프 이득 및 필터 이득을 보상하여 출력하는 직류 옵셋 결정부를 더 포함함을 특징으로 하는 상기 장치.
3. 제 1 항에 있어서,

   상기 가산기의 출력을 입력으로 하고, 채널 잡음 및 소자 잡음을 제거하기 위해 수신된 심볼들을 미리 결정된 소정 값만큼 누적하여 상기 옵션 계산부로 출력하는 누적기를 더 포함함을 특징으로 하는 상기 장치.
4. 제 3 항에 있어서,

   상기 누적기와 상기 옵션 계산부 사이에 누적된 심볼의 대칭성을 보상하기 위한 제2가산기를 더 포함함을 특징으로 하는 상기 장치.
5. 제 4 항에 있어서, 상기 제2가산기는,

   상기 누적된 심볼 단위의 1/2의 값을 가산함을 특징으로 하는 상기 장치.
6. 제 4 항에 있어서,

   상기 제2가산기와 상기 옵셋 계산부 사이에 누적된 심볼이 누적된 매 심볼 단위로 옵셋 계산부로 입력되도록 하는 스위치를 더 포함함을 특징으로 하는 상기 장치.
7. 제1항에 있어서, 상기 직류 옵셋 제거 장치는,

   상기 가산기의 출력 신호를 미리 설정된 저역 신호만 통과하도록 여파하는 디지털 필터와,

   상기 디지털 필터의 출력을 수신하여 복조하는 복조기를 더 포함함을 특징으로 하는 상기 장치.
8. 제1항에 있어서, 상기 옵셋 계산부는,

   상기 옵셋 계산부의 입력 신호에 소정의 고정 이득을 승산하는 승산기와,

   상기 승산기의 출력에 상기 이득 모드에 따라 추정된 직류 옵셋 값의 차를 계산하여 출력하는 제3 가산기와,

   상기 가산기의 출력을 미리 결정된 시간동안 지연하여 출력하는 지연기와,

   아날로그 소자의 상기 이득 모드 정보로부터 이득 모드를 결정하고, 상기 이득 모드에 따라 상기 지연기의 출력을 수신하여 저장하며, 상기 이득 모드에 따라 저장된 값들 중 하나를 상기 제3가산기로 출력하는 누적 레지스터부를 포함함을 특징으로 하는 상기 장치.
9. 제 8 항에 있어서, 상기 고정 이득은,

   초기 구동시와 정상 동작 시 서로 다른 값을 가짐을 특징으로 하는 상기 장치.
10. 제 9 항에 있어서,

    상기 초기 구동 시의 고정 이득은 상기 정상 동작 시의 고정 이득보다 큰 값임을 특징으로 하는 상기 장치.
11. 제 8 항에 있어서, 상기 누적 레지스터부는,

    각 이득 모드에 따라 적용할 값들을 저장하는 레지스터들로 구성됨을 특징으로 하는 상기 장치.
12. 제 1 항에 있어서,

    상기 옵션 계산부와 상기 가산기 사이에 계산된 옵셋 값의 보상을 수행하는 디지털 옵셋 결정부를 더 포함함을 특징으로 하는 상기 장치.
13. 무선 통신 시스템의 수신 장치에서 주파수 직접 변환 시 직류 옵셋을 제거하기 위한 방법에 있어서,

    아날로그 소자의 이득 모드 정보로부터 이득 모드를 결정하고, 상기 이득모드에 따라 직류 옵셋 값을 추정하는 과정과,

    상기 추정된 직류 옵셋 값에서 루프 이득 및 필터 이득을 보상하는 과정과,

    직류 성분을 포함하고 기저대역 신호로 변환된 디지털 신호에서 상기 이득 보상이 이루어진 직류 옵셋 값을 감산하는 과정을 포함함을 특징으로 하는 상기 방법.
14. 제 13 항에 있어서,

    상기 직류 옵셋 값을 감산한 출력 신호에서 미리 설정된 저역 신호만 통과하도록 여파하는 과정과,

    상기 여파된 신호를 복조하는 과정을 더 포함함을 특징으로 하는 상기 방법.
15. 제 13 항에 있어서,

    상기 직류 옵셋 추정 값이 감산된 심볼들을 미리 결정된 단위만큼 누적하는 과정과,

    상기 누적된 신호에서 양자화의 비대칭성을 보상하는 과정을 더 포함함을 특징으로 하는 상기 방법.
16. 제 13 항에 있어서, 상기 옵셋 추정 과정은,

    상기 입력 신호에 소정의 고정 이득을 승산하는 단계와,

    상기 승산된 값에 이득 모드에 따라 결정된 직류 옵셋 값을 가산하는 단계와,

    상기 가산된 값을 미리 결정된 시간동안 지연하며, 상기 지연된 값을 저장하는 단계를 포함함을 특징으로 하는 상기 방법.