KR20050057530A - 통합된 디지털 제어식 수정 발진기 - Google Patents

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KR20050057530A
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폴 덴트
니콜라우스 클렘머
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에릭슨 인크.
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Abstract

수정 발진기는 유지 증폭기 내에서 평행, 저 임피던스 노드에 걸친 직렬 공진으로 접속된 수정 공진 장치를 가진 평행 회로를 포함한다. 직교 변조기와 같은 위상 변조기는 루프 위상 시프트의 프로그래밍을 허용하는 피드백 루프 내에 포함되어, 회로가 발진하는 수정 공진 곡선 상의 주파수 포인트를 변경한다. 동위상 루프 신호는 하드리미트되지만, 직교 루프 신호 성분은 주파수 제어 곡선 기울기가 더욱 정확히 형성되는 효과로 하드리미트되지 않는다. 선형 주파수 제어 곡선을 획득하기 위한 수정의 기생 분로 용량의 활성 중화가 개시된다.

Description

통합된 디지털 제어식 수정 발진기{INTEGRATED, DIGITALLY-CONTROLLED CRYSTAL OSCILLATOR}
본 발명은 일반적으로 가변 수정 발진기의 분야에 관한 것으로서, 특히, 집적 회로 상에 내장하기에 적절한 가변 수정 발진기에 관한 것이다.
예컨대, 셀룰러 전화와 같은 무선 주파수 이동 통신 단말기는 동작 채널 주파수를 확립하기 위해 온보드 주파수 기준(on-board frequency reference)을 필요로 한다. 이동 단말기는 기지국의 신호를 수신하여, 수신 신호의 명백한 주파수 에러를 측정한다. 이들 기지국이 매우 정확한 주파수원을 사용하므로, 수신 신호의 어떠한 에러도 이동 단말기의 자신의 주파수 기준이 있다. 이동 단말기는 통상적으로 주파수가 전자식으로 조정 가능한 수정 발진 회로를 이용한다. 이와 같은 회로는 Voltage Controlled Xtal Oscillators(VCXO)로서 공지되어 있다. 수신 신호의 명백한 주파수 에러를 검출할 시에, 이동 단말기는 주파수 보정 신호를 발생시켜, 명백한 주파수 에러를 감소시키도록 수정 발진기를 조정한다. 이에 의해 이동 단말기의 기준 발진기의 정확도는 자동 주파수 보정(AFC)에 의해 기지국의 것과 동일하도록 조정된다. 종래 기술에서는, 이동 단말기가 주파수 에러를 디지털식으로 계산하여, 디지털 에러값이 디지털-아날로그(D/A) 변환기에 입력되어 정정 전압을 VCXO에 생성시킬 수 있는 것으로 공지되어 있다.
종래 기술의 VCXO는 유지 증폭기(sustaining amplifier)의 피드백 루프 내에 수정 발진기를 접속하여 구성된다. 가변 커패시턴스 다이오드(배리캡(Varicap) 또는 버랙터(Varactor) 다이오드)는 수정 회로에 결합되어, 전압을 버랙터 다이오드에 인가하여, 그의 커패시턴스를 변화시켜, 수정 플러스 버랙터 다이오드에 의해 형성된 회로의 공진 주파수를 변화시킴으로써, 주파수를 조정한다.
전기 및 논리 회로 및 기능을 실리콘 또는 갈륨 비소 집적 회로 또는 칩에 통합함으로써 셀룰러 전화의 비용을 줄이는데 많은 발전이 행해져 왔다. 그러나, 종래 기술의 VCXO에 이용된 버랙터 다이오드와 같은 부품은, 집적 회로의 여분과 상이한 반도체 처리 단계를 필요로 함에 따라, 통합하기가 곤란하다.
버랙터 다이오드를 이용하는 것보다는 피드백 루프에 따른 위상 시프트를 변화시킴으로써 수정 발진기의 주파수를 변화시키는 것은 본 기술 분야에 공지되어 있다. 더욱이, 직교 신호 성분의 크기를 변화시킴으로써 가변 위상 시프트를 생성시키는 것은 공지되어 있다. 그러나, 이런 접근법을 이용한 종래 기술의 VCXO는 여러 결점을 가지고 있다. 어떤 것은 직렬 공진 모드에서 수정 발진기를 동작하지 않는다. 다른 것은 루프 이득이 발진기의 주파수를 변경하도록 변화되는 직교 신호 성분에 의존하는 바람직하지 않은 특성으로 제어 회로를 구현한다. 이것은, 특히 VCXO가 넓은 주파수 범위에 걸쳐 제어되어야 할 시에 문제가 된다. 더욱이, 수정이 비교적 고 임피던스 회로 내에 접속되면, 직렬 공진에서의 Q 인자는 감소되어, 발진기의 안정도 및 위상 노이즈를 떨어뜨려, 수정 주파수가 현대의 이동 단말기에서와 같이 수 GHz까지 증배되어야 하는 응용에 부적당하게 한다.
종래 기술의 버랙터가 없는 VCXO에 따른 다른 공지된 문제는 주파수 제어 곡선의 선형성이 수정의 기생 분로 용량에 의해 악영향을 받는다는 것이다. 어떤 종래 기술의 해결책은 가변 인덕터를 이용하여 제어 곡선을 선형화시킴으로써 수정 기생 용량을 보상한다. 그러나, 이와 같은 성분은 통합에 적절하지 않다.
다른 종래 기술의 VCXO는, 출력 주파수를 변경하지만, 불량 정의(ill-defined) 파라미터이어서, 신뢰 가능한 제어를 곤란하게 하는 수정의 등가 저항에 반비례하는 제어 곡선 기울기를 나타내는 가변 직교 신호 성분 하에 일정한 이득을 유지한다.
비용을 감축하기 위해 몇 개의 칩 내에 수정 발진기의 기능을 다른 기능과 통합할 시에, 공동의 접지에 대해 신호가 칩 상의 핀에서 들락날락할 시에 일어날 수 있는 기능 간의 상호 간섭을 회피하기 위한 주의가 이루어져야 한다. 그래서, 본 기술 분야에 공지된 바와 같이, 평행 또는 차동 회로는 원하지 않는 결합을 줄이는데 바람직하다. 더욱이, 이동 단말기 내의 수정은 고 Q 인자로 동작되어, 주파수를 2GHz로 증배한 후에 저 위상 노이즈를 획득해야 한다.
도 1은 다양한 종래 기술의 수정 발진 회로도이다.
도 2는 병렬 공진 수정 발진기의 이상적 등가 회로도이다.
도 3은 도 3A의 회로의 주파수 대 커패시턴스의 플롯(plot)이다.
도 3A는 수정 등가 회로도이다.
도 4는 최소 트랜스컨덕턴스 Gm 대 커패시턴스의 플롯이다.
도 5A, 5B 및 5D는 가변 위상 시프터를 이용하여 수정 발진 회로의 출력 주파수를 변경하는 각종 회로도이다.
도 5C는 도 5B의 회로의 평행 차동 버전을 도시한 것이다.
도 6은 도 3A의 회로에 대한 VCXO 주파수 대 트랜스리액턴스의 플롯이다.
도 7은 트랜스레지스턴스 Gr 대 주파수의 플롯이다.
도 8은 Co가 무시될 시에 트랜스레지스턴스 Gr 대 주파수의 플롯이다.
도 9는 Co가 무시될 시에 트랜스리액턴스 Gi 대 주파수의 플롯이다.
도 10A는 VXO 회로의 블록도이다.
도 10B는 도 10A의 회로의 회로도이다.
도 10C는 도 10A의 회로의 선택적인 토폴로지(topology)의 블록도이다.
도 11은 복합 트랜지스터 증폭 회로도이다.
도 12는 Co의 효과를 중화시키는 회로도이다.
도 13은 복합 트랜지스터 증폭기 및 Co 중화를 이용한 회로도이다.
도 14는 ∑-△ 입력으로 평행 변조기를 제어하는 회로도이다.
수정 발진기는 유지 증폭기 내에서 평행, 저 임피던스 노드에 걸친 직렬 공진으로 접속된 수정 공진 장치를 가진 평행 회로를 포함한다. 직교 변조기와 같은 위상 변조기는 루프 위상 시프트의 프로그래밍을 허용하는 피드백 루프 내에 포함되어, 회로가 발진하는 수정 공진 곡선 상의 주파수 포인트를 변경한다. 동위상 루프 신호는 하드리미트(hardlimit)되지만, 직교 루프 신호 성분은 주파수 제어 곡선 기울기가 더욱 정확히 형성되는 효과로 하드리미트되지 않는다. 선형 주파수 제어 곡선을 획득하기 위한 수정의 기생 분로 용량의 활성 중화(active neutralization)가 개시된다.
도 1은 각종 종래 기술의 수정 발진 회로를 도시한 것이다. 콜피츠 발진기(10) 및 피어스 발진기(12)는 회로의 포인트가 접지되고, 바이어스가 능동 소자에 인가되는 방법에서만 상이하다. 이들은 양자 모두 직렬 소자로서의 수정(14) 및 분로 소자로서의 커패시터(16)를 가진 ㅠ-회로를 형성하는 병렬 공진(고 임피던스) 모드로 수정(14)을 이용한다. 회로는, ㅠ-회로가 180 도 위상 시프트를 가지고, 수정 임피던스가 직렬 공진 주파수와 병렬 자기 공진 주파수 간에 유도하는 주파수에서 발진한다. 병렬 공진 수정 발진 회로가 고 임피던스이므로, 유지 증폭기는 고 입력 및 출력 임피던스, 이상적 무한 입력 임피던스(또는 C1의 부분으로 간주될 수 있는 순수 커패시턴스) 및 전류원 출력을 가질 필요가 있다. 이들 특성은 진공관에 의해 실행되고, 더욱 현대의 전계 효과 트랜지스터(FET)(18)에 의해 실질적으로 실행된다.
부틀러 발진기(20)는, 오버톤 발진기(22)와 같이, 직렬 공진(저 임피던스) 모드에서 수정(14)을 이용한다. 회로(20, 22)는 수정 임피던스가 저항성이 낮아지는 주파수에서 발진하고, 이 경우에 증폭기는 제로 위상 시프트, 모듈로-2ㅠ를 갖는다. 오버톤 발진기(22)는 LC 동조 회로(24)를 이용하여, 수정의 기본 주파수의 오버톤 또는 조파 주변에서 동작을 선택할 수 있다.
도 1의 모든 회로는, 병렬 공진 모드 또는 직렬 공진 모드에서 수정(14)를 이용하는 것으로 특징지울 수 있다. 병렬 공진 모드에서, 수정(14)은 보통 분로 커패시터(16)를 가진 ㅠ-섹션에서 인덕터처럼 작용하여, 공진에서 180도 위상 시프트를 생성시킨다. 이때, 유지 증폭기는 제로, 모듈로-2ㅠ의 루프 위상 시프트를 생성시키는 위상 반전 증폭기이다.
직렬 공진 모드에서, 수정(14)은 저 임피던스로 공진하여, 직렬 공진에서 루프 이득을 최대화하는 식으로 접속된다. 이 경우에 유지 증폭기는 보통 제로 루프 위상 시프트를 갖는다. 수정(14)이 저 임피던스 공진 모드에 이용되기 때문에, 증폭기는 저 입력 및 출력 임피던스, 이상적으로 제로 입력 임피던스 및 전압원 출력을 가져야 한다.
VCXO는 보통 병렬 공진에 이용된 수정(14)과 함께 구성되고, 하나 또는 양방의 커패시터(16)는 버랙터 다이오드이고, 이와 같은 부품은 직렬 공진 발진기의 경우에 변화하지 않는다. 그러나, 본 발명에서, 직렬 공진은 바람직하게 구현되고, 잘 규정된 제어 특성 곡선에 따라 발진 주파수를 변화시키는 새로운 수단이 개시된다.
도 2는 병렬 공진에서 수정(14)을 이용한 수정 발진기(30)의 이상적 회로를 도시한 것이다. 도 2에서, 수정 리액턴스(X)가 C1 및 C2의 직렬 조합에 의해 공진할 시에 발진의 필요한 상태가 일어남이 도시되며, 즉, 이때
X = + (1)
증폭기의 트랜스컨덕턴스 Gm는 이때 발진을 유지시키기 위해 적어도 w2C1C2R과 동일하게 되어야 한다.
최소 이득 요건은 C1=C2=C0이고, 가변 주파수 수정 발진기(VXO)는 C0를 변화시킴으로써 생성된다. 수정 리액턴스(X)는 주파수 X(w)의 함수이고, 식(1)은 Co의 함수로서 주파수 w에 대한 초월식이다. 도 3에 도시된 바와 같이, w을 선택하고, C0를 계산하여, C0 대 w를 플롯하는 것이 더욱 간단하다.
도 3의 곡선은 도 3A에 도시된 수정 등가 회로 파라미터를 이용하여 계산된다. 도 3A의 파라미터 및, 4pF 내지 100pF의 동조 커패시턴스의 범위에 따라, 도 3은 +20KHz 내지 -6KHz의 주파수 조정의 범위가 달성될 수 있음을 설명한 것이다. 도 3에 의해 예시된 VCXO의 타입은 여러 이유로 이상적이지 않다.
큰 동조 범위가 정말로 요구되면, 주파수 대 제어 파라미터 범위는 매우 비선형적이다. 한편, 총 +/- 10 ppm (+/- 130Hz)만일 수 있는 수정 공차 및 온도 효과를 보상하기 위해 주파수를 조정하는 것만 요구되면, 공칭 주파수 주변에서 피코패럿마다 30ppm의 VCXO 감도는 동조 커패시터 공차에 너무 민감하다.
게다가, 도 4에 도시된 바와 같이, 발진을 유지하기 위해 필요한 증폭기의 트랜스컨덕턴스 이득은 광범위하게 변한다.
종래 기술의 병렬 공진 VCXO에 따른 상기 문제를 해결하기 위해, 본 발명은 주파수를 조정하기 위해 가변 위상 시프터와 함께 직렬 공진 모드에서 수정을 이용한다. 직렬 공진 수정 발진기에 대한 각종 회로가 도 5에 도시되어 있고, 이는 또한 이와 같은 위상 시프터가 배치될 수 있는 루프 내의 적당한 장소를 제시한다. 이들 회로의 일부 양태는 종래 기술로부터 공지되어 있다.
도 5A는 증폭기가 플랫 주파수 응답을 가진 연산 증폭기 표시법을 이용한 회로를 도시한 것이다. 연산 증폭기(32)는 가상 접지 입력, 즉, 매우 낮은 입력 임피던스를 갖는다. 연산 증폭기(32)는, AC 수정 전류가 또한 그의 피드백 저항(33)을 통해 효율적으로 흐르도록 하여, 수정 전류에 비례하지만, 위상 반전되는 AC 출력 전압을 생성시킨다. 연산 증폭기(34)는 단지 발진에 필요한 비반전 전체 이득을 제공하는 위상 반전 증폭기이며, 직렬 공진 모드에서 수정을 구동하는 저 출력 임피던스를 갖는다. 동작 주파수를 조정하는 가변 위상 시프터는 연산 증폭기(32 및 34) 사이에 배치될 수 있다.
도 5A에서, 수정(14)은 직렬 LCR 공진기이고, 통상적으로 2.8pF의 분로 커패시턴스 C0를 일시 무시한다고 하면, 수정 임피던스는 직렬 공진에서 최소이고, 일례의 8,7Ω의 등가 직렬 저항(ESR)과 동일하다. 주파수가 직렬 공진의 어느 한 측으로 조정되면, 수정 임피던스는 R + jX(w) 형식인데, 여기서, X는 주파수 w의 함수인 반응부이고, R은 C0가 무시될 시에 ESR과 동일한 상수이다. 루프 이득 및 AC 수정 전류는 이때 1/(R + jX(w))에 비례하여 감소된다. 제로의 필요한 루프 위상 시프트를 유지하기 위해, 위상 시프터는 φ=tan-1(X/R)의 위상 시프트를 유발시킬 필요가 있고, 루프 이득은 인수만큼 크기가 증가될 필요가 있다.
직교 변조기는 신호의 이득 및 위상 시프트의 양방을 제어하기 위해 이용될 수 있다. 직교 변조기는, 직교 변조기에 대한 입력 신호(즉, 실수부 r)와 동상인 출력 신호의 량을 변화시키는 제 1 평행 변조기 및, 입력 신호(즉, 허수부 i)와 직교인 출력 신호의 량을 변화시키는 제 2 평행 변조기를 포함한다. 제 2 평행 변조기에 의해 변화되는 직교 성분은 고정된 90도 위상 시프트 네트워크를 통해 입력 신호를 통과시킴으로써 생성될 수 있다.
따라서, 필요한 위상 및 이득 변화는 양자 모두 전체 이득 Gr + jGi의 이득 Gi의 직교부만을 제어함으로써 달성되어, 은 항상 실수이고, 즉, =
동상 이득 Gr은, Gi 제로와 함께, 회로가 직렬 공진 주파수에서 동작하는 수정에 의해 발진할 만큼 충분히 설정되며, 여기서, 임피던스는 실수이고, 공칭적으로 최소이다. 따라서, Gr은 최소 이득을 나타낸다. 그 후, Gi를 제로로부터 어느 한 방향으로 변화시킴으로써, 수정 리액턴스 X(w)=이도록 주파수 w가 변화되어, 루프 이득이 일정하도록 이득의 율이 증가될 것이다. 따라서, 직교 변조기의 절반만이 요구되며, 그 절반은 루프 이득 Gi의 직교 및 허수부를 변조시킨다. 루프 이득 Gi의 동상 또는 실수부는, 적어도 C0의 효과가 무시될 수 있는 가정하에 변화될 필요가 없다. 이런 가정의 타당성은, 도 3A의 실제 수정 등가 회로를 이용하여, 발진에 필요한 실수 및 허수 이득 성분 대 발진 주파수를 플롯함으로써 테스트될 수 있다.
도 6은 제어 파라미터인 발진 주파수 대 직교 이득을 도시한 것이다. 이 이득은 트랜스임피던스의 크기를 가지며, 옴 단위로 플롯된다. 트랜스임피던스의 위상은 tan-1 와 동일한데, 그 이유는 직교 트랜스임피던스 Gi가 8.7Ω의 Gr(=ESR) 이상으로 범위를 정하고, 위상이 플롯 범위 이상 거의 + 또는 - 90도이며, 주파수 대 위상 함수가 넓은 주파수 범위에 걸쳐 매우 비선형 곡선이기 때문이다. 한편, 트랜스임피던스의 주파수 대 직교부의 곡선은 도 6에 도시된 바와 같이 더욱 선형적이다. 이것은, 큰 주파수 변화가 바람직할 시에, 위상 시프트를 변화시키는 것보다, 유지 증폭기의 트랜스임피던스, 즉 트랜스리액턴스의 직교부를 변화시킴으로써 주파수를 제어하는 것이 바람직하다는 것을 설명한다.
도 7은 발진을 유지할 증폭기 트랜스임피던스 Gr의 요구된 동상부 대 주파수 오프셋을 도시한 것이다. 도 4와 비교하면, 이것은 병렬 공진 VCXO에 필요한 트랜스컨덕턴스보다 직렬 공진 VCXO에 대한 더욱 작은 범위에 걸쳐 변화함이 분명하다.
필요한 트랜스레지스턴스는, 도 8에 도시된 바와 같이, C0=0.0에 대해 계산된 2.8pF의 수정 분로 커패시턴스 C0의 영향이 없다면, 8.7Ω ESR과 동일한 상수이다. 마찬가지로, 도 9에 도시된 바와 같이, C0=0.0에 대한 주파수 대 트랜스리액턴스의 곡선은 더욱 선형적이다. 그래서, 아래에 더 기술되는 바와 같이, C0의 효과를 중화하거나 보상할려고 하는 동기가 부여된다.
도 5B를 참조하면, 발진에 필요한 정확한 트랜스레지스턴스에 관한 불확실성은 2개의 적분기 간의 제한 증폭기를 이용하여 처리된다. 도 5B의 동작은 다음과 같다. 즉, 리미터(46)의 출력은 삼각파를 형성하도록 R(49) 및 C2(50)를 이용하여 적분기의 연산 증폭기(48)를 도출하는 구형파이다. 리미터(46)의 출력이 일정한 진폭의 구형파이므로, 삼각파형은 또한 일정한 진폭이다. 그 후, 원칙적으로 기본 성분을 포함하는 삼각파는, 고조파 대한 기본 성분을 강조하는 수정 임피던스에 의해 필터되어, 수정(14)으로부터 흐르도록 실질적으로 기본 사인파 전류 성분만을 허용한다. 그 후, 사인파 전류는 연산 증폭기(40) 및 C1(42)에 의해 적분되어, 위상 시프터(44)에 대한 입력에서 사인파를 생성한다. 위상 시프터(44)는 리미터(46)를 구동하기 위해 위상 시프트된 사인파를 생성시킨다. 리미터(46)의 구동 전압은 점선 저항(52)으로서 나타낸 수정의 오히려 부정확하게 지정된 ESR에 의존하지만, 입력 진폭의 변동에도 불구하고, 리미터(46)의 출력은 일정한 진폭 신호로 되어, 발진이 수정(14)의 임피던스의 변화에도 불구하고 확실히 유지되게 한다.
평행 성분 및 차동 루프 신호을 이용하여, 도 5B의 회로의 개선된 버전은 도 5C에 도시되어 있다. 평행 증폭기(60)는 푸시-풀 또는 평행 구성의 2개의 트랜지스터(60A 및 60B)를 포함한다. 차동쌍이 수정 임피던스에 역비례하는 이득을 가져, 최대 이득이 수정 직렬 공진에서 생기도록 수정(14)은 트랜지스터(60A, 60B)의 에미터 사이에 접속된다. 완전 평행 회로는 동일한 칩 상에 통합될 수 있는 다른 회로 기능과의 원하지 않는 결합을 최소화하여, 도 5B의 대응하는 구성을 통해 개선된 노이즈 내성을 제공한다. 차동 출력 신호는 제 1 평행 적분기(62)를 통과한 후에, (유도되는 위상 시프트의 정도를 제어하는 제어 입력 K를 가진) 위상 시프터(64)를 통과한다. 위상 시프터(64)의 차동 출력은 평행 하드(hard) 리미터(66)를 공급하며, 이 리미터(66)는 위상 정보를 보호하는 구형파를 생성시키지만, 이 구형파는 실질적으로 입력 신호 진폭과 무관한 신호 진폭을 갖는다. 따라서, 평행 리미터(66)는 피드백 신호의 인라인 성분상에 일정한 루프 이득을 제공하면서, 직교 이득의 위상 시프터(64)의 변경을 보호한다.평행 리미터(66)의 차동 출력은 제 2 평행 적분기(68)를 공급하며, 이 적분기(68)는 기본 주파수 성분을 강조하도록 수정(14)에 의해 필터되는 삼각 파형을 생성시키고, 평행 증폭기(60)의 사인파 출력을 생성시킨다. 이런 동작은, 결합을 감소시켜, 노이즈 및 누화 내성을 개선하기 위해 평행 성분 및 차동 피드백 신호를 부가한 도 5B에 관련하여 상술한 것과 거의 유사하다. 평행 적분기(62, 68)의 각각은 90 도의 위상 시프트를 제공하고, 평행 리미터(66)는, 360 도의 공칭 루프 위상 시프트에 대한 180 도의 위상 시프트, 또는 발진을 위해 필요한 제로 위상 시프트를 제공한다.
도 5D는 발진을 위해 필요한 위상 시프트를 생성시키기 위한 미분기의 사용에 대해 설명한 것이며, 위상 시프터(44)는 발진기의 출력 주파수를 변경한다. 도 5D의 동작은, 미분기가 적분기에 의해 생성된 90 도의 위상 래그 대신에 90 도의 위상 어드밴스(advance)를 생성시키는 것을 제외하고, 도 5B와 본질적으로 동일하다. 그러나, 미분기는 또한 기본 주파수에서보다 오버톤 주파수에서 더 높은 이득을 생성시키는 반면에, 적분기는 기본 주파수에서보다 오버톤 주파수에서 더 낮은 이득을 생성시킨다. 그래서, 적분기는 오버톤 억제를 원할 시에 바람직하다. 적분기는, 실제 회로 내의 부수적인(incidental) 부가적 위상 래그를 보상하여, DC 동작점의 드리프트를 방지하는 리키(leaky) 적분기일 수 있다.
도 5B 및 도 5C의 회로에서, 소정의 주파수 시프트를 생성시키는 필요한 위상 시프트는 tan- 이며, 여기서, Rr + jRi는 수정 복소 임피던스이다. 따라서, 주파수 대 위상의 기울기는 Gr에 의존한다. 위상 시프터(44 또는 64)가 일정한 동상 이득 Gr 및 제어된 직교 이득 Gi을 포함하면, Gi=Ri는 주어진 Ri 및 주파수 오프셋을 생성시킬 직교 이득이 ESR, Rr에 의존함을 나타낸다. 주파수 제어 감도가 지정되지 않은 ESR에 의존하지 않게 하기 위해, 제어 감도를 ESR에 크게 무관하게 하는 부가적인 회로 개선을 궁리하는 동기가 부여된다. 종래 기술에서, 이것은, 큰 외부 저항으로 수정 ESR의 효력을 약하게 함으로써 의도하지 않게 달성될 수 있다. 그러나, 이것은 동작의 Q를 낮추어, 원하지 않은 위상 노이즈 레벨을 실질적으로 상승시킨다.
도 10A는 본 발명에 따른 가변 수정 발진기(VXO)의 한 실시예의 블록도를 도시한 것이며, 여기서, 주파수 제어 곡선의 기울기는 실질적으로 수정 ESR과 무관하다. 이것은 2개의 피드백 루프를 형성함으로써 달성된다. 하나는 실제 이득을 상수로 고정하고, 제로 루프 위상 시프트, 모듈로 360 도를 제공하여 발진을 생성하는 리미터를 포함한다. 다른 루프는 변조되지 않고, 직교 이득을 변화시켜, 발진기의 주파수를 변경하는 평행 변조기를 포함한다. 2개의 피드백 루프는 90 도만큼 위상 시프트에서 상이하다.
도 10A를 참조하면, 평행 증폭기(70)는 평행(푸시/풀) 트랜지스터 증폭기의 저 임피던스 에미터에 접속되는 직렬 공진 모드의 수정(14)을 포함한다. 평행 증폭기(70)의 차동 출력은 제 1 피드백 루프에서 평행 적분기(72), 평행 리미터(74) 및 평행 적분기(76)로 통과한다. 적분기(72, 76)의 각각은 90 도의 위상 시프트를 제공하고, 리미터(74)는, 360의 루프 이득에 대한 180 도의 위상 시프트, 또는 발진을 지원하는 제로 위상 시프트를 제공한다. 제 1 루프의 이득 Gr은 차동 피드백 신호의 어떤 루프 진폭 변동을 제거하는 리미터(74)로 인해 일정하다.
도 10A의 회로는 제 2 피드백 루프를 포함하며, 평행 증폭기(70)의 차동 출력은 평행 변조기(78)에 접속된다. 변조기(78)는 차동 제어 입력 K에 응답하여 제 2 루프의 이득 Gi을 변경한다. 그 후, 제 2 루프 차동 신호는 합산 접합(summing junction)(79)에서 제 1 루프 신호를 결합하여, 제 2 평행 적분기(76)를 통과시킨다. 제 2 루프 위상 시프트는 (적분기(76)에 의해 유도되는) 90 도이어서, 제 1 루프 신호와 90 도 위상이 벗어난다. 따라서, 비제한의 제 2 루프 신호의 변동은 제 1 루프 신호에 직각 위상 상태에 있으며, 이런 식으로 변조기(78)는 발진기의 출력 주파수를 변경하도록 제어될 수 있다.
도 10A의 VXO의 트랜지스터 레벨의 집적 회로 실시예는 도 10B에 도시된다.에미터 플로워(TR2A, TR2B)에 의해 구동되는 차동 쌍의 트랜지스터(TR1A, TR1B)는 콜렉터 부하(TR3A, TR3B)와 함께 푸시-풀 또는 평행 증폭기를 형성한다. 수정(14)은 (TR1A 및 TR1B)의 에미터 사이에 접속됨으로써, 차동 쌍은 수정 임피던스에 역비례하는 이득을 가지며, 최대 이득은 수정 직렬 공진에서 생긴다. 완전 평행 회로는 동일한 칩 상에 통합될 수 있는 다른 회로 기능과의 원하지 않는 결합을 최소화한다.
차동 입력단의 출력은 에미터 플로워(TR4A, TR4B)를 통해 길버트 셀 평행 변조기(TR10A, TR10B, TR10C, TR10D)로 통과된다. 평행 변조기에 대한 콜렉터 부하는(TR9A, TR9B)로부터 형성되어, 차동 모드에 대한 고 임피던스(2R) 및 공동 모드에 대한 저 임피던스 R/2.Beta를 갖는다. 차동 모드 부하 임피던스는 C1이 우위를 차지하고(dominate), 변조기 출력에서 적분기를 형성할 만큼 충분히 높다.
평행 변조에 공급되는 동일한 신호는 부가적으로 적분 커패시터로서 C2를 가진 제 2 적분기(TR6A, TR6B)를 공급한다. 제 2 적분기의 출력은 차동 리미터(tr7a, tr7b, tr8a, tr8b)에 의해 제한되며, 일정한 크기의 합성 구형파 전류는 제 1 적분기(C1)에 공급된다. 제 1 적분기(C1)의 출력은 차동 입력 증폭기(TR1A, TR1B)를 구동하도록 피드백된다. 따라서, 적분 제한 적분(integrated-limited-integrated) 신호를 포함하는 수정 주변에 제 1 피드백 루프가 있으며, 2개의 적분기는 양자 모두 180 도 위상 시프트를 가지며, 이 위상 시프트는 차동 입력 접속을 적절히 선택함으로써 제로 루프 위상 시프트로 동조된다. 이 루프만이 수정 임피던스가 실수인 주파수에서 발진을 유발시킨다.
평행 변조기는 비제한 기여(contribution)를 제 2 피드백 루프 내의 피드백 신호에 부가하며, 제 2 피드백 루프는 C1에 의해서만 한번 적분되어, 두 곱으로 적분되고 제한된 제 1 피드백 루프와 직각 위상 상태에 있다. 더욱이, 직각 위상 피드백 루프는 제한되지 않는다. 테일(tail) 회로 내의 전류원을 제어하여, 한 전류를 한 측면 또는 다른 측면의 변조기에 제공하여, 발진 주파수가 수정 직렬 공진점 주변으로 시프트하게 함으로써, 직각 위상 피드백 기여는 크기가 네가티브에서 제로를 통해 포지티브로 변화될 수 있다.
도 10A, 10B의 회로는 동상 피드백 경로의 제한 및 직각 위상 피드백 경로의 비제한은 주파수 제어 곡선의 기울기를 수정(14)ESR과 무관하게 하는 이점을 갖는다. 완전한 평행 회로는 또한, 다른 회로에 대한 수정 주파수의 원하지 않는 복사 또는 결합으로 인한 간섭을 회피하면서, 이동 단말기와 같은 감지 무선 송신기-수신기 내에 이용되는 칩 상에 통합하는데 유리하다.
양방의 결과는, 블록도 형태로 도 10C에 도시된 회로에서 부가적으로 달성된다. 도 10C는 도 10A의 회로의 선택적인 토폴로지를 도시하고, 동일한 소자는 이에 대응하여 번호가 매겨진다. 도 10C는 동일한 2개의 피드백 루프, 즉, 적분기(72), 리미터(74) 및 적분기(76)에 의해 형성된 제로 네트(net) 위상 시프트를 가진 제한 루프 및, 변조기(78)를 포함하고, 적분기(72)에 의해 형성된 90 도의 위상 시프트를 가진 비제한 루프를 도시한 것이다. 2개의 루프는 합산 접합(79)에서 결합되어, 평행 증폭기(70)로 피드백되며, 이 평행 증폭기(70)는 푸시-풀 트랜지스터의 증폭기단의 저 임피던스 에미터 간의 직렬 공진 모드의 수정(14)을 포함한다. 도 10C의 발진기 회로의 동작은 도 10A 및 10B에 관해 전술된 것과 유사하다.
도 10B를 다시 참조하면, 차동 입력단의 이득은 50/Ie의 TR1A, TR1B 에미터-에미터 임피던스에 의해 제한될 수 있으며, 이 임피던스는 작은 Ie에 대한 수정(14) ESR 보다 더 높을 수 있다. 배터리 동작 응용 시에 전류 Ie를 보존하는 것이 바람직하다. 그래서, 50mH 영역 내의 인덕턴스 및 100Ω 영역 내의 ESR을 가진 고 임피던스 수정이 이용되거나, TR1A, TR1B가 복합 트랜지스터 증폭기로 교체될 수 있다. 도 11은 TR1A, TR1C 및 TR1B, TR1D에 의해 형성된 복합 트랜지스터 증폭기를 도시한 것이다. 복합 트랜지스터단의 에미터-에미터 임피던스는 TR1C, TR1D의 Beta에 의해 50/Beta.Ie로 감소된다. Beta = 50 및 Ie = 1mA의 경우, 이것은 예시적인 수정(14)의 8.7Ω ESR에 비해 작은 1.0Ω을 제공한다. 최대 Q에서 수정을 동작하는 목적(objective)은, 수정(14)과 직렬인 유일한 저항이 실질적으로 자신의 ESR일 시에 실현된다. 그러나, 제어 곡선 기울기는, 리미터를 사용하지 않고, 불명확한 ESR에 의존한다. 루프 피드백 신호의 동상 성분에 대한 리미터의 사용은 제어 곡선 기울기를 ESR과 무관하게 한다.
도 12는, 본 발명의 한 실시예에 따라, 수정 분로 커패시턴스 Co의 영향이 얼마나 중화될 수 있는 지를 나타낸 것이다. 제 1 차동 입력 트랜지스터 쌍 TR1A, TR1B은 에미터 사이에 접속된 수정(14)을 갖는다. 제 2 쌍 TR1E, TR1F는 에미터 사이에 접속된 중화 커패시터 Cn만을 갖는다. 그 후, TR1E, TR1F의 콜렉터는 TR1A, TR1B의 콜렉터에 교차 접속됨으로써, 중화 커패시터 Cn으로 인한 전류는 반대 위상(antiphase)으로 수정 C0로 인한 전류에 부가하여 삭제하도록 한다. 도 12에서, TR1A, TR1B, TR1E, TR1F는 모두 도 11에 도시된 바와 같이 복합 트랜지스터일 수 있다.
도 13은 Co 중화와 함께 복합 트랜지스터를 이용한 완전 차동 입력단을 도시한 것이다. 트랜지스터 A,E는 제 1 차동 쌍의 한 복합 입력 트랜지스터를 형성하고, B,F는 이 쌍의 다른 측을 형성한다. 제 1 차동 쌍은 에미터 사이에 접속된 수정(14)을 갖는다. 제 2 차동 쌍은 복합 트랜지스터 C, G 및 D, H에 의해 형성되고, 에미터 사이에 접속된 중화 커패시터 Cn을 갖는다. 제 1 차동 쌍의 복합 트랜지스터 콜렉터는 트랜지스터 E 및 F의 에미터이고, 제 2 차동 쌍의 콜렉터는 트랜지스터 G 및 H의 에미터이다. 후자는 역으로 전자에 접속됨으로써, 제 2 차동 쌍 내의 Cn으로 인한 전류가 반대 위상으로 수정 분로 커패시턴스 C0로 인한 제 1 차동 쌍 내의 전류에 부가하도록 한다. 결합된 콜렉터는 콜렉터 부하 RL를 갖는다. 수정 ESR이 8.7Ω만큼 낮으면, 100Ω의 RL은 2×100/8.7 = 23의 이득을 제공한다. RL을 통한 전체 전류는 DC 전압 강하가 단지 100mV이도록 1mA만큼 낮을 수 있다. 이중 에미터 폴로워 P, Y 및 Q, Z는 출력 신호의 DC 레벨을 도 10의 회로와 거의 동일한 레벨 까지 추가적인 2Vbe 떨어뜨려, 앞서 도시된 바와 같이 변조기 및 제 2 적분기에 직접 접속할 수 있다.
도 10 및 13의 회로는 단일 재충전 가능한 리튬 전지로부터 동작을 허용하는 2.7V 만큼 낮은 전압으로부터 동작하도록 설계된다.
도 10A, 10B, 10C의 회로에서, 출력 신호 포인트는 명확하게 도시되지 않는다. 다양한 포인트에서 출력이 취해질 수 있고, 이의 선택은 시스템 설계자의 재량권 내에 있다. 일반적으로, 출력 포인트의 선택에 관련하여 다음의 포인트가 있다.
(1) 출력 신호는 신호가 수정의 주파수 선택 공진에 의해 필터된 회로 내의 포인트로부터 취해져야 하고, 신호를 노이즈 비로 떨어질 수 있는 회로의 어떤 단 전에 취해져야 한다.
(2) 출력 신호에 의해 구동되는 부하 내의 불확실성이 "부하 풀링(load pulling)을 회피하기 위해 루프 이득도 변화시키지 않고, 루프 위상 시프트도 변화시키지 않도록 버퍼 단을 통해 출력 신호가 취해져야 한다.
당업자는, 본 발명의 발진기 회로가 전계 효과 트랜지스터, 예컨대, CMOS FET를 이용하여 형성될 수 있고, 복합 트랜지스터가 또한 저 수정 구동 임피던스를 달성하도록 FET를 이용하여 형성될 수 있음을 쉽게 실현할 것이다. 바이폴라 접합 트랜지스터 및 CMOS FET의 양방이 이용 가능한 소위 Bi-CMOS 프로세스의 구현은 부가적으로 본 발명의 범주 내에 있다.
종종, 온도 보상 수정 발진기 또는 TCXO를 형성하기 위해, VCXO의 동조 범위는 단지, 수정 주파수를 조정하여, +/-10ppm의 초기 커팅(cutting) 공차 플러스 +/-10ppm의 온도 변화를 보상하기에 충분히 필요하다. 제어 신호는 온도 센서에 응답하여 생성되어, 다른 주파수 에러 정보가 없을 시에 개방 루프 주파수 제어를 제공할 수 있다. 정확한 주파수 신호가 수신되면, 수신 신호에 관련한 주파수 에러는 측정될 수 있고, 제어 신호는 측정 에러를 정정하도록 변경될 수 있다. 종래 기술의 이동 단말기에서, 제어 신호는 신호 처리기에 의해 디지털 신호로서 생성되어, 예컨대, 버랙터 다이오드에 인가하기 위해 D/A 변환기에 의해 아날로그 제어 신호로 변환된다. 도 10B의 회로에서, 제어 신호는 변조기 테일 회로 내의 전류원에 인가되어, 직각 위상 피드백 또는 트랜스리액턴스를 변화시킨다. +/-20ppm의 원하는 제어 범위는, 도 3, 4, 6, 7, 8 및 9에서 플롯된 제어의 범위보다 많이 적은 13MHz 발진기에 대해 단지 +/-260Hz이다. 제어 범위는, 평행 변조기에 의해 생성된 트랜스리액턴스의 량을 감소시켜, 그의 테일 전류 및 이득 기여를 스케일(scale)하여 원하는 제어의 범위를 제공함으로써, 희석(dilute)될 수 있다. 전류원은, 바람직하게는, 평행 시그마-델타 D/A 변환기로부터 아날로그 제어 전압을 이용하여 제어될 수 있다. 이 변조기는, 출원인이 Dent이고, 공동 발명자가 Hadjichristos인 미국 특허에 개시된 바와 같은 "B 급"에서 동작할 수 있으며, 이 특허는 여기서 완전히 참조로 포함된다. B 급 변조기를 이용하여, 양방의 전류원은 공칭적으로 어떤 트랜스리액턴스도 원하지 않을 시에 제로 전류에 있다. 포지티브 트랜스리액턴스가 바람직하다면, 한 전류원의 전류는 증가되지만, 다른 전류원의 전류는 공칭적으로 제로 상태로 있다. 네가티브 트랜스리액턴스가 바람직하다면, 다른 전류원은 제로에서 증가되지만, 전자는 제로 전류로 유지된다. 전류원이 전류 미러에 의해 형성될 수 있음으로써, 도 14에 도시되고, 상기 포함된 특허에 기술된 바와 같이, 그들의 전류는 D/A 변환기로부터 제어 전류를 반사시키도록 한다. 도 14에서, 입력 시그마-델타 비트스트림은 P형 전류 미러를 선택적으로 턴온 및 턴오프시킨다. P형 전류는 필터 R-C-R에 의해 필터되고, 필터된 전류는 N형 전류 미러에 의해 미러되어, 차동 제어 전류 I+ 및 I-를 제공한다.
선택적으로, 제어된 전류원은, D/A 변환을 포함하여, 1:1/2:1/4:1/8:...의 관련 스케일링(scalings)을 가진 일련의 병렬 전류원을 턴온 및 턴오프하는 디지털 제어 비트의 세트를 액셉트할 수 있다. 이 경우에, 제어 곡선의 단조성(monotonicity)을 유지하는 단계는, 256 이상의 전류의 단계가, 예컨대, 병렬의 대충 및 미세 전류 D/A를 이용하여 바람직할 경우에 요구될 수 있고, 이들 단계의 각각은 분리 제어 바이트에 의해 구동된다.
상술한 기술을 이용한 VCXO/TCXO 회로의 설계는 정확하고 안정한 가변 주파수 수정 발진기가 최소수의 외부 부품을 가진 집적 회로 상에 구성되도록 하여, 이동 단말기와 같은 소비자 제품의 비용 및 크기를 줄일 수 있다.
본 발명이 그의 특정 특징, 양태 및 실시예에 대해 여기에 기술되었지만, 많은 변형, 수정 및 다른 실시예가 본 발명의 넓은 범주 내에서 가능하여, 모든 변형, 수정 및 실시예들이 본 발명의 범주 내에서 고려될 수 있음이 명백해질 것이다. 그래서, 본 실시예는 모든 양태에서 예시적이고, 제한하지 않는 것으로 해석될 수 있고, 첨부한 청구범위의 의미 및 등가 범위 내에서의 모든 변화가 여기에 포함되는 것으로 의도된다.

Claims (33)

  1. 가변 주파수 발진기 회로에 있어서,
    공진 소자,
    상기 공진 소자에 접속되어, 출력 신호를 생성시키는 유지 증폭기,
    상기 유지 증폭기에 접속되어, 상기 신호의 동상 성분을 위한 제 1 피드백 루프로서, 실질적으로 입력 진폭 신호과 무관한 출력 진폭 신호를 가진 리미터를 포함하는 제 1 피드백 루프 및,
    상기 유지 증폭기에 접속되어, 상기 리미터를 바이패스하는 상기 신호의 동상 신호 성분을 위한 제 2 피드백 루프를 포함하는데,
    상기 발진기 회로의 출력 주파수는 상기 직교 신호 성분을 변경함으로써 변화되는 것을 특징으로 하는 가변 주파수 발진기 회로.
  2. 제 1 항에 있어서,
    전체 루프 위상 시프트는 제로, 모듈로 2ㅠ인 것을 특징으로 하는 가변 주파수 발진기 회로.
  3. 제 2 항에 있어서,
    상기 동상 루프는 90 도 위상 시프트를 도입하는 2개의 소자 및, 180 도 위상 시프트를 도입하는 하나의 소자를 포함하며, 상기 직교 루프는 90 도 위상 시프트를 도입하는 하나의 소자를 포함하는 것을 특징으로 하는 가변 주파수 발진기 회로.
  4. 제 3 항에 있어서,
    90 도 위상 시프트를 도입하는 상기 소자는 적분기를 포함하는 것을 특징으로 하는 가변 주파수 발진기 회로.
  5. 제 3 항에 있어서,
    90 도 위상 시프트를 도입하는 상기 소자는 미분기를 포함하는 것을 특징으로 하는 가변 주파수 발진기 회로.
  6. 제 3 항에 있어서,
    180 도 위상 시프트를 도입하는 상기 소자는 상기 리미터를 포함하는 것을 특징으로 하는 가변 주파수 발진기 회로.
  7. 제 1 항에 있어서,
    상기 발진기 회로의 출력 주파수를 제어하기 위해, 제어 신호에 응답하여 상기 직교 신호 성분을 변경하도록 동작하는 변조기를 더 포함하는 것을 특징으로 하는 가변 주파수 발진기 회로.
  8. 제 7 항에 있어서,
    상기 회로의 이득은 상기 직교 신호가 변경될 시에 일정하게 되는 것을 특징으로 하는 가변 주파수 발진기 회로.
  9. 제 7 항에 있어서,
    상기 제어 입력의 변화와 상기 출력 주파수의 대응하는 변화 간의 관계는 실질적으로 상기 공진 소자의 등가 직렬 저항과 무관한 것을 특징으로 하는 가변 주파수 발진기 회로.
  10. 제 1 항에 있어서,
    상기 유지 증폭기는 평행이고, 상기 신호는 차동 쌍으로 이루어지는 것을 특징으로 하는 가변 주파수 발진기 회로.
  11. 제 1 항에 있어서,
    상기 공진 소자는 압전 소자인 것을 특징으로 하는 가변 주파수 발진기 회로.
  12. 제 11 항에 있어서,
    상기 압전 소자는 수정인 것을 특징으로 하는 가변 주파수 발진기 회로.
  13. 제 1 항에 있어서,
    상기 공진 소자의 상기 공칭 공진 주파수는 상기 공진 소자가 최소 임피던스를 나타내는 직렬 공진 주파수인 것을 특징으로 하는 가변 주파수 발진기 회로.
  14. 제 1 항에 있어서,
    상기 출력 주파수는 상기 공진 소자의 직렬 공진 주파수 주변에서 변화되는 것을 특징으로 하는 가변 주파수 발진기 회로.
  15. 제 1 항에 있어서,
    상기 공진 소자의 분로 자기 커패시턴스의 영향을 중화시키는 회로를 더 포함하는 것을 특징으로 하는 가변 주파수 발진기 회로.
  16. 제 1 항에 있어서,
    상기 제 2 루프의 위상 시프트는 +/- 90 도만큼의 상기 제 1 루프의 위상 시프트와 상이한 것을 특징으로 하는 가변 주파수 발진기 회로.
  17. 제 1 항에 있어서,
    상기 유지 증폭기는 평행을 이루고, 상기 제 1 및 2 루프는 평행 소자를 통한 차동 쌍 경로를 포함하는 것을 특징으로 하는 가변 주파수 발진기 회로.
  18. 제 1 항에 있어서,
    상기 제 1 또는 2 루프 중 하나는 홀수의 적분기 또는 미분기를 포함하고, 다른 루프는 짝수의 적분기 또는 미분기를 포함하는 것을 특징으로 하는 가변 주파수 발진기 회로.
  19. 제 1 항에 있어서,
    상기 제 1 및 2 피드백 루프의 관련 이득은 일정한 루프 이득을 유지하면서 제어 가능한 위상 시프트를 생성시키도록 제어되는 것을 특징으로 하는 가변 주파수 발진기 회로.
  20. 제 19 항에 있어서,
    상기 관련 이득을 제어하기 위해, 상기 제 1 및 상기 2 루프의 양자 모두가 아닌 상기 제 1 또는 상기 2 루프 내의 변조기를 더 포함하는 것을 특징으로 하는 가변 주파수 발진기 회로.
  21. 제 20 항에 있어서,
    상기 관련 이득은 네가티브 값에서 제로를 통해 포지티브 값으로 변화하는 것을 특징으로 하는 가변 주파수 발진기 회로.
  22. 제 20 항에 있어서,
    상기 변조기를 포함하는 상기 루프의 이득의 위상은 직교 성분을 +/- 90 도와 동일한 위상 시프트를 가진 루프 이득에 기여하는 것을 특징으로 하는 가변 주파수 발진기 회로.
  23. 가변 주파수 발진기 회로에 있어서,
    차동 입력 및 출력을 가진 평행 유지 증폭기,
    상기 증폭기에 걸쳐 접속된 수정 발진기 및,
    피드백 루프를 포함하는데, 상기 피드백 루프는,
    상기 증폭기의 차동 출력에 접속된 차동 입력 및 차동 출력을 가진 제 1 평행 위상 시프트 소자,
    상기 제 1 위상 시프트 소자의 차동 출력에 접속된 차동 입력, 위상 시프트의 량을 변경하도록 동작하는 제어 입력 및 차동 출력을 가진 평행 위상 시프터,
    상기 위상 시프터의 차동 출력에 접속된 차동 입력 및, 신호 진폭이 차동 입력의 신호 진폭과 실질적으로 무관한 차동 출력을 가진 평행 리미터 및,
    상기 리미터의 차동 출력에 접속된 차동 입력 및, 상기 증폭기의 차동 입력에 접속된 차동 출력을 가진 제 2 평행 위상 시프트 소자를 포함하며,
    상기 위상 시프터의 제어 입력에 접속된 제어 신호에 의해, 상기 가변 주파수 발진기 회로의 출력 주파수는 상기 제어 신호에 응답하여 변화하는 것을 특징으로 하는 가변 주파수 발진기 회로.
  24. 제 23 항에 있어서,
    상기 수정 발진기는 직렬 공진 모드에서 동작하는 것을 특징으로 하는 가변 주파수 발진기 회로.
  25. 제 23 항에 있어서,
    상기 출력 주파수는 상기 수정 발진기의 직렬 공진 주파수 주변에서 변화되는 것을 특징으로 하는 가변 주파수 발진기 회로.
  26. 제 23 항에 있어서,
    상기 발진기 회로의 루프 위상 시프트는 제로, 모듈로 360도인 것을 특징으로 하는 가변 주파수 발진기 회로.
  27. 제 23 항에 있어서,
    상기 제 1 및 2 평행 위상 시프트 소자는 제각기 90 도 위상 시프트를 제공하고, 상기 평행 적분기는 180 도 위상 시프트를 제공하는 것을 특징으로 하는 가변 주파수 발진기 회로.
  28. 제 27 항에 있어서,
    상기 제 1 및 2 평행 위상 시프트 소자는 평행 리키 적분기를 포함하는 것을 특징으로 하는 가변 주파수 발진기 회로.
  29. 제 27 항에 있어서,
    상기 제 1 및 2 평행 위상 시프트 소자는 평행 미분기를 포함하는 것을 특징으로 하는 가변 주파수 발진기 회로.
  30. 제 23 항에 있어서,
    상기 평행 위상 시프터는 평행 직교 변조기를 포함하는 것을 특징으로 하는 가변 주파수 발진기 회로.
  31. 제 23 항에 있어서,
    상기 평행 리미터는, 상기 평행 위상 시프터에 의해 생성된 가변 위상을 통과시키면서, 상기 피드백 신호의 진폭을 일정하게 유지하도록 동작하는 것을 특징으로 하는 가변 주파수 발진기 회로.
  32. 제 23 항에 있어서,
    상기 루프 이득은 일정한 것을 특징으로 하는 가변 주파수 발진기 회로.
  33. 분로 커패시턴스 중화를 가진 가변 주파수 발진기 회로에 있어서,
    트랜지스터의 제 1 쌍을 포함하는 차동 입력 및 출력을 가진 평행 증폭기로서, 상기 차동 입력은 상기 트랜지스터의 게이트에 접속되고, 상기 차동 출력은 상기 트랜지스터의 콜렉터를 포함하는 평행 증폭기,
    상기 평행 증폭기의 트랜지스터의 에미터 간에 접속된 분로 커패시턴스를 가진 수정 발진기,
    트랜지스터의 제 2 쌍으로서, 상기 제 2 쌍의 콜렉터는 상기 트랜지스터의 제 1 쌍의 콜렉터에 교차 접속되는 상기 트랜지스터의 제 2 쌍 및,
    상기 트랜지스터의 제 2 쌍의 에미터 간에 접속된 중화 커패시터를 포함함으로써, 상기 수정 발진기의 분로 커패시턴스로 인한 상기 트랜지스터의 제 1 쌍을 통해 흐르는 전류는 상기 중화 커패시터로 인한 상기 트랜지스터의 제 2 쌍을 통해 흐르는 전류에 의해 소거되는 것을 특징으로 하는 분로 커패시턴스 중화를 가진 가변 주파수 발진기 회로.
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