KR20050056839A

KR20050056839A - 통신 장치

Info

Publication number: KR20050056839A
Application number: KR1020040009555A
Authority: KR
Inventors: 사카이다카히사; 미즈구치유지; 우메이도시토모; 갓타노보루
Original assignee: 마쯔시다덴기산교 가부시키가이샤
Priority date: 2003-12-10
Filing date: 2004-02-13
Publication date: 2005-06-16
Also published as: CN1627740A; JP2005175827A; CA2456848A1; EP1553703A1; US6839006B1

Abstract

S/P 컨버터(120)는, 입력 데이터를 다른 타이밍으로 2비트마다 직렬에서 병렬로 변환함으로써, 2계열의 병렬 데이터를 출력한다. 타이밍 검출기(130)는, 입력 데이터에 기초하여, 2상 부호화 전의 데이터부의 비트들 간의 경계에 대응하는 타이밍을 검출한다. 셀렉터(140)는, 타이밍 검출기의 검출 결과에 기초하여, S/P 컨버터(120)로부터 출력되는 2계열의 병렬 데이터 중의 어느 하나를 선택한다.

Description

통신 장치{COMMUNICATION DEVICE}

본 발명은, 통신 장치에 관한 것으로, 특히, 적어도 2상-부호화 된(biphase-encoded) 부분을 포함하는 입력 데이터를 아날로그 신호를 이용하여 전송하기 위한 통신 장치에 관한 것이다.

종래에, 두 장치 간의 디지털 오디오 신호를 전송하기 위해서는, 일반적으로 2상 부호화가 이용되고 있다. 2상 부호화의 일례는 S/PDIF(Sony/Philips Digital Interface)에 규정되어 있다. 2상 부호화에서는, 도 6에 도시되는 바와 같이, 원 데이터(original data)의 각 비트가 2개의 논리값으로 나타내어진다. 2상 부호화 후에, 원 데이터 중의 "1"의 논리값은 1비트 기간의 중앙에 발생하는 상태 천이(예를 들면, 0에서 1 또는 1에서 0)를 나타내고 "0"의 논리값은 중앙에 발생하는 상태 천이가 없음(예를 들면 0에서 0 또는 1에서 1)을 나타낸다. 또한, 원 데이터의 비트들 간의 경계에서, 논리값은 항상 반전된다(즉, 2상 부호화 후에, 이전값이 0이면 논리값은 1이 되고, 1이면 0이 됨).

이와 같이, 2상 부호화는 원 데이터의 비트들 간의 경계에서 논리값을 항상 변화시킨다. 따라서, 원 데이터가 연속해서 0 또는 1을 갖는 경우에도, 수신 장치는 추가의 클록 신호의 송신을 필요로 하지 않고 전송 데이터로부터 클록 신호를 용이하게 재생할 수 있다.

일반적으로, 장치들 간에 전송되는 데이터는 전술한 방법으로 2상-부호화 된 오디오 데이터를 포함하고 이 오디오 데이터의 동기화를 성립시키기 위한 8비트의 프리앰블(preamble)(2상 부호화 전의 원 데이터의 4비트에 상당)이 부가된다. 2상 부호화는 프리앰블에 적용되지 않고, 프리앰블의 비트 열은 3개 이상의 연속하는 0 또는 1을 포함한다. 이에 반해, 2상-부호화 된 데이터는 원 데이터의 비트들 간의 경계에서 항상 논리값이 반전되기 때문에 이러한 3개 이상의 연속 0 또는 1을 포함하지 않는다. 따라서, 수신 장치는, 3개의 연속하는 0 또는 1이 수신되었는지를 판별함으로써, 오디오 데이터부와 프리앰블부를 용이하게 판별할 수 있다. 블록 선두를 나타내는 것(B 프리앰블), R 채널의 서브-프레임의 선두를 나타내는 것(M 프리앰블), L 채널의 서브-프레임의 선두를 나타내는 것(W 프리앰블) 등의 다수의 프리앰블 패턴이 미리 제공된다. 도 7은 S/PDIF에 이용되는 헤더 패턴(B 헤더, M 헤더, 및 W 헤더)을 도시한다. S/PDIF에서의 헤더부와 데이터부 간의 경계에서 코드가 항상 반전하기 때문에, 각 헤더는 직전 코드에 따라 2개의 패턴을 갖는다.

차 내 LAN을 통한 차량-탑재된 장치들 간의 데이터 전송을 실현하기 위해서 최근에 이용되는 통신 프로토콜의 일례는 MOST(Media Oriented Systems Transport)이다. MOST에서는, 도 8에 도시되는 바와 같이, 프레임(MOST 프레임) 단위로 데이터가 전송되고, 데이터부에는 전술한 2상 부호화가 적용된다.

S/PDIF 및 MOST는 플라스틱 광섬유(POF)를 사용함으로써 데이터 전송에 최적화된 통신 프로토콜이지만, 전송 매체로서 연선 케이블 또는 동축 케이블과 같은 구리선이 또한 사용될 수 있다. 이러한 구리선을 사용하는 이점 중의 하나는 취급이 용이하다는 것이다.

그러나, 2상 부호화를 이용하는 데이터 전송은, 클록 신호의 전송을 필요로 하지 않는 이점을 갖는 반면, 일정한 데이터 전송 속도를 달성하기 위해서 전송 대역을 증가시켜야 하는 결점이 있다. 예를 들면, MOST에서는, 25 Mbps의 효과적인 전송 속도를 실현하기 위해서, 50 Mbps의 데이터 전송 속도가 필요하게 된다. 따라서, 차량-탑재된 장치로부터 출력되는 2상-부호화 된 송신 데이터가 그대로 구리선에 송신되면, 전송 매체로서 외부 영향을 거의 받지 않는 연선 테이블이 사용되더라도 구리선으로부터의 전자계 방사의 영향은 무시할 수 없게 된다.

전술한 문제를 해결하기 위한 하나의 방법은 2상-부호화 된 데이터로 구성되는 송신 데이터를 송신 데이터의 2비트가 하나의 송신용 심볼(symbol)로 되도록 소정의 신호 레벨로 맵핑하는 것이다(예를 들면, 국제 출원 제02/30075호 참조).

도 10은 전술한 방법을 이용하는 통신 시스템의 일례를 도시한다. 도 10에서, 먼저 프레임들로 구성된 입력 데이터(2상-부호화 된 직렬 데이터)(102)가 한 장치의 송신부(10)로 공급된다. 이 입력 데이터는 S/P 컨버터(104)에 의해 직렬에서 병렬로 변환되어 2비트의 병렬 데이터가 된다. 엔코더(106)는 S/P 컨버터(104)로부터 순차적으로 출력되는 2비트의 데이터를 하나의 심볼로 되도록 소정의 신호 레벨로 맵핑한다.

이하 엔코더(106)의 작동이 도 11 내지 도 13을 참조하여 설명된다.

도 11에 도시되는 바와 같이, 장치의 송신부(10)의 엔코더(106)는 S/P 컨버터(104)로부터 순차적으로 출력되는 2비트의 데이터를 극성이 심볼마다 변화되도록 8개의 신호 레벨 중의 어느 하나로 맵핑한다. 2비트의 데이터가 맵핑되는 신호 레벨은 직전의 맵핑 결과에 의존한다. 일 구체예에서, 도 12에 도시된 테이블을 참조하여 직전 심볼과 맵핑되는 송신 데이터의 신호 레벨에 기초하여 송신 데이터가 맵핑되는 신호 레벨이 결정된다. 따라서, 엔코더(106)의 처리 결과는 예를 들면 도 13에 도시되는 것과 같다.

엔코더(106)의 처리 결과는 디지털 필터(108)를 통해 D/A 컨버터(110)로 공급되어, 이것이 아날로그 신호로 변환한다. 이 아날로그 신호는 로우-패스 필터(112)와 차동 드라이버(114)를 통해 연선 케이블(20)로 출력된다.

연선 케이블을 통해 전송된 아날로그 신호는 다른 장치의 수신부(30)에 포함되어 있는 차동 수신기(304)를 통해 A/D 컨버터(306)로 공급된다. A/D 컨버터(306)의 출력에 기초하여, 동기 처리부(308)는 클록 신호를 재생시킨다. A/D 컨버터(306)의 출력은 디지털 필터(310)를 통해 판단 처리부(312)로 공급된다. 판단 처리부(312)는 A/D 컨버터(306)의 출력이 소정의 신호 레벨 중의 어느 신호 레벨로 할당되어 있는지를 판정한다. 디코더(314)는, 이 판단 결과에 기초하여, 직렬 데이터를 출력한다. 이 직렬 데이터는 입력 데이터(102)와 동일하다.

이와 같이, 입력 데이터(102) 2비트마다 하나의 심볼로서 소정의 송신용 신호 레벨 중 하나로 맵핑된다. 이것에 의해, 1비트가 하나의 심볼로서 전송되는 경우와 비교하여, 심볼 레이트가 반으로 억제될 수 있다. 또한, 도 11에 도시되는 바와 같이, 이 맵핑은 신호 레벨의 극성이 항상 심볼마다 반전되도록 수행되고 있고, 송신 신호는 항상 심볼 주파수의 반인 주파수 성분을 포함한다. 따라서, 수신 장치에서는 보다 신뢰할 수 있는 클록 재생이 실현될 수 있다.

그러나, 본 발명의 발명자들에 의한 연구에 의하면 상기 종래의 통신 시스템은 아래에 설명된 직렬-병렬 변환 타이밍에 따라 방사 노이즈의 정도가 다를 수 있다는 문제가 있다.

도 14에 도시되는 바와 같이, 2상-부호화 된 데이터의 직렬-병렬 변환 타이밍에는 2 종류가 있다. 즉, 제1 타이밍은 2상 부호화 전의 데이터 비트들 간의 경계에 대응하고, 제2 타이밍은 그렇지 않다. 도 10에 도시되는 통신 시스템에서는, S/P 컨버터(104)가 직렬-병렬 변환을 수행하는 타이밍이 결정되어 있지 않으므로, 제1 타이밍에서의 변환 확률과 제2 타이밍에서의 변환 확률은 모두 1/2이다.

여기서, 도 14에 있어서, 제1 타이밍에서의 직렬-병렬 변환을 통해 얻어진 2비트의 병렬 데이터는 "00", "01", "10", 및 "11"의 4쌍 중의 하나이다. 이러한 병렬 데이터가 도 12에 도시되는 규칙에 따라 맵핑되면, 전송 파형은 도 15에 도시되는 바와 같이 8개의 신호 레벨 중의 하나로 될 수 있다.

한편, 도 14에 있어서, 제2 타이밍에서의 직렬-병렬 변환을 통해 얻어진 2비트의 병렬 데이터는 2상 부호화의 특징 때문에 "01"와 "10"의 두쌍 중의 하나이다. 이러한 병렬 데이터가 도 12에 도시되는 규칙에 따라 맵핑되면, 전송 파형은 상황에 따라 도 16a 또는 도 16b에 도시된 것과 같이 된다.

여기서, 도 15 및 도 16a에 도시되는 전송 파형을 비교하면, 도 16b에 도시된 전송 파형은 신호 레벨이 +7에서 -7까지(또는 -7에서 +7까지) 변화될 가능성이 높다. 신호 레벨이 +7과 -7 사이로 번갈아 변화되면, 연선 케이블로부터의 노이즈는 최대가 된다. 그러므로, 도 16b에 도시되는 바와 같은 전송 파형은 도 15 및 도 16a에 도시된 것과 같은 전송 파형과 비교하여 바람직하지 못하다. 특히, 2상 부호화 전의 데이터가 연속하여 0을 가질 때에, 제2 타이밍에서의 직렬-병렬 변환을 통해 얻어진 병렬 데이터는 번갈아 반복되는 "01"과 "10"을 갖고, 이러한 병렬 데이터가 도 12에 도시되는 규칙에 따라 맵핑될 때, 신호 레벨은 전술한 바와 같이 바람직하지 못한 +7과 -7 사이로 번갈아 변화된다.

따라서, 본 발명의 목적은 최대 신호 레벨과 최소 신호 레벨이 번갈아 반복하여 일어나는 것을 저감시킬 수 있는 통신 장치를 제공하는 것이다.

본 발명은 전술한 문제를 해결하기 위해서 다음 구성을 채용한다.

본 발명의 통신 장치는, 입력 데이터를 다른 타이밍으로 2비트마다 직렬 데이터에서 병렬 데이터로 변환하여 2계열의 병렬 데이터를 출력하기 위한 S/P 컨버터; 입력 데이터에 기초하여, 2상 부호화 전의 데이터부의 비트들 간의 경계에 대응하는 타이밍을 검출하기 위한 타이밍 검출기; 타이밍 검출기의 검출 결과에 기초하여, S/P 컨버터로부터 출력되는 2계열의 병렬 데이터 중의 하나를 선택하기 위한 셀렉터; 셀렉터에 의해 선택된 2비트의 병렬 데이터마다 다수의 신호 레벨 중의 어느 하나로 순차적으로 맵핑하기 위한 맵핑부; 및 맵핑부의 맵핑 결과에 기초하여 아날로그 신호를 출력하기 위한 D/A 컨버터를 포함한다.

대안으로, S/P 컨버터는 타이밍 검출기에 의해 검출된 검출 결과에 기초하여 입력 데이터를 병렬 데이터로 변환하여도 된다.

또 다른 대안으로, 입력 데이터에는 헤더부가 삽입되어 있고, 타이밍 검출기는 입력 데이터에서 헤더부를 검출함으로써 타이밍을 검출하여도 된다.

또 다른 대안으로, 타이밍 검출기는 입력 데이터에서 2개의 연속하는 동일 코드 부분을 검출함으로써 타이밍을 검출하여도 된다.

또 다른 대안으로, 셀렉터는, S/P 컨버터로부터 출력되는 2계열의 병렬 데이터 중에서, 2상 부호화 전의 데이터부의 비트들 간의 경계에 대응하는 타이밍으로 직렬-병렬 변환을 통해 얻어지는 병렬 데이터를 선택하여도 된다.

또 다른 대안으로, 입력 데이터는 MOST 프레임들로 구성되어도 된다.

본 발명에 의하면, 셀렉터가 타이밍 검출기의 검출 결과에 기초하여 직렬-병렬 변환의 타이밍을 선택함으로써 노이즈의 양을 제한한다.

특히, 2상 부호화 전의 데이터부의 비트들 간의 경계에 대응하는 타이밍이 2개의 타이밍으로부터 선택될 때는, 신호 레벨이 취득할 수 있는 값의 범위가 넓어진다. 이것은 신호 레벨이 최대 레벨과 최소 레벨 간으로 번갈아 변화될 확률을 저감시키는 부가 효과를 제공한다.

본 발명의 이들 및 그 밖의 목적, 특징, 관점 및 이점은 첨부 도면과 함께 본 발명의 다음 상세한 설명으로부터 보다 분명하게 된다.

이하 본 발명의 일 실시예가 설명된다. 도 1에서, 본 실시예의 통신 장치(12)는, S/P 컨버터(120), 타이밍 검출기(130), 셀렉터(140), 엔코더(106), 디지털 필터(108), D/A 컨버터(110), 로우-패스 필터(112), 및 차동 드라이버(114)를 구비한다. 도 10에 도시되는 통신 시스템의 구성과 동일한 도 1의 구성요소에는 동일한 참조부호가 제공되고, 여기서는 설명되지 않는다는 것에 유의한다.

도 10에 도시되는 바와 같이, 통신 장치(12)에는 S/PDIF 프레임들로 구성된 입력 데이터(2상-부호화 된 직렬 데이터)가 공급된다. S/P 컨버터(120)는 이 직렬 데이터를 다른 타이밍으로 2비트마다 직렬에서 병렬로 변환함으로써, 2계열의 병렬 데이터를 출력한다.

도 2는 S/P 컨버터(120)의 구성을 도시한다. S/P 컨버터(120)는 2개의 플립플롭 회로 및 래치 회로를 포함하여 다른 타이밍으로 2비트마다 직렬에서 병렬로 변환된 2계열의 병렬 데이터(제1 병렬 데이터 및 제2 병렬 데이터)를 출력한다. S/P 컨버터(120)의 구성은 도 2에 도시된 것으로 한정되지 않고, 동일한 기능을 갖는 다른 임의의 구성이 채용될 수 있다.

타이밍 검출기(130)는 2상 부호화 전의 데이터부의 비트들 간의 경계에 대응하는 타이밍을 검출한다. 구체적으로, 이 타이밍은 도 3의 검은 화살표로 표시된다. 이들 타이밍을 검출하는 타이밍 검출기에는 각종 방법이 있다. 하나의 방법은 헤더부를 검출하는 것이고, 다른 방법은 2개의 연속하는 동일 코드 부분을 검출하는 것이다. 아래에 이들 두 방법이 보다 구체적으로 설명된다.

도 4에 도시되는 바와 같이, 각 S/PDIF 프레임은 소정 위치에 삽입되어 있는 헤더부를 갖는다. 따라서, 하나의 방법에 있어서, 입력 데이터(102)로부터 헤더부를 검출함으로써, 예를 들면 헤더부와 데이터부 간의 경계가 검출될 수 있다. 이 경계는 2상 부호화 전의 비트들 간의 경계에 대응하고 있다. 따라서, 타이밍 검출기(130)는, 입력 데이터(102)로부터 헤더부를 검출함으로써, 2상 부호화 전의 데이터부의 비트들 간의 경계에 대응하는 타이밍을 용이하게 검출할 수 있다.

또한, 도 4에 도시되는 바와 같이, 2상-부호화 된 데이터의 코드는 항상 2상 부호화 전의 데이터부의 비트들 간의 경계에 대응하는 타이밍에서 반전된다. 이 점에서 보아, 다른 방법에서는, 도 5에 도시되는 바와 같이 타이밍 검출기(130)가 두개의 연속하는 동일 코드 부분을 검출한다. 검출되는 두 비트의 경계가 2상 부호화 전의 데이터부의 비트들 간의 경계에 해당하지 않기 때문에, 2상 부호화 전의 데이터부의 비트들 간의 경계에 대응하는 타이밍을 검출할 수 있다. 이 방법은 헤더부를 갖지 않는 데이터(예를 들면, 2상-부호화 된 데이터) 송신에 특히 효과적이다.

셀렉터(140)는, 타이밍 검출기(130)의 검출 결과에 기초하여, S/P 컨버터(120)로부터 출력되는 제1 병렬 데이터 및 제2 병렬 데이터 중의 어느 하나를 선택한다. 보다 구체적으로, 제1 병렬 데이터 및 제2 병렬 데이터 중에서, 2상 부호화 전의 데이터부의 비트들 간의 경계에 대응하는 타이밍에서 직렬에서 병렬로 변환되는 것이 선택된다.

따라서, 선택되는 병렬 데이터가 도 12에 도시된 규칙에 기초하여 엔코더(106)에 의해 맵핑된 후, 도 15에 도시되는 바와 같이 아날로그 신호의 전송 파형이 최종적으로 통신 장치(12)로부터 송출된다. 따라서, 도 16b에 도시되는 바와 같이 신호 레벨이 +7과 -7 사이로 번갈아 변화되는 상황이 회피될 수 있다.

특히, 2상 부호화 전의 데이터가 연속하여 0을 가질 때에는, 셀렉터(140)로부터 "00"과 "11"이 번갈아 출력된다. 따라서, 데이터가 도 12에 도시된 규칙에 따라 맵핑되더라도, 신호 레벨이 +7과 -7 사이로 번갈아 변화되는 상황이 회피될 수 있다.

전술한 바와 같이, 본 실시예에 의하면, 도 16b에 도시되는 바와 같은 신호 레벨이 +7과 -7 사이로 번갈아 변화되는 상황이 회피될 수 있다. 따라서, 방사 노이즈의 양이 안정화될 수 있다.

본 실시예에서는, 타이밍 검출기(130)의 검출 결과에 기초하여 S/P 컨버터(120)로부터 출력되는 제1 병렬 데이터 및 제2 병렬 데이터 중의 어느 하나가 셀렉터(140)에 의해 선택된다. 본 발명은 이것으로 한정되는 것은 아니다. 즉, 본 발명은 셀렉터(140)가 제공되지 않고 타이밍 검출기(130)의 검출 결과에 기초하여 S/P 컨버터(120)가 입력 데이터(102)를 병렬 데이터로 변환하는 경우에 적용될 수 있다.

또한, 맵핑은 도 12에 도시되는 규칙에 따라 엔코더(106)에 의해 수행된다. 본 발명은 이것으로 한정되지 않고, 송신 심볼의 비트 패턴마다 신호 레벨에 따라 일-대-일 대응을 갖도록 맵핑이 수행되는 경우에 적용될 수 있다.

또한, 본 실시예에서는, S/PDIF 프레임들로 구성되는 입력 데이터(102)를 전송하는 경우가 설명되었다. 본 발명은 이것으로 한정되지 않고, 일반적으로 적어도 2상-부호화 된 데이터부를 갖는 직렬 데이터를 전송하는 경우에 적용될 수 있다.

또한, 본 발명은 전송되는 직렬 데이터가 헤더부를 갖는지의 여부에 상관없이 적용될 수 있다. 헤더부를 갖는 직렬 데이터가 본 발명을 이용하여 전송될 때, 이 헤더부의 비트 수는 짝수가 바람직하다. 이것은, 본 발명에 있어서, 직렬 데이터가 2비트마다 직렬에서 병렬로 변환되므로, 헤더부의 비트 수가 홀수이면, 적절한 직렬-병렬 변환 타이밍이 각 프레임에 대해 변화되어야 하기 때문이다. 즉, 한 프레임의 데이터부의 적절한 직렬-병렬 변환 타이밍은 다음에 오는 다른 프레임의 데이터부의 직렬-병렬 변환에 적절하지 않다. 이에 반해, 헤더부의 비트 수가 짝수이면, 일단 적절한 직렬-병렬 변환 타이밍이 성립되면, 그 이후의 직렬-병렬 변환은 타이밍의 변경을 필요로 하지 않고 항상 그 적절한 타이밍으로 수행될 수 있다.

물론, 상기는 전송되는 직렬 데이터가 2상-부호화 된 데이터부만으로 구성되는 경우에도 적용할 수 있다. 즉, 이 경우에도, 일단 적절한 직렬-병렬 변환 타이밍이 성립되면, 그 이후의 직렬-병렬 변환은 타이밍의 변경을 필요로 하지 않고 항상 그 적절한 타이밍으로 수행될 수 있다.

또한, 본 실시예에서는, 도 1에 도시된 바와 같이 디지털 필터(108) 및 로우-패스 필터(112)가 그 사이에 D/A 컨버터(110)가 끼워지도록 제공된다. 그러나, 이들 필터는 생략될 수 있다. 이 경우에, 차동 드라이버(114)에 입력되는 신호의 파형은 도 15에 도시되는 것과 같이 평활하지 않고 도 9에 도시되는 바와 같이 계단 형상이다.

본 발명이 상세히 설명되었지만, 전술한 설명은 모든 각도에서 예시적이나 제한적이지 않다. 본 발명의 범주를 벗어나지 않고 다수의 다른 변형 및 변화가 안출될 수 있다는 것은 물론이다.

도 1은 본 발명의 일 실시예에 의한 통신 장치의 구성을 도시하는 블록도,

도 2는 S/P 컨버터의 구성을 도시하는 블록도,

도 3은 2상 부호화 전의 비트들 간의 경계에 대응하는 타이밍을 도시하는 도면,

도 4는 헤더부를 검출함으로써 2상 부호화 전의 비트들 간의 경계에 대응하는 타이밍이 검출될 수 있는 것을 설명하기 위한 도면,

도 5는 2개의 연속하는 동일 코드 부분에 의해 2상 부호화 전의 비트들 간의 경계에 대응하는 타이밍이 검출될 수 있는 것을 설명하기 위한 도면,

도 6은 2상 부호화를 설명하기 위한 도면,

도 7은 S/PDIF 프레임의 헤더부의 패턴을 설명하기 위한 도면,

도 8은 MOST 프레임의 구성을 도시하는 도면,

도 9는 차동 드라이버(114)에 입력되는 신호의 파형예를 도시하는 도면,

도 10은 종래의 통신 시스템의 구성을 도시하는 블록도,

도 11은 종래의 통신 시스템에서의 엔코더에 의해 수행되는 맵핑 동작을 설명하기 위한 도면,

도 12는 종래의 통신 시스템에서의 엔코더에 의해 수행되는 맵핑 동작을 설명하기 위한 다른 도면,

도 13은 종래의 통신 시스템에서의 엔코더의 출력의 일례를 도시하는 도면,

도 14는 종래의 통신 시스템에서의 직렬-병렬 변환 타이밍을 도시하는 도면,

도 15는 도 14에 도시되는 제1 타이밍으로 직렬-병렬 변환이 수행될 때의 전송 파형을 도시하는 도면,

도 16a 및 도 16b는 도 14에 도시되는 제2 타이밍으로 직렬-병렬 변환이 수행될 때의 전송 파형을 도시하는 도면이다.

〈도면의 주요부분에 대한 부호의 설명〉

12 : 통신 장치 102 : 입력 데이터

106 : 엔코더 108 : 디지털 필터

110 : D/A 컨버터 112 : 로우-패스 필터

114 : 차동 드라이버 120 : S/P 컨버터

130 : 타이밍 검출기 140 : 셀렉터

Claims

적어도 2상-부호화 된 데이터부를 포함하는 입력 데이터를 전송하기 위한 통신 장치에 있어서,

상기 입력 데이터에 기초하여, 2상 부호화 전의 상기 데이터부의 비트들 간의 경계에 대응하는 타이밍을 검출하기 위한 타이밍 검출기;

상기 타이밍 검출기의 검출 결과에 기초하여, 상기 입력 데이터를 2비트마다 직렬 데이터에서 병렬 데이터로 변환하기 위한 S/P 컨버터;

상기 S/P 컨버터로부터 출력된 병렬 데이터를 다수의 신호 레벨 중의 어느 하나로 순차적으로 맵핑하기 위한 맵핑부; 및

상기 맵핑부의 맵핑 결과에 기초하여 아날로그 신호를 출력하기 위한 D/A 컨버터를 포함하는 것을 특징으로 하는 통신 장치.
제1항에 있어서,

상기 입력 데이터에는 헤더부가 삽입되어 있고,

상기 타이밍 검출기는 상기 입력 데이터에서 상기 헤더부를 검출함으로써 상기 타이밍을 검출하는 것을 특징으로 하는 통신 장치.
제2항에 있어서,

상기 헤더부의 비트 수는 짝수인 것을 특징으로 하는 통신 장치.
제1항에 있어서,

상기 타이밍 검출기는 상기 입력 데이터에서 2개의 연속하는 동일 코드 부분을 검출함으로써 상기 타이밍을 검출하는 것을 특징으로 하는 통신 장치.
제1항에 있어서,

상기 입력 데이터는 MOST 프레임들로 구성되어 있는 것을 특징으로 하는 통신 장치.
적어도 2상-부호화 된 데이터부를 포함하는 입력 데이터를 전송하기 위한 통신 장치에 있어서,

상기 입력 데이터를 다른 타이밍으로 2비트마다 직렬 데이터에서 병렬 데이터로 변환하기 위한 S/P 컨버터;

상기 입력 데이터에 기초하여, 2상 부호화 전의 상기 데이터부의 비트들 간의 경계에 대응하는 타이밍을 검출하기 위한 타이밍 검출기;

상기 타이밍 검출기의 검출 결과에 기초하여, 상기 S/P 컨버터로부터 출력되는 2계열의 병렬 데이터 중의 하나를 선택하기 위한 셀렉터;

상기 셀렉터에 의해서 선택된 병렬 데이터의 2비트마다 다수의 신호 레벨 중의 어느 하나로 순차적으로 맵핑하기 위한 맵핑부; 및

상기 맵핑부의 맵핑 결과에 기초하여 아날로그 신호를 출력하기 위한 D/A 컨버터를 포함하는 것을 특징으로 하는 통신 장치.
제6항에 있어서,

상기 입력 데이터에는 헤더부가 삽입되어 있고,

상기 타이밍 검출기는 상기 입력 데이터에서 상기 헤더부를 검출함으로써 상기 타이밍을 검출하는 것을 특징으로 하는 통신 장치.
제7항에 있어서,

상기 헤더부의 비트 수는 짝수인 것을 특징으로 하는 통신 장치.
제6항에 있어서,

상기 타이밍 검출기는 상기 입력 데이터에서 2개의 연속하는 동일 코드 부분을 검출함으로써 상기 타이밍을 검출하는 것을 특징으로 하는 통신 장치.
제6항에 있어서,

상기 입력 데이터는 MOST 프레임들로 구성되어 있는 것을 특징으로 하는 통신 장치.
제6항에 있어서,

상기 셀렉터는, 상기 S/P 컨버터로부터 출력되는 2계열의 병렬 데이터 중에서, 2상 부호화 전의 상기 데이터부의 비트들 간의 경계에 대응하는 타이밍으로 직렬-병렬 변환을 통해 얻어지는 병렬 데이터를 선택하는 것을 특징으로 하는 통신 장치.
제11항에 있어서,

상기 입력 데이터에는 헤더부가 삽입되어 있고,

상기 타이밍 검출기는 상기 입력 데이터에서 상기 헤더부를 검출함으로써 상기 타이밍을 검출하는 것을 특징으로 하는 통신 장치.
제12항에 있어서,

상기 헤더부의 비트 수는 짝수인 것을 특징으로 하는 통신 장치.
제11항에 있어서,

상기 타이밍 검출기는 상기 입력 데이터에서 2개의 연속하는 동일 코드 부분을 검출함으로써 상기 타이밍을 검출하는 것을 특징으로 하는 통신 장치.
제11항에 있어서,

상기 입력 데이터는 MOST 프레임들로 구성되어 있는 것을 특징으로 하는 통신 장치.