KR20050055588A - 듀오바이너리 수신기 - Google Patents

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Abstract

광 통신 시스템에서 전송 링크 상으로 수신된 광 듀오바이너리(duobinary) 신호를 처리하도록 적응된 광 수신기. 일 실시예에서, 수신기는 디코더에 연결된 광-전기 신호 변환기를 가진다. 디코더는 광신호에 대응하는 비트 시퀀스를 생성하기 위하여 변환기에 의해 생성된 전기 신호를 처리한다. 비트값을 생성하기 위해서, 디코더는 샘플링 윈도우를 사용하여 전기 신호를 통합하고, 통합 신호를 결정 임계값과 비교한다. 하나의 구성(configuration)에서, 샘플링 윈도우의 폭 및 결정 임계값은 각각 광신호에 대응하는 아이 다이아그램(eye diagram) 및 노이즈 분할 함수에 기초하여 선택된다. 유리하게, 본 발명의 실시예들은 전체 백-투-백(back-to-back)(즉, 소스-목적지) 시스템 성능을, 예를 들어, 분산 허용 오차(dispersion tolerance)를 개선함으로써 및/또는 선택된 비트 에러율 값에 대응하는 광출력을 감소시킴으로써 개선한다.

Description

듀오바이너리 수신기{Duobinary receiver}
듀오바이너리 시그널링(duobinary signaling)는 1960년대에 도입되었고 이후로 통신 시스템에서 많은 어플리케이션들을 개발했다. 듀오바이너리 시그널링의 원리는 예를 들어, 통신학 및 전자 공학에 관한 IEEE 회보(Vol. 82(1963년 5월), pp.214-218)에 기재된, 에이. 랜더(A. Lender)에 의해 저술된 논문에 설명되어 있으며, 논문의 설명은 참고 문헌으로서 여기서 포함된다. 간략히, 듀오바이너리 시그널링은 3개의 신호 레벨들, 예를 들어 "+1", "0", 및 "-1"을 사용한다. 이들 레벨들(즉, 듀오바이너리 심볼) 중 하나에 대응하는 신호는 각각의 시그널링 간격(타임 슬롯(time slot))동안 전송된다. 듀오바이너리 신호는 일반적으로 일정한 변환 규칙들을 사용하여 대응하는 바이너리 신호로부터 생성된다. 두 신호들 모두 동일한 정보를 운반하지만, 듀오바이너리 신호의 대역폭은 바이너리 신호의 대역폭에 비하여 2의 인수 만큼 감소될 수 있다. 부가적으로, 듀오바이너리 신호는 수신기에서 에러-수정 알고리듬을 구현하기 위해 사용될 수 있는 일정한 부호 간 상관(inter-symbol correlation(ISC)) 데이터를 갖도록 구성될 수 있다.
다수의 상이한 변환들이 대응하는 바이너리 시퀀스 ak로부터 듀오바이너리 시퀀스 bk를 구성하기 위해 제안되었고, 여기서, k=1,2,3...이다. 위에 인용된 랜더 논문에 기술된 한가지 그러한 변환은 다음과 같다. 어떤 특정 k=m에 대하여, am=0일 때, bm=0이다. am=1일 때, bm은 +1 또는 -1과 동일하고, bm의 극성은 bm에 선행하는 마지막 0이 아닌 심볼 bm-i의 극성에 기초하여 결정되며, 여기서, i는 양의 정수이다. 보다 상세하게, i가 홀수 이면, bm의 극성은 bm-i의 극성과 같고; 가 짝수이면, bm의 극성은 bm-i의 극성과 반대다. 이 변환의 특성으로 인해서, 듀오바이너리 시퀀스는 연속적인 타임 슬롯들에서 "+1" 및 "-1" 레벨들 간의 천이들이 없다. 단지 (i) "0"과 "+1" 간 및 (ii) "0"과 "-1" 레벨들 간의 천이들이 일어날 수 있다. 알려진 bk로부터 ak의 재구성은 비교적 간단하다. 보다 상세하게, bm=±1일 때, am=1이고, bm=0일 때, am=0이다.
광 통신 시스템들에서, 듀오바이너리 인코딩은 일반적으로 U.S. 특허 5,867,534호에서 공개된 캐리어 광 빔(carrier optical beam)의 위상 변조를 사용하여 구현될 수 있고, 이 특허 공보는 여기서 참고 문헌으로서 포함된다. 보다 상세하게, "0" 비트에 대해서, 실질적으로 광은 전송되지 않는다. 그러나, "+1" 및 "-1" 비트들은 각각 +E 및 -E 전기장들을 가지는 광으로서 전송되며, 전기장의 반대 극성들은 180도의 상대적 광 위상 편이에 대응한다. 이 방식으로 변조된 광 빔은 전기장에 관하여 3-레벨 신호인 반면에 광출력에 관하여는 2-레벨 신호이다. 듀오바이너리 신호들의 이 특성에 기초하여, "바이너리" 수신기는 듀오바이너리 수신기로서 사용되기 위해 적응될 수 있다. 종래의 바이너리 수신기는 단순히 광출력을 측정한다. 듀오바이너리 상태들 "+1" 및 "-1"은 모두 광 "온(on)"에 대응하기 때문에, 바이너리 수신기는 광출력을 측정함으로써 광 듀오바이너리 입력 신호들을 전기 출력 신호들로 변환할 수 있다.
그러나, 통상의 바이너리 수신기 대신에 통신 시스템에 구성될 때, 광 듀오바이너리 코딩의 이점들을 사용하여 시스템 성능을 개선하는, 특수화된 듀오바이너리 수신기를 가지는 것은 바람직하다.
종래의 기술에서의 문제점들이, 본 발명의 원리들에 따라서, 광 통신 시스템에서 전송 링크를 통해 수신된 광 듀오바이너리 신호를 처리하도록 적응된 광 수신기에 의해 설명된다. 일 실시예에서 수신기는 디코더에 연결된 광-대-전기 신호 변환기를 가진다. 디코더는 광신호에 대응하는 비트 시퀀스를 생성하기 위해서, 변환기에 의해 생성된 전기 신호를 처리한다. 비트값을 생성하기 위해서, 디코더는 샘플링 윈도우를 사용하여 전기 신호를 통합하고, 통합 결과를 결정 임계값과 비교한다. 하나의 구성에서, 샘플링 윈도우의 폭과 결정 임계값은 아이 다이아그램 및 노이즈 분할 함수에 기초하여, 광신호에 대응하여 각각 선택된다. 유리하게, 본 발명의 실시예들은, 예를 들어, 광학적으로 미리 증폭된 수신기에서 선택된 비트 에러율 값에 대응하여 광출력의 레벨을 감소시킴으로써 전체 백-투-백(back-to-back)(즉, 소스-목적지) 시스템 성능을 개선시킨다.
일 실시예에 따라, 본 발명은 신호 처리(signal processing)의 방법이고, 광신호의 광출력에 대응하여, 광신호를 진폭을 가지는 전기 신호로 변환하는 단계; 및 광신호에 대응하는 비트 시퀀스를 생성하기 위해 샘플링 윈도우를 사용하여 전기 신호를 샘플링하는 단계를 포함하고, 여기서 샘플링 윈도우는 폭을 가지고; 전기 신호는 제 1 및 제 2 복수의 파형들을 포함하는 일련의 파형들을 가지며, 여기서 제 1 복수의 각 파형은 바이너리 "0"을 나타내고, 제 2 복수의 각 파형은 바이너리 "1"을 나타내고; 각 파형은 대응하는 비트값을 생성하기 위하여 샘플링 윈도우 폭 상에 통합되며, 샘플링 윈도우 폭은 제 1 복수의 파형들에 대응하는 통합 결과에의 제 2 복수의 파형들을 감소시키기 위하여 선택된다.
다른 실시예에 따르면, 본 발명은 광 수신기 이고, 광신호의 광출력에 대응하여, 광신호를 진폭을 가지는 전기 신호로 변환하도록 적응된 신호 변환기; 및 신호 변환기에 연결되어 (i) 샘플링 윈도우를 사용하여 전기 신호를 샘플링하고 (ii) 광신호에 대응하는 비트 시퀀스를 생성하도록 적응된 디코더를 포함하고, 여기서, 샘플링 윈도우는 폭을 가지고; 전기 신호는 제 1 및 제 2 복수의 파형들을 포함하는 일련의 파형들을 가지며, 여기서 제 1 복수의 각 파형은 바이너리 "0"을 나타내고, 제 2 복수의 각 파형은 바이너리 "1"을 나타내고; 각 파형은 대응하는 비트값을 생성하기 위하여 샘플링 윈도우 폭 상에 통합되며, 샘플링 윈도우 폭은 제 1 복수의 파형들에 대응하는 통합 결과에의 제 2 복수의 파형들을 감소시키기 위하여 선택된다.
본 발명의 다른 양태들, 특성들 및 이익들은 다음의 상세화된 기술, 첨부된 청구 범위 및 도면들로부터 더 완전히 명백하게 될 것이다.
여기서 "일 실시예" 또는 "실시예"라는 참조는, 실시예와 관련하여 기술된 특징(feature), 구조(structure), 또는 특성(characteristic)이 본 발명의 적어도 일 실시예에 포함된다는 것을 의미한다. 명세서에 여러 곳에서 "일 실시예에서" 구문의 출현들은 모두 필수적으로 동일 실시예를 언급하는 것은 아니고, 다른 실시예들에 상호 배타적인 분리 또는 대체의 실시예들도 아니다.
도 1은 광 듀오바이너리 코딩을 사용하도록 적응된 광 통신 시스템(100)을 나타내는 블록도를 도시한다. 시스템(100)은 광섬유(104) 및 하나 이상의 광 증폭기들을 가지는 전송 링크를 통해 수신기(108)에 연결된 듀오바이너리 송신기(102)를 가진다. 송신기(102)는 바이너리 시퀀스 ak를 수신하고, 수신기(108)에서 신호S(t)로서 수신되는 대응하는 광 듀오바이너리 신호 A(t)를 생성한다. 신호 A(t)에 비해, 신호 S(t)는 섬유(104)에서의 색 분산(chromatic dispersion(CD)) 및 편광 모드 분산(polariztion mode dispersion(PMD)) 및/또는 증폭기(106)에서의 증폭 노이즈로 인한 왜곡들을 가질 수 있다. 수신기(108)는 광신호 S(t)를 대응하는 전기 신호로 변환하고, 시퀀스 ak에 대응하는 바이너리 시퀀스 a´k를 생성하도록 그 신호를 처리한다.
송신기(102)로 사용될 수 있는 듀오바이너리 송신기들의 기술들은 예를 들어, 다음의 논문들, (1) J.M. Gene et al., IEEE Photonics Technology Letters, 2002, vol. 14, p.843; (2) W. Kaiser et al., IEEE Photonics Technology Letters, 2001, vol. 13, p.884; (3) H. Kim and C.X. Yu, IEEE Photonics Technology Letters, 2002, vol. 14, p.1205; 및 (4) H. Bissessur, Electronics Letters, 2001, vol. 37, p.45에서 발견될 수 있고 모든 논문들은 여기서 참고 문헌으로서 포함된다.
도 2는 시스템(100)에서 수신기(108)로 사용될 수 있는 수신기(200)의 블록도를 도시한다. 수신기(200)은 광신호 S(t)를, 진폭이 신호 S(t)의 광출력에 비례하는 전기 신호 S´(t)로 변환하는 전기 신호 광-전기(O/E) 신호 변환기(예를 들어, 광 다이오드)(206)를 가진다. 디코더(208)는 예를 들어, "샘플링 윈도우"라 명명된 각 비트 길이의 단편 상에서 신호 S´(t)를 통합함으로써 신호 S´(t)를 샘플링하고, 통합 결과를 결정 임계값과 비교한다. 비교에 기초하여, 디코더(208)는 시퀀스 a´k에 대한 디지털 "1" 또는 디지털 "0"을 출력한다. 디코더(208)의 최적의 성능은 샘플링 윈도우의 폭 및 결정 임계값 모두 신호 S´(t)에서 왜곡들 및 노이즈의 존재로부터 야기되는 디코딩 에러들의 수를 최소화하도록 적절히 선택될 때 달성될 수 있다.
도면들 3a-d는 그래픽으로 광 링크에서 예를 들어, 시스템(100)에서 섬유(104)에서 분산 효과들로 인한 광 바이너리 및 듀오바이너리 신호들에서 왜곡들을 도시한다. 그러나, 도면들 3a-d에서 도시된 파형들은 시스템(100)에서 사용될 수 있는 실제 파형들의 간략화된 그래픽 도해를 나타낸다는 것을 주목해야 한다. 도면들 3a-b를 참조하여, "101" 바이너리 시퀀스는 광 바이너리 NRZ(non-return-to-zero) 코딩 (도 3a)에서 "+E, 0, -E"로서 그리고 광 듀오바이너리 코딩(도 3b)에서 "+E, 0, -E"로서 광 도메인 상에 맵핑된다. 분산의 하나의 효과는 도면들 3c-d에서 도시된 바와 같이 광 펄스들을 확장하는 것이다. 도 3c에 지시된 바와 같이, 확장된 NRZ 파형의 광 펄스들은, 수신기에서 상기 "0"을 적절히 디코딩하는 것을 어렵게 만듦으로써 광 "0"에 대응하는 영역에서 건설적으로(constructively) 간섭한다. 그러나, 도 3d에 지시된 바와 같이, 듀오바이너리 파형의 확장된 광 펄스들은 광 "0"에 대응하는 영역에서 부정적으로(destructively) 간섭하고, 그것은 두개의 광 "1들" 간의 상대적으로 좁은 "밸리(valley)"를 보존할 수 있고 수신기에서 상기 "0"을 적절히 디코딩하는 기회들을 개선할 수 있다.
도 4a-b는 시스템(100)에서 (10Gb/s) 신호 S(t) 및 대응하는 노이즈 분할 함수의 아이 다이아그램을 도시한다. 도 4a를 참조하여, 아이 다이아그램은 두개의 비트 피리어드들에 대응하는 시간 간격에 걸쳐서 시스템(100)에서 전송될 수 있는 상이한 파형들을 도시한다. 예를 들어, 약 100ps에 중심을 둔 비교적으로 넓은 펄스를 가지는 파형(402)은 "010" 바이너리 시퀀스에 대응한다. 유사하게, 약 100ps에 중심을 둔 비교적으로 좁은 밸리를 가지는 파형(404)은 "101" 바이너리 시퀀스에 대응한다. 당업자는 도 4a에 도시된 다른 파형들은 "111", "110", "100", "000", "001", 및 "011" 비트 시퀀스에 대응하는 것을 인식할 것이다. 도 4b를 참조하여, "마크(mark)" 레벨에서(즉, 바이너리 "1"에 대응하는 레벨), 총 노이즈는 광 증폭기들, 예를 들어, 증폭기들(106)(도 1)에서 임의의 비트 노이즈에 의해 좌우된다. "공간" 레벨(즉 바이너리 "0"에 대응하는 레벨)에서, 총 노이즈는 열(thermal) 노이즈에 의해 좌우된다. 그러나, 마크 및 공간 레벨들 간의 지역에서, 노이즈 분할 함수의 최소에 대응하는 비교적으로 저(low) 노이즈 확률의 지역이 일반적으로 존재한다.
위에 지시된 바와 같이, 디코더(208)를 구성하기 위하여, 샘플링 윈도우의 폭 및 결정 임계값을 선택해야 한다. 도 4a-b는 방법들을 처리하는 종래의 기술에 따라 만들어진 이들 선택들 및 본 발명의 일 실시예를 도시한다. 보다 상세하게, 샘플링 윈도우들 A 및 B는 디코더(208)의 종래 기술 구성에 대응하고, 샘플링 윈도우 D는 본 발명의 일 실시예에 따라, 디코더의 새로운 구성에 대응한다.
일반적인 종래의 기술 구성에서, 샘플링 윈도우는 비교적으로 큰, 예를 들어, 비트 길이의 30% 보다 큰 폭을 가진다. 비교적으로 큰 폭 값을 선택하기 위하여 하나의 고려할 사항은 더 긴 통합 시간들(longer integration time)이 일반적으로 노이즈 평균화로 인한 디코딩 에러들을 감소시킨다는 것이다. 비교적으로 좁은 샘플링 윈도우를 설정하는 것은 노이즈 평균화의 이익들을 감소시킬 것이고, 수신기(200)의 성능에 해롭게 영향을 줄 것이라는 것은 일반적으로 믿어진다. 그러나, 분산에 의해 영향을 받은 신호들에 대하여, 비교적으로 넓은 샘플링 윈도우를 사용하는 것은 "101" 바이너리 프래그먼트들(fragment)(도 3c-d)에서 0들의 잘못된 해석으로 인한 디코딩 에러들을 증가시킨다. 비슷한 이유들로, 유사한 디코딩 에러들은 비교적으로 큰 듀티 사이클 값들, 예를 들어, 1 보다 큰(도 4a 참고)를 활용하는 무분산(dispersion-free) 신호들에 의해 야기될 수 있다. 이하에 논해진 바와 같이, 단순히 결정 임계값을 조정함으로써 상기 에러들을 감소시키는 시도들 대부분은 비효율적이다.
다시 도 4a를 참조하면, 파형(404)은 2개의 비교적으로 넓은 펄스들 간의 비교적으로 좁은 밸리를 갖는다. 샘플링 윈도우들 A 및 B는 상이한 결정 임계값들을 가지지만 동일한 폭들을 가진다. 도 4a에서 알 수 있는 바와 같이, 샘플링 윈도우 A가 사용되면, 파형(404)에 대응하는 통합 결과들은 선행하는 광 "1"의 트레일링 에지(trailing edge)에 대응하는 파형의 부분 및 다음의 광 "1"의 리딩 에지(leading edge)에 대응하는 파형의 부분으로부터 비교적으로 큰 기여를 가질 수 있다. 노이즈가 없더라도, 결정 임계값 및 파형(404)의 통합 결과 간의 틈(gap)은 비교적으로 좁기 때문에, 이것은 디코딩 에러들의 확률을 증가시킨다. 노이즈의 기여는 통합 결과가 결정 임계값을 쉽게 벗어나게 할 수 있고, 그로 인해 파형(404)에 대한 디코딩 에러를 야기한다. 반면에, 결과 임계값을 샘플링 윈도우 B의 결과 임계값으로 높이는 것은 결과 임계값 및 파형(402)의 무노이즈(noise-free) 통합 결과 간의 틈을 좁힐 것이다. 신호 임의의 울림 노이즈(signal spontaneous beat noise)(도 4b)의 기여는 통합 결과가 결정 임계값을 빗나가게 할 수 있고, 그로 인해, 파형(402)의 디코딩 에러를 야기한다. 두 경우 모두에서 디코딩 에러들의 수는 비교적으로 많다.
다음에 더 설명되는 바와 같이, 일반적 기대치들과 반대로, 디코더(208)에 디코딩 에러들의 수는 샘플링 윈도우의 폭을 줄이고 신호의 파형들에 관하여 상기 윈도우를 적절히 정렬함으로써 듀오바이너리 신호들에 대하여 감소될 수 있다. 예를 들어, 샘플링 윈도우 D가 파형(404)(도 4a)에 대하여 사용될 때, 선행하는 광 "1"의 트레일링 에지(trailing edge)에 대응하는 파형의 부분 및 다음의 광 "1"의 리딩 에지(leading edge)에 대응하는 파형의 부분으로부터의 통합 결과로의 기여는 윈도우 A 및 윈도우 B가 사용되는 구성과 비교하여, 상당히 감소된다. 결정 임계값 및 파형(404)의 무노이즈(noise-free)의 통합 결과 간의 틈은 비교적으로 크기 때문에, 이것은 디코딩 에러들의 확률을 감소시킨다. 결과적으로, 노이즈의 기여가, 디코딩 에러들의 수를 감소시키는 통합 결과가 결정 임계값을 빗나가게 하는 것이 더 어려워 진다. 부가적으로, 결정 임계값 자체는, 인접한 광 "1들"의 트레일링/리딩 에지들로부터 비교적으로 큰 패널티(penalty)가 발생하지 않고, "저 노이즈" 지역에 대응하도록 비로소 선택될 수 있다. 결과로, 통합으로의 노이즈의 전체 기여는 감소된다. 더욱이, 결정 임계값 및 파형(402)의 무노이즈(noise-free)의 통합 결과 간의 틈은 비교적으로 넓게 된다. 따라서, 신호 임의의 울림 노이즈(도 4b)의 기여가, 디코딩 에러들의 수를 더 감소시키는, 통합 결과가 결정 임계값을 빗나가게 하는 것은 더 어렵게 된다.
하나의 구성에서, 디코더(208)에 대한 샘플링 윈도우 D의 폭은 도 4a에 도시된 것과 유사한 아이 다이아그램에 기초하여 선택될 수 있다. 예를 들어, 듀티 사이클 값 또는 광 펄스 확장에 의한 분산은 비교적 크고, 파형(404)와 유사한 파형들의 "0" 밸리는 비교적으로 좁게 된다. 본 발명의 원리들에 따라, 샘플링 윈도우 폭은, 예를 들어, 도 4a에 도시된 바와 같이, "0" 밸리 보다 더 좁게 되도록 선택된다. 하나의 구현에서, 샘플링 윈도우 D의 폭은 비트 길이의 약 25% 보다 작거나 또는 바람직하게 비트 길이의 약 10%에 고정된다.
도 5는 본 발명의 일 실시예에 따라, 시스템(100)에서 수신기(108)로 사용될 수 있는 수신기(500)의 블록도를 도시한다. 도 2의 수신기(200)과 유사하게, 수신기(500)은 광 듀오바이너리 신호 S(t)를 수신하도록 적응되고, 그것을 대응하는 바이너리 시퀀스 a´k로 변환한다. 수신기(500)은 수신기(200)의 변환기(206)과 유사한 O/E 신호 변환기(506)을 가진다. 디코더(508)은, 예를 들어, 도 4a의 샘플링 윈도우 D에 대응하는 구성을 사용하여 변환기(506)에 의해 생성된 신호 S´(t)를 샘플링한다. 샘플링 윈도우를 배열하는 적절한 시간 리퍼런스(reference)를 제공하기 위하여, 수신기(500)은 클럭 복구 회로(clock recovery circuit)(502) 및 클럭 곱셈기(clock multiflier)(504)를 가진다. 회로(502)는 신호 S´(t)와 합성된 제 1 클럭 신호를 생성하도록 신호 S´(t)를 처리한다. 클럭 곱셈기(504)는 제 1 클럭 신호의 주파수를 곱하고, 디코더(508)에 적용된 제 2 클럭 신호를 생성한다. 수신기(500)의 대표적인 구성에서, 제 2 클럭 신호는 제 1 클럭의 4배의 주파수 값을 가진다. 디코더(508)는, 그 후, 신호 S´(t)에 관하여 샘플링 윈도우 D를 배열하기 위하여 클럭 펄스들을 사용한다. 부가적으로, 샘플링 윈도우의 폭은 제 2 클럭 신호에 상호-펄스 분리(inter-pulse seperation)에 기초하여 선택될 수 있다. 당업자는 다른 합성 기술들이 유사하게 사용될 수 있다는 것을 인지할 것이다.
도 6-8은 시스템(100)의 2개의 상이한 구성들의 성능 특성들을 그래픽적으로 비교한다. 보다 자세하게, 도 6-7은 10-3의 비트 에러율 (BER)에서의 분산 허용 오차를 도시하고, 도 8은 신호 S(t)의 출력 상에서 BER의 의존을 도시한다. 두 구성들 모두에서, 송신기(102)는 10Gb/s의 비트율에서 작동하는 마하-젠더 변조기(Mach-Zehnder modulator)에 기초한 송신기이다. 구성 I에서, 수신기(108)는 수신기(500)(도 5)이고, 여기서 제 2 클럭 신호는 비트율의 4배에 대응하는 주파수 값을 가진다. 구성 II에서, 수신기(108)는 수신기(200)(도 2)이고, 그것은 (i) 도 4에 도시된 샘플링 윈도우들 A 및 B의 폭에 대응하는 샘플링 윈도우 폭을 가지고, (ii) 마크 레벨의 약 25%에 설정된 결정 임계값을 가진다.
도 6을 참조하면, 시스템(100)에 대하여, 구성 I는 0과 약 4000ps/nm 사이의 색채 분산 값들에 대한 구성 II에 관하여 약 1dB의 광신호-대-노이즈(OSNR) 이득을 제공한다. 도 7을 참조하면, 구성 I는 0과 50ps 사이의 차별적인 그룹 지연(differential group delay(DGD)) 값들을 가지는 PMD-영향하의(PMD-affected) 신호들에 대하여 구성 II를 능가한다. 평균적으로, 구성 I는 PMD 허용 오차를 약 20% 정도 개선한다. 도 8을 참조하면, 선택된 비트 에러율 값에 대하여, 구성 I는 수신기에 광출력에 관하여 구성 II보다 상당한 이득을 제공한다. 예를 들어, 10-6의 BER 값에 대하여, 구성 I는 구성 II에서의 광출력에 관하여 대응하는 광출력을 약 3dB 정도 낮춘다. 요약하여, 본 발명의 실시예들은 분산 허용 오차를 개선하고, 듀오바이너리 전송 시스템들에서 선택된 BER 값에 대응하는 광출력을 감소시키며, 이로 인해 이러한 시스템들의 전체 백-투-백(즉, 소스-내지-목적지) 성능을 개선한다.
본 발명이 실시예를 참조하여 설명되었지만, 이 설명은 제한하는 의미로 해석되도록 의도된 것은 아니다. 본 발명은 듀오바이너리 신호들을 참조하여 설명되지만, 그것은 또한 다른 유형들의 신호들, 예를 들어, 고 듀티 사이클(high-duty-cycle) 바이너리 NRZ 신호들을 처리하기 위하여 사용될 수 있다. 본 발명이 속하는 기술의 당업자들에게 명백한 본 발명의 다른 실시예들뿐만 아니라 기술된 실시예들의 다양한 수정들은 다음의 청구 범위에서 설명된 바와 같이 본 발명의 원리 및 범위 내에 놓인다고 간주된다.
다음의 방법 청구항들에 단계들이, 있을 경우, 대응하는 레이블링(labeling)을 구비한 특정 시퀀스에 재인용되지만, 청구항 재인용들이 그들 단계들을 일부 또는 전부를 구현하기 위하여 특정 시퀀스를 내포하지 않는다면, 그들 단계들은 그 특정 시퀀스에 구현되도록 제한되기 위하여 의도될 필요는 없다.
본 발명은 단일 집적 회로 상의 가능한 구현을 포함하는 회로 기반 처리들로서 구현될 수 있다. 당업자에게 명백한 바와 같이, 회로 요소들의 다양한 기능들은 또한 소프트웨어 프로그램에 처리 단계들로서 구현될 수 있다. 그러한 소프트웨어는 예를 들어, 디지털 신호 처리기, 마이크로-컨트롤러, 또는 범용 컴퓨터에 채용될 수 있다.
요약하여, 본 발명의 실시예들은 분산 허용 오차를 개선하고, 듀오바이너리 전송 시스템들에서 선택된 BER 값에 대응하는 광출력을 감소시키며, 이로 인해 이러한 시스템들의 전체 백-투-백(즉, 소스-내지-목적지) 성능을 개선한다.
도 1은 광 듀오 바이너리 코딩을 사용하도록 적응된 광 통신 시스템의 블록도;
도 2는 도 1의 시스템에서 사용될 수 있는 대표적인 수신기의 블록도;
도 3a-d는 광 링크에서 분산 효과들로 인한 광 바이너리 및 듀오 바이너리에서 대표적인 왜곡들을 그래픽적으로 도시한 도면;
도 4a-b는 도 1의 시스템에서 각각 (10Gb/s) 듀오바이너리 신호의 아이 다이어그램 및 대응하는 노이즈 분할 함수를 도시한 도면;
도 5는 본 발명의 일 실시예에 따라 도 1의 시스템에서 사용될 수 있는 수신기의 블록도; 및
도 6-도 8은 도 1에서 도시된 시스템의 상이한 구성들의 성능 특성들을 그래픽적으로 비교하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
102: 송신기 108: 수신기
206: O/E 변환기 208: 디코더
504: 클럭 멀티플라이어 502: 클럭 복구

Claims (10)

  1. 광신호를 상기 광신호의 광출력에 대응하는 진폭을 가지는 전기 신호로 변환하는 단계; 및
    상기 광신호에 대응하는 비트 시퀀스를 생성하기 위해 샘플링 윈도우를 사용하여 상기 전기 신호를 샘플링하는 단계를 포함하고,
    상기 샘플링 윈도우는 폭을 가지고;
    상기 전기 신호는 제 1 및 제 2 복수의 파형들을 포함하는 일련의 파형들을 가지고, 상기 제 1 복수의 각각의 파형은 바이너리 "0"을 나타내고 상기 제 2 복수의 각각의 파형은 바이너리 "1"을 나타내며;
    각각의 파형은 대응하는 비트값을 생성하기 위하여 상기 샘플링 윈도우 폭 상에 통합되며;
    상기 샘플링 윈도우 폭은 제 1 복수의 상기 파형들에 대응하는 통합 결과들에의 상기 제 2 복수의 파형들의 기여(contribution)를 감소시키기 위해 선택되는, 신호 처리 방법.
  2. 제 1 항에 있어서, 각 파형에 대하여, 상기 통합 결과는 결정 임계값과 비교되고,
    상기 통합 결과가 상기 결정 임계값보다 크거나 같을 때, 상기 비트값은 바이너리 "1"이고;
    상기 통합 결과가 상기 결정 임계값보다 작을 때, 상기 비트값은 바이너리 "0"이며;
    상기 결과 임계값은 상기 제 1 및 제 2 복수의 파형들에 대응하는 상기 통합 결과들에의 노이즈의 기여를 감소시키기 위해 선택되는, 신호 처리 방법.
  3. 제 1 항에 있어서, 상기 샘플링 윈도우의 폭은 상기 광신호의 아이 다이아그램에 기초하여 선택되는, 신호 처리 방법.
  4. 제 1 항에 있어서, 상기 광신호는 광 듀오바이너리(optical duobinary) 신호인, 신호 처리 방법.
  5. 제 1 항에 있어서, 상기 전기 신호에 기초하여 제 1 클럭 신호를 생성하는 단계;
    제 2 클럭 신호를 생성하기 위해서 상기 제 1 클럭 신호의 주파수를 곱하는 단계;
    상기 제 2 클럭 신호를 사용하여 상기 샘플링 윈도우의 폭을 선택하는 단계; 및
    상기 제 2 클럭 신호에 기초한 상기 파형들에 대하여 상기 샘플링 윈도우를 정렬시키는 단계를 더 포함하는, 신호 처리 방법.
  6. 제 1 항에 있어서, 상기 샘플링 윈도우 폭은 상기 제 2 복수의 파형에 대응하는 듀티 사이클(duty cycle)에 기초하여 선택되는, 신호 처리 방법.
  7. 제 6 항에 있어서, 상기 듀티 사이클은 1보다 큰, 신호 처리 방법.
  8. 광신호를 상기 광신호의 광출력에 대응하는 진폭을 가지는 전기 신호로 변환하도록 적응된 신호 변환기; 및
    상기 신호 변환기에 연결되고, (i) 샘플링 윈도우를 사용하여 상기 전기 신호를 샘플링하고 (ii) 상기 광신호에 대응하는 비트 시퀀스를 생성하도록 적응된 디코더를 포함하고,
    상기 샘플링 윈도우는 폭을 가지고;
    상기 전기 신호는 제 1 및 제 2 복수의 파형들을 포함하는 일련의 파형들을 가지고, 상기 제 1 복수의 각각의 파형은 바이너리 "0"을 나타내고 상기 제 2 복수의 각각의 파형은 바이너리 "1"을 나타내며;
    각각의 파형은 대응하는 비트값을 생성하기 위하여 상기 샘플링 윈도우 폭 상에 통합되며;
    상기 샘플링 윈도우 폭은 상기 제 1 복수의 파형들에 대응하는 통합 결과들에의 상기 제 2 복수의 파형들의 기여를 감소시키기 위해 선택되는, 광 수신기.
  9. 전송 링크를 통해 연결된 광 송신기 및 광 수신기를 포함하는 광 통신 시스템에 있어, 상기 광 수신기는,
    상기 전송 링크를 통해 상기 송신기로부터 수신된 광신호를 상기 광신호의 광출력에 대응하는 진폭을 가지는 전기 신호로 변환하도록 적응된 신호 변환기; 및
    상기 신호 변환기에 연결되고, (i) 샘플링 윈도우를 사용하여 상기 전기 신호를 샘플링하고, (ii) 상기 광신호에 대응하는 비트 시퀀스를 생성하도록 적응된 디코더를 포함하고,
    상기 샘플링 윈도우는 폭을 가지고;
    상기 전기 신호는 제 1 및 제 2 복수의 파형들을 포함하는 일련의 파형들을 가지고, 상기 제 1 복수의 각각의 파형은 바이너리 "0"을 나타내고 상기 제 2 복수의 각각의 파형은 바이너리 "1"을 나타내며;
    각각의 파형은 대응하는 비트값을 생성하기 위하여 상기 샘플링 윈도우 폭 상에 통합되며;
    상기 샘플링 윈도우 폭은 상기 제 1 복수의 파형들에 대응하는 통합 결과들에의 상기 제 2 복수의 파형들의 기여를 감소시키기 위해 선택되는, 광 통신 시스템.
  10. 광신호를 상기 광신호의 광출력에 대응하는 진폭을 가지는 전기 신호로 변환하는 수단; 및
    상기 광신호에 대응하는 비트 시퀀스를 생성하기 위하여 상기 전기 신호를 샘플링하는 수단을 포함하고,
    상기 전기 신호는 제 1 및 제 2 복수의 파형들을 포함하는 일련의 파형들을 가지고, 상기 제 1 복수의 각각의 파형은 바이너리 "0"을 나타내고 상기 제 2 복수의 각각의 파형은 바이너리 "1"을 나타내며;
    각각의 파형은 대응하는 비트값을 생성하기 위하여 상기 샘플링 윈도우 폭 상에 통합되며;
    상기 샘플링 윈도우 폭은 상기 제 1 복수의 파형들에 대응하는 통합 결과들에의 상기 제 2 복수의 파형들의 기여를 감소시키기 위해 선택되는, 광 수신기.
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