KR20050053240A - Method for manufacturing semiconductor device - Google Patents
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Abstract
본 발명은 험프 현상 및 문턱전압 감소에 따른 누설전류의 증가됨을 방지하는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 트랜치형의 소자분리막을 구비한 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 상부에는 질화막 마스크 및 측벽에는 질화막 재질의 스페이서를 구비한 게이트 전극을 형성하는 단계; 상기 결과물 전면에 제1층간절연막 및 랜딩 플러그 콘택 영역을 노출시키는 제1감광막패턴을 차례로 형성하는 단계; 상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 제1층간절연막을 식각하여 랜딩 플러그 콘택을 형성하는 단계; 상기 제1감광막패턴을 제거한 후, 상기 결과물 전면에 폴리실리콘막을 증착하는 단계; 상기 폴리실리콘막과 상기 식각 후 잔류된 제1층간절연막을 씨엠피하여 랜딩 플러그를 형성하는 단계; 상기 결과물 상에 제2층간절연막 및 제3층간절연막을 차례로 증착하는 단계; 상기 제3층간절연막에 진공 어닐링 공정을 실시하는 단계; 상기 제3층간절연막 상에 식각 정지막 및 상기 랜딩 플러그와 대응된 부위를 노출시키는 제2감광막패턴을 차례로 형성하는 단계; 상기 제2감광막패턴을 식각 장벽으로 이용하여 상기 식각 정지막, 제3층간절연막 및 제2층간절연막을 차례로 식각하여 상기 랜딩 플러그를 노출시키는 콘택홀을 형성하는 단계; 상기 제2감광막패턴을 제거하는 단계; 및 상기 콘택홀을 매립시키는 스토리지 노드 콘택 플러그를 형성하는 단계를 포함한다.The present invention discloses a method of manufacturing a semiconductor device that prevents an increase in leakage current due to a hump phenomenon and a decrease in a threshold voltage. The disclosed method comprises the steps of providing a silicon substrate having a trench type isolation layer; Forming a gate electrode on the silicon substrate, the gate electrode including a nitride mask on the sidewall and a spacer formed on the sidewall of the nitride layer; Sequentially forming a first photoresist layer pattern exposing a first interlayer dielectric layer and a landing plug contact region on the entire surface of the resultant product; Etching the first interlayer dielectric layer using the first photoresist pattern as an etch barrier to form a landing plug contact; Removing the first photoresist pattern, and depositing a polysilicon film on the entire surface of the resultant product; CMPing the polysilicon layer and the first interlayer dielectric layer remaining after etching to form a landing plug; Sequentially depositing a second interlayer insulating film and a third interlayer insulating film on the resultant product; Performing a vacuum annealing process on the third interlayer insulating film; Sequentially forming an etch stop layer and a second photoresist pattern on the third interlayer insulating layer to expose a portion corresponding to the landing plug; Forming a contact hole exposing the landing plug by sequentially etching the etch stop layer, the third interlayer dielectric layer, and the second interlayer dielectric layer using the second photoresist pattern as an etch barrier; Removing the second photoresist pattern; And forming a storage node contact plug to fill the contact hole.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 험프 현상 및 문턱전압 감소에 따른 누설전류의 증가됨을 방지하기 위한 반도체 소자의 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device for preventing an increase in leakage current due to a hump phenomenon and a reduced threshold voltage.
주지된 바와 같이, 최근의 반도체 소자는 소자들간의 전기적 분리를 위한 소자분리막을 STI 공정을 이용하여 형성하고 있다. 왜냐하면 기존의 로코스(LOCOS) 공정의 경우 소자분리막의 상단 가장자리에 새부리 형상의 버즈-빅(bird's-beak)이 발생되는 것으로 인해 액티브 영역의 크기를 감소시키게 되지만, 상기 STI 공정의 경우 작은 폭으로의 소자분리막 형성이 가능하여 액티브 영역의 크기를 확보할 수 있기 때문이다.As is well known, recent semiconductor devices have formed device isolation films for electrical separation between devices using an STI process. In the conventional LOCOS process, the size of the active region is reduced due to the occurrence of bird's-beak having a beak shape at the top edge of the device isolation layer, but in the case of the STI process, This is because the device isolation film can be formed to ensure the size of the active region.
상기 STI 공정을 적용시킨 종래 기술에 따른 반도체 소자의 제조방법에 대하여 도 1a 내지 도 1e를 참조하여 간략하게 설명하면 다음과 같다.A method of manufacturing a semiconductor device according to the related art to which the STI process is applied will be briefly described with reference to FIGS. 1A to 1E.
종래의 반도체 소자의 제조방법은, 도 1a에 도시된 바와 같이, 먼저, STI 공정으로 형성된 소자분리막(2)이 구비된 실리콘 기판(1) 상에 게이트 전극(3)을 형성한다. 여기서, 상기 게이트 전극(3)은 그 상부에 질화막 마스크(4)가 구비되고, 그 측벽에는 질화막 재질의 스페이서(5)가 구비된다. 그리고, 상기 결과물 전면에 제1층간절연막(6) 및 랜딩 플러그 콘택(Landing Plug Contact) 영역(미도시)을 노출시키는 제1감광막패턴(7)을 차례로 형성한다. 이 때, 상기 제1층간절연막(6)으로는 BPSG(Boro Phospho Silicate Glass)를 이용한다.In the conventional method of manufacturing a semiconductor device, as shown in FIG. 1A, first, a gate electrode 3 is formed on a silicon substrate 1 provided with an isolation layer 2 formed by an STI process. Here, the gate electrode 3 is provided with a nitride film mask 4 on the upper side, and the spacer 5 of the nitride film material is provided on the side wall. In addition, a first photoresist layer pattern 7 exposing a first interlayer insulating layer 6 and a landing plug contact region (not shown) is sequentially formed on the entire surface of the resultant. In this case, BPSG (Boro Phospho Silicate Glass) is used as the first interlayer insulating film 6.
그리고, 도 1b에 도시된 바와 같이, 상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 제1층간절연막(6)을 식각하여 랜딩 플러그 콘택(9a)을 형성한 다음, 상기 제1감광막패턴을 제거한다. 이어서, 상기 결과물 전면에 폴리실리콘막(8)을 증착한다.As shown in FIG. 1B, the first interlayer dielectric layer 6 is etched using the first photoresist pattern as an etch barrier to form a landing plug contact 9a, and then the first photoresist pattern is removed. do. Next, a polysilicon film 8 is deposited on the entire surface of the resultant product.
그런 다음, 도 1c에 도시된 바와 같이, 상기 폴리실리콘막과 상기 식각 후 잔류된 제1층간절연막을 화학적 기계적 연마(Chemical Mechanical Polishing ; 이하, 씨엠피)하여 랜딩 플러그(9)를 형성한다. 이 때, 도면에 도시되어 있지는 않지만, 상기 씨엠피 공정 시, 상기 게이트 전극 상부의 질화막 마스크가 오픈(Open)된다. Then, as shown in FIG. 1C, the landing plug 9 is formed by chemical mechanical polishing (CMP) of the polysilicon layer and the first interlayer dielectric layer remaining after the etching. At this time, although not shown in the drawing, during the CMP process, the nitride film mask on the gate electrode is opened.
이어서, 도 1d에 도시된 바와 같이, 상기 결과물 상에 BPSG 재질의 제2층간절연막(10)을 형성한다. 그런다음, 도면에 도시되어 있지는 않지만, 상기 제2층간절연막 상에 비트라인을 형성한다. 상기 비트라인은 텅스텐막과 하드마스크막인 실리콘 질화막이 차례로 적층된 이중구조로 이루어지며, 상기 구조의 전면이 절연 스페이서로 덮여 있다. Subsequently, as shown in FIG. 1D, a second interlayer insulating film 10 of BPSG material is formed on the resultant product. A bit line is then formed on the second interlayer insulating film, although not shown in the figure. The bit line has a double structure in which a tungsten film and a silicon nitride film, which is a hard mask film, are sequentially stacked, and the entire surface of the bit line is covered with an insulating spacer.
그리고, 상기 결과물 상에 제3층간절연막(11)을 증착한다. 그다음, 상기 제3층간절연막(11) 상에 질화막으로 이루어진 식각 정지막(12) 및 상기 랜딩 플러그(9)와 대응된 부위를 노출시키는 제2감광막패턴(13)을 차례로 형성한다. 여기서, 상기 제3층간절연막(11)으로는 HDP 산화막을 이용하며, 상기 HDP 산화막은 수소 가스를 다량 함유하고 있다.Then, a third interlayer insulating film 11 is deposited on the resultant product. Next, an etch stop film 12 made of a nitride film and a second photoresist pattern 13 exposing portions corresponding to the landing plug 9 are sequentially formed on the third interlayer insulating film 11. Here, an HDP oxide film is used as the third interlayer insulating film 11, and the HDP oxide film contains a large amount of hydrogen gas.
그리고 나서, 도 1e에 도시된 바와 같이, 상기 제2감광막패턴을 식각 장벽으로 이용하여 상기 식각 정지막(12), 제3층간절연막(11) 및 제2층간절연막(10)을 차례로 식각하여 상기 랜딩 플러그(9)를 노출시키는 콘택홀(14)을 형성한다. 그런 다음, 상기 제2감광막패턴을 제거한 후, 상기 콘택홀(14)을 매립시키는 스토리지 노드 콘택 플러그(15)를 형성한다.1E, the etch stop layer 12, the third interlayer dielectric layer 11, and the second interlayer dielectric layer 10 are sequentially etched using the second photoresist pattern as an etch barrier. A contact hole 14 exposing the landing plug 9 is formed. Then, after removing the second photoresist pattern, the storage node contact plug 15 filling the contact hole 14 is formed.
그러나, 종래의 기술에서는 랜딩 플러그 형성을 위한 씨엠피 공정 시 게이트 전극 상부의 질화막 마스크가 오픈(Open)된다. 한편, 이후에 증착되는 상기 HDP 산화막질 내의 수소 가스가 상기 HDP 산화막 상부에 증착되는 식각 정지막으로 인해 밖으로 빠져나가지 못하고, 결국 상기 오픈된 게이트 전극 상부로부터 그 양측 에지(Edge)를 따라 상기 게이트 전극 하부의 코너(Corner)로 침투한다. 이에, 험프(Hump) 현상이 유발되고, 문턱전압이 감소되어 누설전류(Leakage Current)가 증가하는 문제점이 발생된다.However, in the prior art, the nitride mask on the gate electrode is opened during the CMP process for forming the landing plug. Meanwhile, hydrogen gas in the later-deposited HDP oxide film does not escape due to the etch stop film deposited on the HDP oxide film, and thus, the gate electrode is formed along both edges of the open gate electrode. Penetrates to the bottom corner. As a result, a hump phenomenon is caused, and a threshold voltage is reduced to increase a leakage current.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 수소 가스 침투에 따른 험프 현상을 방지하여 문턱전압 감소에 따른 누설전류의 증가됨을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다. Accordingly, the present invention has been made to solve the above problems, to provide a method for manufacturing a semiconductor device that can prevent the hump phenomenon caused by hydrogen gas infiltration to increase the leakage current due to the reduction of the threshold voltage. There is a purpose.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 트랜치형의 소자분리막을 구비한 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 상부에는 질화막 마스크 및 측벽에는 질화막 재질의 스페이서를 구비한 게이트 전극을 형성하는 단계; 상기 결과물 전면에 제1층간절연막 및 랜딩 플러그 콘택 영역을 노출시키는 제1감광막패턴을 차례로 형성하는 단계; 상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 제1층간절연막을 식각하여 랜딩 플러그 콘택을 형성하는 단계; 상기 제1감광막패턴을 제거한 후, 상기 결과물 전면에 폴리실리콘막을 증착하는 단계; 상기 폴리실리콘막과 상기 식각 후 잔류된 제1층간절연막을 씨엠피하여 랜딩 플러그를 형성하는 단계; 상기 결과물 상에 제2층간절연막 및 제3층간절연막을 차례로 증착하는 단계; 상기 제3층간절연막에 진공 어닐링 공정을 실시하는 단계; 상기 제3층간절연막 상에 식각 정지막 및 상기 랜딩 플러그와 대응된 부위를 노출시키는 제2감광막패턴을 차례로 형성하는 단계; 상기 제2감광막패턴을 식각 장벽으로 이용하여 상기 식각 정지막, 제3층간절연막 및 제2층간절연막을 차례로 식각하여 상기 랜딩 플러그를 노출시키는 콘택홀을 형성하는 단계; 상기 제2감광막패턴을 제거하는 단계; 및 상기 콘택홀을 매립시키는 스토리지 노드 콘택 플러그를 형성하는 단계를 포함한다.The semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of providing a silicon substrate having a trench type device isolation film; Forming a gate electrode on the silicon substrate, the gate electrode including a nitride mask on the sidewall and a spacer formed on the sidewall of the nitride layer; Sequentially forming a first photoresist layer pattern exposing a first interlayer dielectric layer and a landing plug contact region on the entire surface of the resultant product; Etching the first interlayer dielectric layer using the first photoresist pattern as an etch barrier to form a landing plug contact; Removing the first photoresist pattern, and depositing a polysilicon film on the entire surface of the resultant product; CMPing the polysilicon layer and the first interlayer dielectric layer remaining after etching to form a landing plug; Sequentially depositing a second interlayer insulating film and a third interlayer insulating film on the resultant product; Performing a vacuum annealing process on the third interlayer insulating film; Sequentially forming an etch stop layer and a second photoresist pattern on the third interlayer insulating layer to expose a portion corresponding to the landing plug; Forming a contact hole exposing the landing plug by sequentially etching the etch stop layer, the third interlayer dielectric layer, and the second interlayer dielectric layer using the second photoresist pattern as an etch barrier; Removing the second photoresist pattern; And forming a storage node contact plug to fill the contact hole.
여기서, 상기 제3층간절연막은 HDP 산화막으로 이루어진다. 그리고, 상기 진공 어닐링 공정은 700~800℃의 온도에서 10~90분 동안 실시한다.Here, the third interlayer insulating film is made of an HDP oxide film. And, the vacuum annealing process is carried out for 10 to 90 minutes at a temperature of 700 ~ 800 ℃.
본 발명에 따르면, 진공 어닐링 공정으로 상기 HDP 막질 내의 수소 가스를 제거함으로써, 수소 가스 침투에 따른 험프 현상 및 문턱전압 감소에 따른 누설전류의 증가됨을 방지할 수 있다. According to the present invention, by removing the hydrogen gas in the HDP film by a vacuum annealing process, it is possible to prevent the increase of the leakage current due to the hump phenomenon and the threshold voltage due to hydrogen gas infiltration.
(실시예)(Example)
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다. 2A through 2E are cross-sectional views of respective processes for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 도 2a에 도시된 바와 같이, 먼저, 트랜치형의 소자분리막(22)을 구비한 실리콘 기판(21) 상에 게이트 전극(23)을 형성한다. 여기서, 상기 게이트 전극(23)은 그 상부에 질화막 마스크(24)가 구비되고, 그 측벽에는 질화막 재질의 스페이서(25)가 구비된다. 그리고, 상기 결과물 전면에 제1층간절연막(26) 및 랜딩 플러그 콘택(Landing Plug Contact) 영역(미도시)을 노출시키는 제1감광막패턴(27)을 차례로 형성한다. 이 때, 상기 제1층간절연막(26)으로는 BPSG(Boro Phospho Silicate Glass)를 이용한다.In the method of manufacturing a semiconductor device according to an embodiment of the present invention, as shown in FIG. 2A, first, a gate electrode 23 is formed on a silicon substrate 21 having a trench type device isolation layer 22. . Here, the gate electrode 23 is provided with a nitride film mask 24 on the upper side, and the spacer 25 of the nitride film material is provided on the side wall. In addition, a first photoresist layer pattern 27 exposing the first interlayer insulating layer 26 and a landing plug contact region (not shown) is sequentially formed on the entire surface of the resultant product. In this case, BPSG (Boro Phospho Silicate Glass) is used as the first interlayer insulating layer 26.
그리고, 도 2b에 도시된 바와 같이, 상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 제1층간절연막(26)을 식각하여 랜딩 플러그 콘택(29a)을 형성한 다음, 상기 제1감광막패턴을 제거한다. 이어서, 상기 결과물 전면에 폴리실리콘막(28)을 증착한다.As shown in FIG. 2B, the first interlayer insulating layer 26 is etched using the first photoresist pattern as an etch barrier to form a landing plug contact 29a, and then the first photoresist pattern is removed. do. Subsequently, a polysilicon film 28 is deposited on the entire surface of the resultant product.
그런 다음, 도 2c에 도시된 바와 같이, 상기 폴리실리콘막과 상기 식각 후 잔류된 제1층간절연막을 씨엠피하여 랜딩 플러그(29)를 형성한다. 이 때, 도면에 도시되어 있지는 않지만, 상기 씨엠피 공정 시, 상기 게이트 전극 상부의 질화막 마스크가 오픈(Open)된다. Then, as shown in FIG. 2C, the landing plug 29 is formed by CMPing the polysilicon layer and the first interlayer dielectric layer remaining after the etching. At this time, although not shown in the drawing, during the CMP process, the nitride film mask on the gate electrode is opened.
이어서, 상기 결과물 상에 BPSG재질의 제2층간절연막(30)을 형성한다. 그런다음, 도면에 도시되어 있지는 않지만, 상기 제2층간절연막 상에 비트라인을 형성한다. 상기 비트라인은 텅스텐막과 하드마스크막인 실리콘 질화막이 차례로 적층된 이중구조로 이루어지며, 상기 구조의 전면이 절연 스페이서로 덮여 있다. Subsequently, a second interlayer insulating film 30 of BPSG material is formed on the resultant material. A bit line is then formed on the second interlayer insulating film, although not shown in the figure. The bit line has a double structure in which a tungsten film and a silicon nitride film, which is a hard mask film, are sequentially stacked, and the entire surface of the bit line is covered with an insulating spacer.
다음으로, 상기 결과물 상에 제3층간절연막(31)을 증착한다. 여기서, 상기 제3층간절연막(31)은 HDP 산화막을 이용한다. 그리고, 상기 HDP 산화막은 다량의 수소 가스를 함유하고 있으므로, 상기 HDP 산화막질 내의 수소 가스를 제거하기 위하여 진공 어닐링 공정을 실시한다. 이때, 상기 진공 어닐링 공정은 700~800℃의 온도에서 10~90분 동안 실시하며, 바람직하게는, 760℃의 온도에서 60분 동안 실시한다.Next, a third interlayer insulating film 31 is deposited on the resultant product. Here, the third interlayer insulating film 31 uses an HDP oxide film. Since the HDP oxide film contains a large amount of hydrogen gas, a vacuum annealing process is performed to remove hydrogen gas in the HDP oxide film. At this time, the vacuum annealing process is carried out for 10 to 90 minutes at a temperature of 700 ~ 800 ℃, preferably, carried out for 60 minutes at a temperature of 760 ℃.
그리고, 도 2d에 도시된 바와 같이, 상기 제3층간절연막(31) 상에 질화막으로 이루어진 식각 정지막(32) 및 상기 랜딩 플러그(29)와 대응된 부위를 노출시키는 제2감광막패턴(33)을 차례로 형성한다. As shown in FIG. 2D, the etch stop layer 32 made of a nitride film and the second photoresist pattern 33 exposing a portion corresponding to the landing plug 29 are exposed on the third interlayer insulating layer 31. Form in turn.
한편, 상기 진공 어닐링 공정을 따로 추가할 필요없이, 상기 식각 정지막(32)의 증착시의 안정화 단계(Stabilize Step)에서 진공 어닐링을 700~800℃의 온도에서 10~90분 동안 실시한 후, 상기 식각 정지막(32)을 증착하여도 된다.Meanwhile, the vacuum annealing process does not need to be added separately, and the vacuum annealing is performed at a stabilization step during deposition of the etch stop layer 32 at a temperature of 700 to 800 ° C. for 10 to 90 minutes. The etch stop film 32 may be deposited.
그리고 나서, 도 2e에 도시된 바와 같이, 상기 제2감광막패턴을 식각 장벽으로 이용하여 상기 식각 정지막(32), 제3층간절연막(31) 및 제2층간절연막(30)을 차례로 식각하여 상기 랜딩 플러그(29)를 노출시키는 콘택홀(34)을 형성한다. 그런 다음, 상기 제2감광막패턴을 제거한 후, 상기 콘택홀(34)을 매립시키는 스토리지 노드 콘택 플러그(35)를 형성한다. 2E, the etch stop layer 32, the third interlayer insulating layer 31, and the second interlayer insulating layer 30 are sequentially etched using the second photoresist pattern as an etch barrier. A contact hole 34 exposing the landing plug 29 is formed. Then, after removing the second photoresist pattern, the storage node contact plug 35 filling the contact hole 34 is formed.
상기와 같은 공정을 통해 제조되는 본 발명에 따른 반도체 소자는 HDP 산화막의 증착 후에 진공 어닐링 공정을 실시하여, 상기 HDP 산화막질 내의 수소 가스를 제거함으로써, 오픈(Open)된 상기 게이트 전극 상부로부터 그 양측 에지(Edge)를 따라 상기 게이트 전극 하부의 코너로 침투했던 수소 가스에 의한 험프 현상 및 문턱전압 감소에 따른 누설전류의 증가됨을 방지할 수 있다. The semiconductor device according to the present invention manufactured by the above process is subjected to a vacuum annealing process after the deposition of the HDP oxide film, by removing the hydrogen gas in the HDP oxide film, both sides from the top of the open (Open) gate electrode It is possible to prevent an increase in leakage current due to a hump phenomenon and a decrease in a threshold voltage caused by hydrogen gas penetrating into an edge of the lower gate electrode along an edge.
이상에서와 같이, 본 발명은 수소 가스를 다량 함유하는 HDP 산화막의 증착 후에 진공 어닐링 공정을 700~800℃의 온도에서 10~90분 동안 실시하여, 상기 HDP 산화막질 내의 수소 가스를 제거할 수 있다. 이로써, 수소 가스가 오픈된 게이트 전극 상부로부터 그 양측 에지를 따라 상기 게이트 전극 하부의 코너로 침투하여 발생하였던 험프 현상 및 문턱전압 감소에 따른 누설전류의 증가됨을 방지할 수 있다. 따라서, 소자의 특성을 향상시킬 수 있으며 수율을 증대시킬 수 있다.As described above, according to the present invention, the vacuum annealing process may be performed for 10 to 90 minutes at a temperature of 700 to 800 ° C after the deposition of the HDP oxide film containing a large amount of hydrogen gas to remove the hydrogen gas in the HDP oxide film. . As a result, it is possible to prevent an increase in the leakage current due to the hump phenomenon and the threshold voltage, which are caused by hydrogen gas penetrating from the top of the open gate electrode to the corner of the bottom of the gate electrode along both edges thereof. Therefore, the characteristics of the device can be improved and the yield can be increased.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
도 1a 내지 도 1e는 종래의 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the related art.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
-도면의 주요 부분에 대한 부호의 설명-Explanation of symbols on main parts of drawing
21 : 실리콘 기판 22 : 소자분리막21 silicon substrate 22 device isolation film
23 : 게이트 전극 24 : 질화막 마스크23 gate electrode 24 nitride film mask
25 : 스페이서 26 : 제1층간절연막25 spacer 26 first interlayer insulating film
27 : 제1감광막패턴 28 : 폴리실리콘막27: first photosensitive film pattern 28: polysilicon film
29a : 랜딩 플러그 콘택 29 : 랜딩 플러그29a: landing plug contact 29: landing plug
30 : 제2층간절연막 31 : 제3층간절연막30: second interlayer insulating film 31: third interlayer insulating film
32 : 식각 정지막 33 : 제2감광막패턴32: etching stop film 33: second photosensitive film pattern
34 : 콘택홀 35 : 스토리지 노드 콘택 플러그34: contact hole 35: storage node contact plug
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030086880A KR20050053240A (en) | 2003-12-02 | 2003-12-02 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030086880A KR20050053240A (en) | 2003-12-02 | 2003-12-02 | Method for manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
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Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030086880A KR20050053240A (en) | 2003-12-02 | 2003-12-02 | Method for manufacturing semiconductor device |
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-
2003
- 2003-12-02 KR KR1020030086880A patent/KR20050053240A/en not_active Application Discontinuation
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