KR20050063050A - Method for manufacturing semiconductor device - Google Patents
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Abstract
본 발명은 소자의 문턱전압 강하(Threshold Voltage Drop) 현상을 개선시켜 소자의 신뢰성을 향상시키는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 셀영역과 페리영역이 정의된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 게이트 전극을 형성하는 단계; 상기 결과물 전면에 제1BPSG막 및 랜딩 플러그 콘택 영역을 노출시키는 제1감광막패턴을 차례로 형성하는 단계; 상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 제1BPSG막을 식각하여 랜딩 플러그 콘택을 형성하는 단계; 상기 제1감광막패턴을 제거하는 단계; 상기 랜딩 플러그 콘택을 매립시키는 랜딩 플러그를 형성하는 단계; 상기 결과물 상에 제2BPSG막 및 다량의 수소 가스를 함유한 HDP 산화막을 차례로 증착하는 단계; 상기 HDP 산화막 상에 상기 랜딩 플러그와 대응되는 부위를 노출시키는 제2감광막패턴을 형성하는 단계; 상기 제2감광막패턴을 식각 장벽으로 이용하여 상기 HDP 산화막 및 제2BPSG막을 차례로 식각하여 상기 랜딩 플러그를 노출시키는 콘택홀을 형성하는 단계; 상기 제2감광막패턴을 제거한 후, 상기 콘택홀을 매립시켜 상기 랜딩 플러그와 전기적으로 연결되는 스토리지 노드 콘택 플러그를 형성하는 단계; 상기 결과물 상에 식각 정지막을 형성하는 단계; 상기 결과물 상에 셀영역을 덮고, 페리영역을 노출시키는 제3감광막패턴을 형성하는 단계; 상기 제3감광막패턴을 마스크로 이용하여 상기 페리영역의 식각 정지막을 제거시켜, 상기 HDP 산화막 내의 수소가스를 외부로 배출시키는 단계; 및 상기 제3감광막패턴을 제거하는 단계를 포함한다.The present invention discloses a method of manufacturing a semiconductor device that improves the reliability of the device by improving the threshold voltage drop phenomenon of the device. The disclosed method comprises the steps of providing a silicon substrate with defined cell regions and ferri regions; Forming a gate electrode on the silicon substrate; Sequentially forming a first photoresist film pattern exposing the first BPSG film and the landing plug contact region on the entire surface of the resultant product; Etching the first BPSG layer by using the first photoresist pattern as an etch barrier to form a landing plug contact; Removing the first photoresist pattern; Forming a landing plug to bury the landing plug contact; Sequentially depositing a second BPSG film and an HDP oxide film containing a large amount of hydrogen gas on the resultant product; Forming a second photoresist pattern on the HDP oxide layer to expose a portion corresponding to the landing plug; Forming a contact hole exposing the landing plug by sequentially etching the HDP oxide layer and the second BPSG layer using the second photoresist pattern as an etch barrier; Removing the second photoresist pattern, and filling the contact hole to form a storage node contact plug electrically connected to the landing plug; Forming an etch stop layer on the resultant product; Forming a third photoresist layer pattern covering the cell region on the resultant and exposing the ferry region; Removing the etch stop layer of the ferry region by using the third photoresist pattern as a mask to discharge hydrogen gas in the HDP oxide layer to the outside; And removing the third photoresist pattern.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 소자의 문턱전압 강하(Threshold Voltage Drop) 현상을 개선시켜 소자의 신뢰성을 향상시키기 위한 반도체 소자의 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device for improving the reliability of the device by improving the threshold voltage drop phenomenon of the device.
반도체 소자의 고집적화가 진행됨에 따라, 셀(Cell) 면적의 감소는 물론, 콘택홀(Contact Hole)의 크기 또한 감소하게 되었다. 이에 따라, 실리콘 기판과 비트라인(Bit Line) 사이 및 상기 실리콘 기판과 캐패시터(Capacitor) 사이를 전기적 연결시키기 위한 콘택홀의 형성에 어려움을 겪게 되었으며, 그래서, 상기한 공정 상의 어려움을 해결하기 위해, 최근, 자기정렬콘택(Self Aligned Contact : 이하, SAC) 공정이 적용되고 있다. As the integration of semiconductor devices proceeds, not only the cell area is reduced but also the size of contact holes is reduced. Accordingly, it has been difficult to form contact holes for electrically connecting the silicon substrate and the bit line and between the silicon substrate and the capacitor. Thus, in order to solve the above-mentioned difficulties, Self Aligned Contact (SAC) process is applied.
상기 SAC 공정은 비트라인 및 캐패시터가 형성될 셀 영역 부분을 노출시키는 콘택홀을 형성한 후, 상기 콘택홀 내에 비트라인용 및 캐패시터용 플러그를 매립시킴으로써, 후속에서 형성될 비트라인 및 캐패시터와 실리콘 기판간의 전기적 연결이 용이하게 되도록 하는 공정이다.The SAC process forms a contact hole exposing a portion of a cell region where a bit line and a capacitor are to be formed, and then embeds a plug for a bit line and a capacitor in the contact hole, thereby forming a bit line and a capacitor and a silicon substrate to be formed subsequently. It is a process to facilitate the electrical connection between them.
이러한 SAC 공정을 이용한 종래의 반도체 소자의 제조방법에 대하여 도 1a 내지 도 1e를 참조하여 간략하게 설명하면 다음과 같다.A method of manufacturing a conventional semiconductor device using the SAC process will be briefly described with reference to FIGS. 1A to 1E as follows.
종래의 반도체 소자의 제조방법은, 도 1a에 도시된 바와 같이, 먼저, 셀(Cell)영역과 페리(Peri)영역이 정의된 실리콘 기판(1)을 제공한다. 이어, 상기 기판의 소정 부위에 STI(Shallow Trench Isolation) 공정으로 소자분리막(2)을 형성한 후, 상기 실리콘 기판(1) 상에 게이트 전극(3)을 형성한다. A conventional method of manufacturing a semiconductor device, as shown in FIG. 1A, first provides a silicon substrate 1 in which a cell region and a ferri region are defined. Subsequently, after the isolation layer 2 is formed on a predetermined portion of the substrate by a shallow trench isolation (STI) process, a gate electrode 3 is formed on the silicon substrate 1.
여기서, 상기 게이트 전극(3) 형성 후 버퍼 산화막(Buffer Oxide)(5), 스페이서 질화막(6a) 및 스페이서 산화막(6b)을 차례로 증착한 후 셀영역의 스페이서 산화막만을 습식 식각한다.After the formation of the gate electrode 3, the buffer oxide film 5, the spacer nitride film 6a, and the spacer oxide film 6b are sequentially deposited, and only the spacer oxide film of the cell region is wet-etched.
그리고, 상기 결과물 전면에 제1BPSG(Boro Phospho Silicate Glass)막(7) 및 랜딩 플러그 콘택(Landing Plug Contact) 영역(미도시)을 노출시키는 제1감광막패턴(8)을 차례로 형성한다. In addition, a first photoresist layer pattern 8 exposing the first BSGSG (Boro Phospho Silicate Glass) layer 7 and a landing plug contact region (not shown) is sequentially formed on the entire surface of the resultant.
도 1a에서 미설명된 도면부호 4는 질화막 재질의 하드마스크(Hard Mask)를 나타낸 것이다.Reference numeral 4 not described in FIG. 1A represents a hard mask of a nitride film material.
그리고, 도 1b에 도시된 바와 같이, 상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 제1BPSG막(7)을 식각하여 랜딩 플러그 콘택(10a)을 형성한 다음, 상기 제1감광막패턴을 제거한다. 이어서, 상기 결과물 전면에 폴리실리콘막(9)을 증착한다.As shown in FIG. 1B, the first BSG layer 7 is etched using the first photoresist pattern as an etch barrier to form a landing plug contact 10a, and then the first photoresist pattern is removed. . Subsequently, a polysilicon film 9 is deposited on the entire surface of the resultant product.
그런 다음, 도 1c에 도시된 바와 같이, 상기 게이트 전극(3) 구조가 노출되는 시점까지 상기 폴리실리콘막과 상기 식각 후 잔류된 제1BPSG막(7)을 화학적 기계적 연마(Chemical Mechanical Polishing ; 이하, 씨엠피)하여 랜딩 플러그(10)를 형성한다. Then, as shown in FIG. 1C, the polysilicon film and the first BSPSG film 7 remaining after the etching until the time when the structure of the gate electrode 3 is exposed are chemical mechanical polishing (hereinafter, CMP) to form the landing plug 10.
이어서, 도 1d에 도시된 바와 같이, 상기 결과물 상에 제2BPSG막(11) 및 HDP(High Density Plasma) 산화막(12)을 차례로 증착한다. 여기서, 상기 HDP 산화막(12)은 수소 가스를 다량 함유하고 있다. 그다음, 상기 HDP 산화막(12) 상에 상기 랜딩 플러그(10)와 대응되는 부위를 노출시키는 제2감광막패턴(13)을 형성한다.Subsequently, as shown in FIG. 1D, a second BPSG film 11 and an HDP (High Density Plasma) oxide film 12 are sequentially deposited on the resultant. Here, the HDP oxide film 12 contains a large amount of hydrogen gas. Next, a second photoresist pattern 13 is formed on the HDP oxide layer 12 to expose a portion corresponding to the landing plug 10.
그리고 나서, 도 1e에 도시된 바와 같이, 상기 제2감광막패턴을 식각 장벽으로 이용하여 상기 HDP 산화막(12) 및 제2BPSG(11)을 차례로 식각하여 상기 랜딩 플러그(10)를 노출시키는 콘택홀(14)을 형성한다. 그런 다음, 상기 제2감광막패턴을 제거한 후, 상기 콘택홀(14)을 매립시켜 상기 랜딩 플러그(10)와 전기적으로 연결되는 스토리지 노드 콘택 플러그(15)를 형성한다.Then, as illustrated in FIG. 1E, the contact hole exposing the landing plug 10 by sequentially etching the HDP oxide layer 12 and the second BPSG 11 using the second photoresist pattern as an etch barrier ( 14). After removing the second photoresist pattern, the contact hole 14 is buried to form a storage node contact plug 15 electrically connected to the landing plug 10.
이어서, 상기 결과물 상에 질화막 재질의 식각 정지막(16)을 형성한다.Subsequently, an etch stop film 16 of nitride film material is formed on the resultant material.
그러나, 종래의 기술에서는 상기 랜딩 플러그의 형성 이후에 형성되는 상기 HDP 산화막질 내의 수소 가스가 상기 HDP 산화막 상부의 식각 정지막으로 인해 외부로 빠져나가지 못하고, 상기 게이트 측벽의 버퍼 산화막을 따라 게이트 하부의 코너로 침투하여 소자의 문턱전압 강하(Threshold Voltage Drop) 현상을 일으키는 문제점이 발생된다.However, in the related art, the hydrogen gas in the HDP oxide formed after the formation of the landing plug does not escape to the outside due to the etch stop layer on the HDP oxide, and the lower portion of the gate is formed along the buffer oxide of the gate sidewall. It penetrates into the corners and causes a problem of a threshold voltage drop of the device.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 수소 가스 침투에 따른 소자의 문턱전압 강하(Threshold Voltage Drop) 현상을 개선시켜 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, a method of manufacturing a semiconductor device that can improve the reliability of the device by improving the threshold voltage drop phenomenon of the device due to hydrogen gas infiltration The purpose is to provide.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 셀영역과 페리영역이 정의된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 게이트 전극을 형성하는 단계; 상기 결과물 전면에 제1BPSG막 및 랜딩 플러그 콘택 영역을 노출시키는 제1감광막패턴을 차례로 형성하는 단계; 상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 제1BPSG막을 식각하여 랜딩 플러그 콘택을 형성하는 단계; 상기 제1감광막패턴을 제거하는 단계; 상기 랜딩 플러그 콘택을 매립시키는 랜딩 플러그를 형성하는 단계; 상기 결과물 상에 제2BPSG막 및 다량의 수소 가스를 함유한 HDP 산화막을 차례로 증착하는 단계; 상기 HDP 산화막 상에 상기 랜딩 플러그와 대응되는 부위를 노출시키는 제2감광막패턴을 형성하는 단계; 상기 제2감광막패턴을 식각 장벽으로 이용하여 상기 HDP 산화막 및 제2BPSG막을 차례로 식각하여 상기 랜딩 플러그를 노출시키는 콘택홀을 형성하는 단계; 상기 제2감광막패턴을 제거한 후, 상기 콘택홀을 매립시켜 상기 랜딩 플러그와 전기적으로 연결되는 스토리지 노드 콘택 플러그를 형성하는 단계; 상기 결과물 상에 식각 정지막을 형성하는 단계; 상기 결과물 상에 셀영역을 덮고, 페리영역을 노출시키는 제3감광막패턴을 형성하는 단계; 상기 제3감광막패턴을 마스크로 이용하여 상기 페리영역의 식각 정지막을 제거시켜, 상기 HDP 산화막 내의 수소가스를 외부로 배출시키는 단계; 및 상기 제3감광막패턴을 제거하는 단계를 포함한다.A semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of: providing a silicon substrate in which a cell region and a ferri region are defined; Forming a gate electrode on the silicon substrate; Sequentially forming a first photoresist film pattern exposing the first BPSG film and the landing plug contact region on the entire surface of the resultant product; Etching the first BPSG layer by using the first photoresist pattern as an etch barrier to form a landing plug contact; Removing the first photoresist pattern; Forming a landing plug to bury the landing plug contact; Sequentially depositing a second BPSG film and an HDP oxide film containing a large amount of hydrogen gas on the resultant product; Forming a second photoresist pattern on the HDP oxide layer to expose a portion corresponding to the landing plug; Forming a contact hole exposing the landing plug by sequentially etching the HDP oxide layer and the second BPSG layer using the second photoresist pattern as an etch barrier; Removing the second photoresist pattern, and filling the contact hole to form a storage node contact plug electrically connected to the landing plug; Forming an etch stop layer on the resultant product; Forming a third photoresist layer pattern covering the cell region on the resultant and exposing the ferry region; Removing the etch stop layer of the ferry region by using the third photoresist pattern as a mask to discharge hydrogen gas in the HDP oxide layer to the outside; And removing the third photoresist pattern.
여기서, 상기 식각 정지막을 형성하기 전에, 상기 HDP 산화막에 진공 열처리를 실시하는 단계를 추가하며, 이때, 상기 진공 열처리는 N2 및 O2 중 어느 하나의 가스 분위기에서 실시한다.Here, before forming the etch stop layer, the step of performing a vacuum heat treatment to the HDP oxide film is added, wherein the vacuum heat treatment is performed in a gas atmosphere of any one of N2 and O2.
본 발명에 따르면, 상기 페리영역의 식각 정지막을 제거하여, 상기 HDP 산화막질 내의 수소 가스가 빠져나갈 수 있는 통로를 만들어줌으로써, 상기 HDP 산화막질 내의 수소 가스를 제거할 수 있다. 이에, 수소 가스 침투에 따른 소자의 문턱전압 강하(Threshold Voltage Drop) 현상을 개선시킬 수 있다. According to the present invention, by removing the etch stop layer of the ferri region, by creating a passage through which the hydrogen gas in the HDP oxide film can escape, the hydrogen gas in the HDP oxide film can be removed. Accordingly, the threshold voltage drop phenomenon of the device due to hydrogen gas infiltration may be improved.
(실시예)(Example)
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다. 2A to 2F are cross-sectional views of respective processes for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 도 2a에 도시된 바와 같이, 먼저, 셀(Cell)영역과 페리(Peri)영역이 정의된 실리콘 기판(21)을 제공한다. 이어, 상기 기판의 소정 부위에 STI(Shallow Trench Isolation) 공정으로 소자분리막(22)을 형성한 후, 상기 실리콘 기판(21) 상에 게이트 전극(23)을 형성한다. In the method of manufacturing a semiconductor device according to an embodiment of the present invention, as shown in FIG. 2A, first, a silicon substrate 21 in which a cell region and a ferri region are defined is provided. Subsequently, after the device isolation layer 22 is formed on a predetermined portion of the substrate by a shallow trench isolation (STI) process, a gate electrode 23 is formed on the silicon substrate 21.
여기서, 상기 게이트 전극(23) 형성 후 버퍼 산화막(Buffer Oxide)(25), 스페이서 질화막(26a) 및 스페이서 산화막(26b)을 차례로 증착한 후 셀영역의 스페이서 산화막만을 습식 식각한다.After the gate electrode 23 is formed, the buffer oxide 25, the spacer nitride 26a, and the spacer oxide 26b are sequentially deposited, and only the spacer oxide of the cell region is wet-etched.
그리고, 상기 결과물 전면에 제1BPSG(Boro Phospho Silicate Glass)막(27) 및 랜딩 플러그 콘택(Landing Plug Contact) 영역(미도시)을 노출시키는 제1감광막패턴(28)을 차례로 형성한다.In addition, a first photoresist layer pattern 28 exposing a first BSGSG (Boro Phospho Silicate Glass) layer 27 and a landing plug contact region (not shown) is sequentially formed on the entire surface of the resultant.
도 2a에서 미설명된 도면부호 24는 질화막 재질의 하드마스크(Hard Mask)를 나타낸 것이다. Reference numeral 24 not described in FIG. 2A denotes a hard mask of a nitride film material.
그리고, 도 2b에 도시된 바와 같이, 상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 제1BPSG막(27)을 식각하여 랜딩 플러그 콘택(30a)을 형성한 다음, 상기 제1감광막패턴을 제거한다. 이어서, 상기 결과물 전면에 폴리실리콘막(29)을 증착한다.As illustrated in FIG. 2B, the first BPSG layer 27 is etched using the first photoresist pattern as an etch barrier to form a landing plug contact 30a, and then the first photoresist pattern is removed. . Subsequently, a polysilicon film 29 is deposited on the entire surface of the resultant product.
그런 다음, 도 2c에 도시된 바와 같이, 상기 게이트 전극(23) 구조가 노출되는 시점까지 상기 폴리실리콘막과 상기 식각 후 잔류된 제1BPSG막(27)을 씨엠피하여 랜딩 플러그(30)를 형성한다.Then, as illustrated in FIG. 2C, the landing plug 30 is formed by CMPing the polysilicon layer and the remaining 1BPSG layer 27 after the etching until the gate electrode 23 structure is exposed. .
이어서, 도 2d에 도시된 바와 같이, 상기 결과물 상에 제2BPSG막(31) 및 HDP(High Density Plasma) 산화막(32)을 차례로 증착한다. 여기서, 상기 HDP 산화막(32)은 수소 가스를 다량 함유하고 있다. 그다음, 상기 HDP 산화막(32) 상에 상기 랜딩 플러그(30)와 대응되는 부위를 노출시키는 제2감광막패턴(33)을 형성한다. Subsequently, as shown in FIG. 2D, a second BPSG film 31 and an HDP (High Density Plasma) oxide film 32 are sequentially deposited on the resultant. Here, the HDP oxide film 32 contains a large amount of hydrogen gas. Next, a second photoresist pattern 33 is formed on the HDP oxide layer 32 to expose a portion corresponding to the landing plug 30.
그리고 나서, 도 2e에 도시된 바와 같이, 상기 제2감광막패턴을 식각 장벽으로 이용하여 상기 HDP 산화막(32) 및 제2BPSG막(31)을 차례로 식각하여 상기 랜딩 플러그(30)를 노출시키는 콘택홀(34)을 형성한다. 그런 다음, 상기 제2감광막패턴을 제거한 후, 상기 콘택홀(34)을 매립시켜 상기 랜딩 플러그(30)와 전기적으로 연결되는 스토리지 노드 콘택 플러그(35)를 형성한다. 이어서, 상기 결과물 상에 질화막 재질의 식각 정지막(36)을 형성한다.Then, as shown in Figure 2e, using the second photoresist pattern as an etch barrier, the contact hole for etching the HDP oxide layer 32 and the second BPSG layer 31 in turn to expose the landing plug 30 34 is formed. Then, after removing the second photoresist pattern, the contact hole 34 is buried to form a storage node contact plug 35 electrically connected to the landing plug 30. Subsequently, an etch stop layer 36 of nitride film is formed on the resultant.
그리고, 상기 결과물 상에 셀영역을 덮고, 페리영역을 노출시키는 제3감광막패턴(37)을 형성한다.A third photoresist pattern 37 is formed on the resultant to cover the cell region and expose the ferry region.
다음으로, 도 2f에 도시된 바와 같이, 상기 제3감광막패턴을 마스크로 이용하여 실질적으로 식각 정지막(36)이 필요없는 상기 페리영역의 식각 정지막(36)을 제거한 다음, 상기 제3감광막패턴을 제거한다. 이로써, 상기 HDP 산화막(32) 내의 수소 가스가 빠져나갈 수 있는 통로를 만들어준다.Next, as shown in FIG. 2F, by using the third photoresist pattern as a mask, the etch stop layer 36 of the ferry region, which does not substantially require the etch stop layer 36, is removed, and then the third photoresist layer is removed. Remove the pattern. As a result, a passage through which hydrogen gas in the HDP oxide layer 32 can escape is made.
한편, 상기 식각 정지막(36)을 형성하기 전에, 상기 HDP 산화막(32)에 진공 열처리를 실시한 다음, 상기 식각 정지막(36)을 형성할 수도 있다. 이때, 상기 페리영역의 식각 정지막(36)을 제거하는 공정을 진행하지 않아도 된다. 그러면, 상기 진공 열처리에 의하여 상기 HDP 산화막(32) 내의 수소가스를 제거할 수 있다. 이때, 상기 진공 열처리는 N2 및 O2 중 어느 하나의 가스 분위기에서 실시하여 상기 HDP 상화막(32) 내의 수소가스 제거를 촉진시킨다.Meanwhile, before the etching stop layer 36 is formed, the HDP oxide layer 32 may be subjected to vacuum heat treatment, and then the etching stop layer 36 may be formed. In this case, the process of removing the etch stop layer 36 of the ferry region may not be performed. Then, the hydrogen gas in the HDP oxide film 32 may be removed by the vacuum heat treatment. At this time, the vacuum heat treatment is carried out in the gas atmosphere of any one of N2 and O2 to promote the removal of hydrogen gas in the HDP upper layer (32).
상기와 같은 공정을 통해 제조되는 본 발명에 따른 반도체 소자는 상기 페리영역의 식각 정지막을 제거하여, 상기 HDP 산화막질 내의 수소 가스가 빠져나갈 수 있는 통로를 만들어줌으로써, 상기 HDP 산화막질 내의 수소 가스를 제거할 수 있다.The semiconductor device according to the present invention manufactured through the above process removes the etch stop layer of the ferry region, thereby creating a passage through which the hydrogen gas in the HDP oxide film can escape, thereby producing hydrogen gas in the HDP oxide film. Can be removed.
이상에서와 같이, 본 발명은 실질적으로 식각 정지막이 필요없는 상기 페리영역의 식각 정지막을 제거하여, HDP 산화막질 내의 수소 가스가 빠져나갈 수 있는 통로를 만즐어줌으로써, 상기 HDP 산화막질 내의 수소 가스를 제거할 수 있다. As described above, the present invention removes the etch stop film of the ferri region, which does not substantially require an etch stop film, thereby creating a passage through which hydrogen gas in the HDP oxide film can escape, thereby reducing the hydrogen gas in the HDP oxide film. Can be removed.
따라서, 본 발명은 수소 가스 침투에 따른 소자의 문턱전압 강하(Threshold Voltage Drop) 현상을 개선시켜 소자의 신뢰성을 향상시킬 수 있다.Accordingly, the present invention can improve the reliability of the device by improving the threshold voltage drop phenomenon of the device due to hydrogen gas infiltration.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
도 1a 내지 도 1e는 종래의 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the related art.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
-도면의 주요 부분에 대한 부호의 설명-Explanation of symbols on main parts of drawing
21 : 실리콘 기판 22 : 소자분리막21 silicon substrate 22 device isolation film
23 : 게이트 전극 24 : 하드마스크23: gate electrode 24: hard mask
25 : 버퍼 산화막 26a : 스페이서 질화막25 buffer oxide film 26a spacer nitride film
26b : 스페이서 산화막 27 : 제1BPSG막26b: spacer oxide film 27: first BPSG film
28 : 제1감광막패턴 29 : 폴리실리콘막28: first photosensitive film pattern 29: polysilicon film
30a : 랜딩 플러그 콘택 30 : 랜딩 플러그30a: landing plug contact 30: landing plug
31 : 제2BPSG막 32 : HDP 산화막31: second BPSG film 32: HDP oxide film
33 : 제2감광막패턴 34 : 콘택홀33: second photosensitive film pattern 34: contact hole
35 : 스토리지 노드 콘택 플러그 36 : 식각 정지막35: storage node contact plug 36: etch stop film
37 : 제3감광막패턴37: third photosensitive film pattern
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Family Applications (1)
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- 2003-12-19 KR KR1020030094103A patent/KR20050063050A/en not_active Application Discontinuation
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