KR20050052177A - 반도체소자 제조 방법 - Google Patents

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KR20050052177A
KR20050052177A KR1020030086041A KR20030086041A KR20050052177A KR 20050052177 A KR20050052177 A KR 20050052177A KR 1020030086041 A KR1020030086041 A KR 1020030086041A KR 20030086041 A KR20030086041 A KR 20030086041A KR 20050052177 A KR20050052177 A KR 20050052177A
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이성권
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주식회사 하이닉스반도체
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Abstract

본 발명은 정밀한 공정 조건이 요구되면서도 생산 비용이 많이 소요되고 셀영역과 주변영역에서 서로 중복되는 마스크 공정을 하나의 마스크로 실시하여 생산 비용을 낮추며, ArF 노광원을 미세 패턴 형성 공정에 따른 패턴 변형을 방지할 수 있는 반도체소자의 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 셀영역과 주변영역을 갖는 기판 상에 하드마스크용 절연막/전도막 구조의 복수의 도전패턴을 형성하는 단계; 상기 복수의 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계; 상기 식각정지막 상에 제1절연막을 형성하는 단계; 상기 셀영역에서 제1절연막을 관통하여 상기 제1절연막과 실질적으로 평탄화되어 상기 도전패턴 사이의 상기 기판에 전기적으로 콘택되며, 그 상부의 폭이 상기 도전패턴의 일부 일부까지 확장되어 와인 컵 형상을 갖는 제1도전층을 형성하는 단계; 상기 제1도전층 및 상기 제1절연막 상에 제2절연막과 하드마스크용 물질막을 차례로 형성하는 단계; 상기 하드마스크용 물질막 상에 상기 셀영역 및 상기 주변영역에서의 콘택을 동시에 형성하기 위한 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 식각마스크로 상기 하드마스크용 물질막을 식각하여 하드마스크를 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 및 상기 하드마스크를 식각마스크로 상기 제2절연막 및 제1절연막을 선택적으로 식각하여 상기 셀영역의 상기 제1도전층과 상기 주변영역에서 상기 전도막을 각각 노출시키는 복수의 오픈부를 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.

Description

반도체소자 제조 방법{METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE}
본 발명은 반도체소자 제조 방법에 관한 것으로 특히, 제조 비용이 많이 소요되는 콘택 형성 공정을 줄여 생산 비용을 줄일 수 있는 반도체소자의 콘택 형성 방법에 관한 것이다.
반도체 메모리소자 중 DRAM(Dynamic Random Access Memory) 등은 예컨대, 1T1C(하나의 트랜지스터와 하나의 캐패시터)로 구성된 복수의 단위 셀을 포함하는 셀영역과 그 이외의 주변영역으로 크게 구분된다.
예컨대, 비트라인(Bitline)은 셀 트랜지스터의 소스 쪽에 연결되어 실제로 데이타가 전송되는 라인으로, 셀 영역 측면에서는 이러한 비트라인의 전기적 연결을 위해 게이트전극(예컨대, 워드라인) 측면의 소스/드레인 접합 영역에(통상 하부의 랜딩 플러그 콘택(Landing plug contact; 이하 LPC1이라 함)을 통해 콘택됨) 연결되며, 이러한 비트라인을 통해 전달된 셀 데이타를 감지 및 증폭하기 위한 비트라인 감지증폭기(Bitline sense amplifier)를 포함하는 주변영역 측면에서는 비트라인 감지증폭기(구체적으로 비트라인 감지증폭기를 이루는 트랜지스터의 게이트와 소스/드레인 접합)와 비트라인 간의 전기적 연결을 위해 콘택이 필요하다.
이하에서는, 셀영역에서의 비트라인콘택(Bitline line contact)을 BLC1이라 하고, 주변영역에서의 비트라인콘택을 BLC2라 한다.
도 1a 내지 도 1e는 제1 종래기술에 따른 반도체소자 제조 공정을 도시한 단면도로서, 이를 참조하여 종래의 셀영역 및 주변영역의 비트라인콘택 형성 공정을 상세히 살펴 본다.
먼저, 반도체소자를 이루기 위한 여러 요소가 형성된 기판(10) 상에 게이트 절연막(11)과 게이트 전도막(12)과 하드마스크용 절연막(13)을 차례로 증착한 후, 게이트전극 마스크를 이용한 사진식각 공정을 실시하여 하드마스크용 절연막(13)/게이트 전도막(12)/게이트 절연막(11)의 적층 구조의 게이트전극 패턴(G1, G2, G3)을 형성한다.
여기서, a-a'은 셀영역을 나타내고, b-b'은 주변영역(구체적으로는, 비트라인 감지증폭기 형성 영역)을 나타낸다.
게이트 절연막(11)은 주로 실리콘 산화막 등의 산화막 계열을 이용하고, 게이트 전도막(12)은 폴리실리콘, 텅스텐, 텅스텐질화막 또는 텅스텐 실리사이드 등을 단독 또는 적층하여 사용한다. 하드마스크용 절연막(13)은 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열을 사용한다.
하드마스크용 절연막(13)으로 질화막 계열의 물질을 사용하는 것은, 산화막 계열인 층간절연용 절연막과의 식각선택비를 갖는 질화막 계열을 사용함으로써 플러그 형성을 위한 자기정렬콘택(Self align contact; 이하 SAC이라 함) 공정에서 식각 프로파일을 얻을 수 있도록 함과 동시에 셀영역의 LPC1 형성을 위한 SAC 식각 공정에서 게이트전극 패턴(G1, G2)의 손실을 방지하기 위한 것이다.
이어서, 질화막 계열의 식각정지막(14)을 증착하는 바, 게이트전극 패턴(G1, G2, G3)이 형성된 프로파일을 따라 얇게 증착되도록 한다.
식각정지막(14)이 형성된 기판(10) 전면에 층간절연 및 게이트전극 패턴(G1, G2, G3) 간을 분리시키기 위한 산화막 계열의 제1절연막(15)을 증착한다.
제1절연막(15)으로는 BPSG(Boro Phospho Silicate Glass)막, BSG(Boro Silicate Glass)막, PSG(Phospho Silicate Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(High Density Plasma) 산화막 등을 주로 사용한다.
이어서, 제1절연막(15) 상에 셀콘택 오픈 마스크를 형성한 다음, 셀콘택 오픈 마스크 식각마스크로 제1절연막(15)을 선택적으로 식각하여 셀영역(a-a')에서 게이트전극 패턴(G1, G2) 사이의 기판(10)(예컨대, 소스/드레인 접합 등의 활성영역)을 노출시키는 오픈부 즉, 콘택홀(도시하지 않음)을 형성한다.
이어서, 포토레지스트 스트립(Photoresist strip) 공정을 실시하여 셀콘택 오픈 마스크를 제거하고, 불산계 용액을 이용한 세정 공정을 실시하여 식각 부산물을 제거하며, 오픈부의 개구부를 확장시킨다.
오픈부가 형성된 전면에 플러그 형성을 위한 전도성 물질을 증착하여 오픈부 형성시 노출된 기판(10)에 전기적으로 도통되도록 한다.
플러그 물질은 통상적으로 사용되는 폴리실리콘이나, 텅스텐 등을 사용한다.
이어서, 게이트전극 패턴(G1, G2, G3) 상부와 제1절연막(15)이 평탄화되는 연마 타겟으로 화학적기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 공정을 실시하여 제1절연막(15)에 의해 분리되어 서로 아이솔레이션(Isolation)된 복수의 플러그(16)를 형성한다.
한편, 제1절연막(15)이 게이트전극 패턴(G1, G2, G3) 상부에서 일부 남는 연마 타겟으로 CMP 공정을 실시할 수 있다.
도 1a은 복수의 분리된 플러그(16)가 형성된 공정 단면을 나타낸다.
이어서, 도 1b에 도시된 바와 같이, 복수의 분리된 플러그(16)가 형성된 전체 구조 상부에 층간절연용 제2절연막(17)을 증착한 다음, 셀영역(a-a')에서의 BLC1 형성을 위한 콘택 마스크인 포토레지스트 패턴(18)을 형성한다.
제2절연막(17)으로는 BPSG막, BSG막, PSG막, TEOS막 또는 HDP 산화막 등을 사용한다.
이어서, 도 1c에 도시된 바와 같이, 포토레지스트 패턴(18)을 식각마스크로 제2절연막(17)을 식각하여 셀영역(a-a')의 플러그(16)를 노출시키는 오픈부(19, 구체적으로, 비트라인 콘택홀)을 형성한다.
이 때, 주지의 SAC 식각 공정을 적용하는 바, CF계열의 가스와 CHF 계열의 가스 등을 조합한 식각 레시피를 적용하며, 오픈부(19) 형성 후 세정 공정을 실시하여 식각 부산물을 제거함과 동시에 콘택 영역을 확장시킨다.
포토레지스트 스트립(또는 애싱(Ashing)) 공정을 실시하여 BLC1 형성용 포토레지스트 패턴(18)을 제거한 다음, 주변영역(b-b')에서의 BLC2 형성을 위한 콘택 마스크인 포토레지스트 패턴(20)을 형성한다.
이어서, 포토레지스트 패턴(20)을 식각마스크로 주변영역(b-b')의 제2절연막(17)을 선택적으로 식각하여 게이트전극 패턴의 전도막(12) 및 주변영역(b-b')에서의 기판(10) 활성영역(예컨대, 비트라인 감지증폭기를 이루는 트랜지스터의 소스/드레인 영역)을 각각 노출시키는 오픈부(21, 22)를 형성한다.
이 때에도 전술한 바와 같은 SAC 식각 공정을 적용하는 바, CF 계열의 가스와 CHF 계열의 가스 등을 조합한 식각 레시피를 적용하며, 오픈부(21, 22) 형성 후 세정 공정을 실시하여 식각 부산물을 제거함과 동시에 콘택 영역을 확장시킨다.
포토레지스트 스트립 공정을 실시하여 BLC2 형성용 포토레지스트 패턴(20)을 제거하는 바, 도 1d는 BLC2용 오픈부(21, 22)가 형성된 공정 단면을 나타낸다.
오픈부가 형성된 전면에 플러그 형성을 위한 전도성 물질을 증착하여 오픈부(19, 21, 22) 형성시 노출된 셀영역(a-a')의 플러그(16)와 주변영역(b-b')의 전도막(12) 및 기판(10)에 전기적으로 도통되도록 한다.
플러그 물질은 통상적으로 사용되는 폴리실리콘이나, 텅스텐 등을 사용한다.
이어서, 제2절연막(17)이 노출되는 타겟으로 에치백 또는 CMP 공정을 실시하여 제2절연막(17)에 의해 분리되어 서로 격리된 비트라인 콘택 플러그(23, 24, 25)를 형성한다.
한편, 주변영역(b-b')의 비트라인 콘택 플러그 '24'와 '25'가 서로 연결될 수도 있으므로(예컨대, 비트라인 감지증폭기에서 트랜지스터의 소스/드레인과 게이트가 서로 전기적으로 연결되는 경우), 평탄화 공정시 식각 또는 연마 타겟을 적절히 조절하는 것이 바람직하다.
전술한 종래의 비트라인콘택 플러그 형성 공정에서는 셀영역(BLC1)과 주변영역(BLC2)을 별도로 분리하여 실시하였다.
한편, 비트라인콘택 플러그 형성을 위한 포토리소그라피 공정의 경우 다른 포토리소그라피 공정에 비해 정밀한(Critical) 공정 조건이 요구되며, 그 제조 비용도 상당히 많이 소요된다.
아울러, BLC1과 BLC2의 각각에 대한 식각 공정 후에 실시하는 세정 단계 중에 콘택 오픈부의 상부 임계치수(Critical Dimemsion; 이하 CD라 함)가 넓어져 금속 배선 형성 등 후속 공정에서의 오버랩(Overlap) 마진을 감소시키는 원인이 되기도 한다.
이러한 제1 종래기술의 문제점을 개선하기 위해 BLC1 및 BLC2를 하나의 마스크를 이용하여 동시에 형성하는 기술을 고려할 수도 있다.
도 2a 내지 도 2d는 제2 종래기술에 따른 반도체소자 제조 공정을 도시한 단면도로서, 이를 참조하여 종래의 셀영역 및 주변영역의 비트라인콘택 형성 공정을 상세히 살펴 본다.
먼저, 반도체소자를 이루기 위한 여러 요소가 형성된 기판(100) 상에 게이트 절연막(101)과 게이트 전도막(102)과 하드마스크용 절연막(103)을 차례로 증착한 후, 게이트전극 마스크를 이용한 사진식각 공정을 실시하여 하드마스크용 절연막(103)/게이트 전도막(102)/게이트 절연막(101)의 적층 구조의 게이트전극 패턴(G21, G22, G23)을 형성한다.
여기서, a-a'은 셀영역을 나타내고, b-b'은 주변영역(구체적으로는, 비트라인 감지증폭기 형성 영역)을 나타낸다.
게이트 절연막(101)은 주로 실리콘 산화막 등의 산화막 계열을 이용하고, 게이트 전도막(102)은 폴리실리콘, 텅스텐, 텅스텐질화막 또는 텅스텐 실리사이드 등을 단독 또는 적층하여 사용한다. 하드마스크용 절연막(103)은 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열을 사용한다.
하드마스크용 절연막(103)으로 질화막 계열의 물질을 사용하는 것은, 산화막 계열인 층간절연용 절연막과의 식각선택비를 갖는 질화막 계열을 사용함으로써 플러그 형성을 위한 SAC 공정에서 식각 프로파일을 얻을 수 있도록 함과 동시에 셀영역의 LPC1 형성을 위한 SAC 식각 공정에서 게이트전극 패턴(G21, G22)의 손실을 방지하기 위한 것이다.
이어서, 질화막 계열의 식각정지막(104)을 증착하는 바, 게이트전극 패턴(G21, G22, G23)이 형성된 프로파일을 따라 얇게 증착되도록 한다.
식각정지막(104)이 형성된 기판(100) 전면에 층간절연 및 게이트전극 패턴(G21, G22, G23) 간을 분리시키기 위한 산화막 계열의 제1절연막(105)을 증착한다.
제1절연막(105)으로는 BPSG막, BSG막, PSG막, TEOS막 또는 HDP 산화막 등을 주로 사용한다.
이어서, 제1절연막(105) 상에 셀콘택 오픈 마스크를 형성한 다음, 셀콘택 오픈 마스크 식각마스크로 제1절연막(105)을 선택적으로 식각하여 셀영역(a-a')에서 게이트전극 패턴(G21, G22) 사이의 기판(100)(예컨대, 소스/드레인 접합 등의 활성영역)을 노출시키는 오픈부 즉, 콘택홀(도시하지 않음)을 형성한다.
이어서, 포토레지스트 스트립 공정을 실시하여 셀콘택 오픈 마스크를 제거하고, 불산계 용액을 이용한 세정 공정을 실시하여 식각 부산물을 제거하며, 오픈부의 개구부를 확장시킨다.
오픈부가 형성된 전면에 플러그 형성을 위한 전도성 물질을 증착하여 오픈부 형성시 노출된 기판(100)에 전기적으로 도통되도록 한다.
플러그 물질은 통상적으로 사용되는 폴리실리콘이나, 텅스텐 등을 사용한다.
이어서, 게이트전극 패턴(G21, G22, G23) 상부와 제1절연막(105)이 평탄화되는 연마 타겟으로 CMP 공정을 실시하여 제1절연막(105)에 의해 분리되어 서로 아이솔레이션된 복수의 플러그(106)를 형성한다.
한편, 제1절연막(105)이 게이트전극 패턴(G21, G22, G23) 상부에서 일부 남는 연마 타겟으로 CMP 공정을 실시할 수 있다.
도 2a은 복수의 분리된 플러그(106)가 형성된 공정 단면을 나타낸다.
이어서, 도 2b에 도시된 바와 같이, 복수의 분리된 플러그(106)가 형성된 전체 구조 상부에 층간절연용 제2절연막(107)을 증착한 다음, 셀영역(a-a')에서의 BLC1 형성 및 주변영역(b-b')에서의 BLC2 형성을 위한 콘택 마스크가 머지된(Merged) 포토레지스트 패턴(108)을 형성한다.
제2절연막(107)으로는 BPSG막, BSG막, PSG막, TEOS막 또는 HDP 산화막 등을 사용한다.
이어서, 포토레지스트 패턴(108)을 식각마스크로 제2절연막(107)을 식각하여 셀영역(a-a')의 플러그(16)를 노출시키는 오픈부(109, 구체적으로, 비트라인 콘택홀)을 형성한다. 또한, 이와 동시에 포토레지스트 패턴(108)을 식각마스크로 주변영역(b-b')의 제2절연막(107)과 제1절연막(105)을 선택적으로 식각하여 게이트전극 패턴(G23)의 게이트 전도막(103) 및 주변영역(b-b')에서의 기판(100) 활성영역(예컨대, 비트라인 감지증폭기를 이루는 트랜지스터의 소스/드레인 영역)을 각각 노출시키는 오픈부(110, 111)를 형성한다.
이 때, 주지의 SAC 식각 공정을 적용하는 바, CF계열의 가스와 CHF 계열의 가스 등을 조합한 식각 레시피를 적용하며, 오픈부(109, 110, 111) 형성 후 세정 공정을 실시하여 식각 부산물을 제거함과 동시에 콘택 영역을 확장시킨다.
포토레지스트 스트립(또는 애싱(Ashing)) 공정을 실시하여 BLC1 및 BLC2 형성용 포토레지스트 패턴(108)을 제거한다. 도 2c는 BLC1 및 BLC2용 오픈부(109, 110, 111)가 형성된 공정 단면을 나타낸다.
오픈부(109, 110, 111)가 형성된 전면에 플러그 형성을 위한 전도성 물질을 증착하여 오픈부(109, 110, 111) 형성시 노출된 셀영역(a-a')의 플러그(106)와 주변영역(b-b')의 게이트 전도막(102) 및 기판(100)에 전기적으로 도통되도록 한다.
플러그 물질은 통상적으로 사용되는 폴리실리콘이나, 텅스텐 등을 사용한다.
이어서, 제2절연막(107)이 노출되는 타겟으로 에치백 또는 CMP 공정을 실시하여 제2절연막(107)에 의해 분리되어 서로 격리된 비트라인 콘택 플러그(112, 113, 114)를 형성한다.
한편, 주변영역(b-b')의 비트라인 콘택 플러그 '113'과 '114'가 서로 연결될 수도 있으므로(예컨대, 비트라인 감지증폭기에서 트랜지스터의 소스/드레인과 게이트가 서로 전기적으로 연결되는 경우), 평탄화 공정시 식각 또는 연마 타겟을 적절히 조절하는 것이 바람직하다.
전술한 제2 종래기술의 비트라인콘택 플러그 형성 공정에서는 셀영역(BLC1)과 주변영역(BLC2)을 동시에 실시하였다.
제2 종래기술에서 제시된 바 대로 공정이 이루어진다면 다른 이슈없이 실제 공정에 적용하면 거의 최적의 공정 조건이라 간주할 수 있을 것이다.
그러나, 머지된 비트라인 콘택 형성용 포토레지스트 패턴을 사용할 경우에는 BLC1용 콘택홀의 식각하는 경우 게이트 하드마스크의 손실을 최소화하기 위해 SAC 식각 공정이 이루어져야 하나, SAC 식각 공정을 진행할 경우 주변영역에서 BLC2용 콘택홀 형성시 게이트 전도막 상부의 하드마스크용 절연막으로 사용되는 질화막의 식각이 사실상 불가능 하다는 문제가 발생한다.
도 3a 및 도 3b는 제2 종래기술에 따른 문제점을 도시한 단면 SEM(Scanning Electron Microscopy) 사진이다.
한편, SAC 식각 조건을 적용하지 않고 식각시에는 도 3a 및 도 3b의 각각에서 'A'와 'B'로 도시된 바와 같이 셀영역 내의 BLC1용 콘택홀에서의 게이트 하드마스크의 손실로 인한 SAC 결함이 발생함을 알 수 있다.
아울러, 반도체소자의 집적도가 증가함에 따라 사용되는 패턴 형성 공정의 한계로 인해 KrF 대신 ArF 노광원을 사용하는 패턴 형성 공정이 필요하게 되었으며, 특히 ArF 노광원을 이용할 경우 ArF용 포토레지스트의 불소계 가스에 의한 변형을 방지할 수 있는 공정이 필요하다.
본 발명은 정밀한 공정 조건이 요구되면서도 생산 비용이 많이 소요되고 셀영역과 주변영역에서 서로 중복되는 마스크 공정을 하나의 마스크로 실시하여 생산 비용을 낮추며, ArF 노광원을 미세 패턴 형성 공정에 따른 패턴 변형을 방지할 수 있는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위해 본 발명은, 셀영역과 주변영역을 갖는 기판 상에 하드마스크용 절연막/전도막 구조의 복수의 도전패턴을 형성하는 단계; 상기 복수의 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계; 상기 식각정지막 상에 제1절연막을 형성하는 단계; 상기 셀영역에서 제1절연막을 관통하여 상기 제1절연막과 실질적으로 평탄화되어 상기 도전패턴 사이의 상기 기판에 전기적으로 콘택되며, 그 상부의 폭이 상기 도전패턴의 일부 일부까지 확장되어 와인 컵 형상을 갖는 제1도전층을 형성하는 단계; 상기 제1도전층 및 상기 제1절연막 상에 제2절연막과 하드마스크용 물질막을 차례로 형성하는 단계; 상기 하드마스크용 물질막 상에 상기 셀영역 및 상기 주변영역에서의 콘택을 동시에 형성하기 위한 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 하드마스크용 물질막을 식각하여 하드마스크를 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 및 상기 하드마스크를 식각마스크로 상기 제2절연막 및 제1절연막을 선택적으로 식각하여 상기 셀영역의 상기 제1도전층과 상기 주변영역에서 상기 전도막을 각각 노출시키는 복수의 오픈부를 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 셀영역과 주변영역을 갖는 기판 상에 하드마스크용 절연막/전도막 구조의 복수의 도전패턴을 형성하는 단계; 상기 복수의 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계; 상기 식각정지막 상에 제1절연막을 형성하는 단계; 상기 셀영역에서 제1절연막을 관통하여 상기 제1절연막과 실질적으로 평탄화되어 상기 도전패턴 사이의 상기 기판에 전기적으로 콘택되며, 그 상부의 폭이 상기 도전패턴의 일부 일부까지 확장되어 와인 컵 형상을 갖는 제1도전층을 형성하는 단계; 상기 제1도전층 및 상기 제1절연막 상에 제2절연막과 하드마스크용 물질막을 차례로 형성하는 단계; 상기 하드마스크용 물질막 상에 상기 셀영역 및 상기 주변영역에서의 콘택을 동시에 형성하기 위한 제2포토레지스트 패턴을 형성하는 단계; 상기 제2포토레지스트 패턴을 식각마스크로 상기 하드마스크용 물질막을 식각하여 하드마스크를 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 및 상기 하드마스크를 식각마스크로 상기 제2절연막 및 제1절연막을 선택적으로 식각하여 상기 셀영역의 상기 제1도전층과 상기 주변영역에서 상기 전도막 또는 상기 기판을 각각 노출시키는 복수의 오픈부를 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.
본 발명은, 고도의 정밀성이 요구되면서도 생산 비용이 많이 소요되는 BLC1(셀영역의 비트라인콘택) 및 BLC2(주변영역의 비트라인콘택) 공정을 하나의 마스크를 이용한다. 이를 위해 하부의 플러그가 예컨대, 와인 컵 등과 같은 통상적인 SAC 공정으로는 불가능한 구조를 갖도록 한다.
이를 위해, 하부의 플러그 형성을 위한 SAC 공정에서 전도성 스페이서를 사용하거나, 습식 식각 공정을 적용한다.
따라서, CD 관리가 요구되는 비트라인콘택 공정과 같은 공정 스텝에 대한 마스크 공정을 셀영역과 주변영역에서 하나의 마스크 패턴을 이용한 공정으로 실시함으로써, 생산 비용의 저감과 아울러, 통상의 SAC 공정으로 인한 ArF 노광원을 이용한 패턴 형성시의 패턴 변형 등과 같은 문제를 해결한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 4a 내지 도 4g는 본 발명의 일실시예에 따른 반도체소자 제조 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 일실시예에 따른 셀영역 및 주변영역의 비트라인콘택 형성 공정을 상세히 살펴 본다.
먼저, 반도체소자를 이루기 위한 여러 요소가 형성된 기판(400) 상에 게이트 절연막(401)과 게이트 전도막(402)과 하드마스크용 절연막(403)을 차례로 증착한 후, 게이트전극 마스크를 이용한 사진식각 공정을 실시하여 하드마스크용 절연막(403)/게이트 전도막(402)/게이트 절연막(401)의 적층 구조의 게이트전극 패턴(G41, G42, G43)을 형성한다.
여기서, a-a'은 셀영역을 나타내고, b-b'은 주변영역(구체적으로는, 비트라인 감지증폭기 형성 영역)을 나타낸다.
게이트 절연막(401)은 주로 실리콘 산화막 등의 산화막 계열을 이용하고, 게이트 전도막(402)은 폴리실리콘, 텅스텐, 텅스텐질화막 또는 텅스텐 실리사이드 등을 단독 또는 적층하여 사용한다. 하드마스크용 절연막(403)은 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열을 사용한다.
하드마스크용 절연막(403)으로 질화막 계열의 물질을 사용하는 것은, 산화막 계열인 층간절연용 절연막과의 식각선택비를 갖는 질화막 계열을 사용함으로써 플러그 형성을 위한 SAC 공정에서 식각 프로파일을 얻을 수 있도록 함과 동시에 셀영역의 LPC1 형성을 위한 SAC 식각 공정에서 게이트전극 패턴(G41, G42)의 손실을 방지하기 위한 것이다.
이어서, 질화막 계열의 식각정지막(404)을 증착하는 바, 게이트전극 패턴(G41, G42, G43)이 형성된 프로파일을 따라 얇게 증착되도록 한다.
식각정지막(404)이 형성된 기판(400) 전면에 층간절연 및 게이트전극 패턴(G41, G42, G43) 간을 분리시키기 위한 산화막 계열의 제1절연막(405)을 증착한다.
제1절연막(405)으로는 BPSG막, BSG막, PSG막, TEOS막 또는 HDP 산화막 등을 주로 사용한다.
이어서, 제1절연막(405) 상에 하드마스크용 물질막(406a)을 형성한다.
하드마스크용 물질막(406a)은 실리콘질화막 또는 실리콘산화질화막 등의 절연성 질화막을 사용한다. 반도체소자의 미세화에 따라 노광원의 파장은 점차 짧아지고 이에 따라 포토레지스트가 도포되는 두께 또한 감소할 수 밖에 없게 되었는 바, SAC 등의 식각 공정에서 피식각층과 포토레지스트 패턴 사이에 하드마스크를 사용하게 되었다. 이러한 하드마스크는 포토레지스트 패턴에 의해 그 패턴을 전사받은 다음, 그 자신의 패턴을 이용하여 하지의 피식각층을 식각하여 패턴을 형성할 수 있어, 포토레지스트의 식각마스크로서의 기능을 대체한다.
하드마스크용 물질막(406a) 상에 패턴 형성을 위한 노광시 하부 즉, 하드마스크용 물질막(406a)의 광반사도가 높음에 따라 난반사가 이루어져 원하지도 않는 패턴이 형성되는 것을 방지하며, 하드마스크용 물질막(406a)과 후속 포토레지스트의 접착력을 향상시킬 목적으로 반사방지막(도시하지 않음)을 형성하나, 본 실시예에서는 생략한다.
여기서, 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기계열의 물질을 이용하는 것이 바람직하다.
이어서, 하드마스크용 물질막(406a) 상에 F2 노광원용 또는 ArF 노광원용의 포토레지스트 예를 들어, ArF 노광원용 포토레지스트인 COMA 또는 아크릴레이드를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, F2 노광원 또는 ArF 노광원과 콘택 플러그의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 셀콘택 오픈마스크인 포토레지스트 패턴(407)을 형성한다.
계속해서, 도 4b에 도시된 바와 같이, 포토레지스트 패턴(407)을 식각 마스크로 한 선택적 식각 공정을 통해 하드마스크용 물질막(406a)을 식각하여 하드마스크(406b)를 형성한다.
이어서, 포토레지스트 스트립(Photoresist strip) 공정을 실시하여 포토레지스트 패턴(407)과 반사방지층을 제거한다.
다음으로, 도 4b에 도시된 바와 같이, 하드마스크(406b)를 식각마스크로 제1절연막(405)을 식각하는 통상의 SAC 공정을 실시하여 게이트전극 패턴 상부 근처의 식각정지막(404)이 노출되는 시점에서 SAC 식각 공정을 정지시킴으로써, 오픈부(408)를 형성한다.
SAC 식각 공정시 산화막 계열의 식각시 통상적으로 사용되는 CF4, CHF3, CH2F2, C4F6, C4F8, C3F 8 또는 C5F8 등의 CxFy(x,y는 1 ∼ 10)(Fluorocarbon) 가스를 사용하며, 여기에 CaHbFc(a,b,c는 1 ∼ 10) 가스와 Ar 등의 비활성 가스 및 O2 또는 CO 등의 가스를 첨가하여 사용한다.
이어서, 오픈부(408)가 형성된 전체 프로파일을 따라 전도성 물질막(409)을 증착한다.
전도성 물질막(409)은 Al막, W막, WSix막, WN막, Ti막, TiN막, TiSix막, TiAlN막, TiSiN막, Pt막, Ir막, IrO2막, Ru막, RuO2막, Ag막, Co막, Au막, TaN막, CrN막, CoN막, MoN막, MoSix막, Al2O3막, AlN막, PtSix막 및 CrSix막으로 이루어진 그룹으로부터 선택된 적어도 어느 하나를 포함하는 박막을 이용한다.
이어서, 도 4c에 도시된 바와 같이, 블랭킷 에치백 공정을 실시하여 게이트전극 패턴 사이에서 전도성 물질막(409)과 제1절연막(405) 및 식각정지막(404)을 식각하여 셀영역(a-a')에서 기판(400)(예컨대, 소스/드레인 접합 등의 활성영역)을 노출시키는 콘택홀(410)을 형성한다.
이 때, 콘택홀(410)이 측면에서는 식각정지막(404)과 전도성 물질막(409)이 스페이서 형상으로 각각 '409a'와 '404a'의 형태로 잔류하게 되며, 콘택홀(410) 구변의 제1절연막(405) 상부에서는 하드마스크(406b)의 일부가 '406c'의 형태로 잔류하게 된다.
이어서, 불산계 용액을 이용한 세정 공정을 실시하여 식각 부산물을 제거하며, 오픈부의 개구부를 확장시킨다.
콘택홀(410)이 형성된 전면에 플러그 형성을 위한 전도성 물질을 증착하여 오픈부 형성시 노출된 기판(400)에 전기적으로 도통되도록 한다. 플러그 물질은 통상적으로 사용되는 폴리실리콘이나, 텅스텐 등을 사용한다.
이어서, 플러그 형성용 전도성 물질과 제1절연막(405)이 평탄화되는 연마 타겟으로 CMP 공정을 실시하여 제1절연막(405)에 의해 분리되고 서로 아이솔레이션되며 와인 컵 형상을 갖는 복수의 플러그(411)를 형성한다.
도 4d는 복수의 분리된 와인 컵 형상의 플러그(411)가 형성된 공정 단면을 나타낸다.
이어서, 도 4e에 도시된 바와 같이, 복수의 분리된 플러그(411)가 형성된 전체 구조 상부에 층간절연용 제2절연막(412)을 증착한 다음, 제2절연막(412) 상에 셀영역(a-a')에서의 BLC1 형성 및 주변영역(b-b')에서의 BLC2 형성을 위한 콘택 마스크가 머지된 포토레지스트 패턴(413)을 형성한다.
제2절연막(412)으로는 BPSG막, BSG막, PSG막, TEOS막 또는 HDP 산화막 등을 사용한다.
이어서, 도 4f에 도시된 바와 같이, 포토레지스트 패턴(413)을 식각마스크로 제2절연막(412)을 식각하여 셀영역(a-a')의 플러그(411)를 노출시키는 오픈부(414, 구체적으로, 비트라인 콘택홀)을 형성한다. 또한, 이와 동시에 포토레지스트 패턴(413)을 식각마스크로 주변영역(b-b')의 제2절연막(412)과 제1절연막(405)과 식각정지막(404) 및 하드마스크용 절연막(403)을 선택적으로 식각하여 게이트전극 패턴의 게이트 전도막(402) 및 주변영역(b-b')에서의 기판(400) 활성영역(예컨대, 비트라인 감지증폭기를 이루는 트랜지스터의 소스/드레인 영역)을 각각 노출시키는 오픈부(415, 416)를 형성한다.
이 때, 주지의 SAC 식각 공정을 적용하며, 포토레지스트 스트립(또는 애싱(Ashing)) 공정을 실시하여 BLC1 및 BLC2 형성용 포토레지스트 패턴(108)을 제거한다. CF계열의 가스와 CHF 계열의 가스 등을 조합한 식각 레시피를 적용하며, 오픈부(414, 415, 416) 형성 후 세정 공정을 실시하여 식각 부산물을 제거함과 동시에 콘택 영역을 확장시킨다.
도 4f는 BLC1 및 BLC2용 오픈부(414, 415, 416)가 형성된 공정 단면을 나타낸다.
도 4g에 도시된 바와 같이, 오픈부(414, 415, 416)가 형성된 전면에 플러그 형성을 위한 전도성 물질을 증착하여 오픈부(414, 415, 416) 형성시 노출된 셀영역(a-a')의 플러그(411)와 주변영역(b-b')의 게이트 전도막(402) 및 기판(400)에 전기적으로 도통되도록 한다.
플러그 물질은 통상적으로 사용되는 폴리실리콘이나, 텅스텐 등을 사용한다.
이어서, 제2절연막(412)이 노출되는 타겟으로 에치백 또는 CMP 공정을 실시하여 제2절연막(412)에 의해 분리되어 서로 격리된 비트라인 콘택 플러그(417, 418, 419)를 형성한다.
한편, 주변영역(b-b')의 비트라인 콘택 플러그 '418'과 '419'가 서로 연결될 수도 있으므로(예컨대, 비트라인 감지증폭기에서 트랜지스터의 소스/드레인과 게이트가 서로 전기적으로 연결되는 경우), 평탄화 공정시 식각 또는 연마 타겟을 적절히 조절하는 것이 바람직하다.
도 5a 내지 도 5g는 본 발명의 다른 실시예에 따른 반도체소자 제조 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 일실시예에 따른 셀영역 및 주변영역의 비트라인콘택 형성 공정을 상세히 살펴 본다.
먼저, 반도체소자를 이루기 위한 여러 요소가 형성된 기판(500) 상에 게이트 절연막(501)과 게이트 전도막(502)과 하드마스크용 절연막(503)을 차례로 증착한 후, 게이트전극 마스크를 이용한 사진식각 공정을 실시하여 하드마스크용 절연막(503)/게이트 전도막(502)/게이트 절연막(501)의 적층 구조의 게이트전극 패턴(G51, G52, G53)을 형성한다.
여기서, a-a'은 셀영역을 나타내고, b-b'은 주변영역(구체적으로는, 비트라인 감지증폭기 형성 영역)을 나타낸다.
게이트 절연막(501)은 주로 실리콘 산화막 등의 산화막 계열을 이용하고, 게이트 전도막(502)은 폴리실리콘, 텅스텐, 텅스텐질화막 또는 텅스텐 실리사이드 등을 단독 또는 적층하여 사용한다. 하드마스크용 절연막(503)은 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열을 사용한다.
하드마스크용 절연막(503)으로 질화막 계열의 물질을 사용하는 것은, 산화막 계열인 층간절연용 절연막과의 식각선택비를 갖는 질화막 계열을 사용함으로써 플러그 형성을 위한 SAC 공정에서 식각 프로파일을 얻을 수 있도록 함과 동시에 셀영역의 LPC1 형성을 위한 SAC 식각 공정에서 게이트전극 패턴(G51, G52)의 손실을 방지하기 위한 것이다.
이어서, 질화막 계열의 식각정지막(504)을 증착하는 바, 게이트전극 패턴(G51, G52, G53)이 형성된 프로파일을 따라 얇게 증착되도록 한다.
식각정지막(504)이 형성된 기판(500) 전면에 층간절연 및 게이트전극 패턴(G51, G52, G53) 간을 분리시키기 위한 산화막 계열의 제1절연막(505)을 증착한다.
제1절연막(505)으로는 BPSG막, BSG막, PSG막, TEOS막 또는 HDP 산화막 등을 주로 사용한다.
이어서, 제1절연막(505) 상에 하드마스크용 물질막(506a)을 형성한다.
하드마스크용 물질막(506a) 상에 패턴 형성을 위한 노광시 하부 즉, 하드마스크용 물질막(506a)의 광반사도가 높음에 따라 난반사가 이루어져 원하지도 않는 패턴이 형성되는 것을 방지하며, 하드마스크용 물질막(506a)과 후속 포토레지스트의 접착력을 향상시킬 목적으로 반사방지막(도시하지 않음)을 형성하나, 여기서는 생략한다.
여기서, 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기계열의 물질을 이용하는 것이 바람직하다.
이어서, 하드마스크용 물질막(506a) 상에 F2 노광원용 또는 ArF 노광원용의 포토레지스트 예를 들어, ArF 노광원용 포토레지스트인 COMA 또는 아크릴레이드를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, F2 노광원 또는 ArF 노광원과 콘택 플러그의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 셀콘택 오픈마스크인 포토레지스트 패턴(507)을
여기서, 셀콘택 오픈마스크는 홀타입(Hole type), 바타입(Bar type) 또는 티타입(T Type) 등의 형태를 사용할 수 있다.형성한다.
계속해서, 도 5b에 도시된 바와 같이, 포토레지스트 패턴(407)을 식각 마스크로 피식각층인 제1절연막(505)을 식각하여 셀영역(a-a')의 이웃하는 게이트전극 패턴 사이의 식각정지막(504)을 노출시키는 SAC 식각 공정을 실시하여 콘택홀(508)을 형성한다.
이 때, 제1절연막(505)의 식각은 통상의 SAC 식각 공정의 레시피를 적용하는 바, 불소계 플라즈마 예컨대, C2F4, C2F6, C3F 8, C4F6, C5F8 또는 C5F10 등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH2F2, C3HF5 또는 CHF3 등의 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.
이어서, 도 5c에 도시된 바와 같이, 습식 세정을 실시하여 게이트전극 패턴 상부의 콘택홀(508) 측면을 따라 제1절연막(505)을 식각하여 도시된 '509'와 같이 콘택홀(508) 상부의 폭을 확장시킨다. 이 때, 질화막 계열을 사용하는 하드마스크(506b)와 식각정지막(504)에 대한 어택이 발생하지 않고 산화막 계열인 제1절연막(505)만 식각되도록 BOE(Buffered Oxide Etchant)나 물과 불산의 비가 50:1 ∼ 500:1인 묽은 불산을 사용하는 것이 바람직하다.
이어서, 식각정지막(504)을 제거하여 기판(500, 구체적으로는 불순물 확산영역)을 노출시킨다. 이 때, 식각정지막(504)의 식각은 블랭킷 식각을 주로 이용한다. 이 때 콘택홀(508)이 형성된 게이트전극 패턴 측면에서는 식각정지막(504)이 제거되어 스페이서(504a) 형상으로 남으며, 블랭킷 식각에 의해 하드마스크(506b)도 대부분 제거된다. 한편, 하드마스크(506b)는 절연성으므로 일부 잔류하여도 큰 지장이 없다.
계속해서, 콘택홀(508) 저면의 CD를 확보하고 SAC 및 블랭킷 식각 등에 공정 후 잔류하는 식각 부산물을 제거하기 위해 BOE 등의 세정액을 이용하여 습식 세정을 실시한다.
콘택홀(508)이 형성된 전면에 플러그 형성을 위한 전도성 물질을 증착하여 오픈부 형성시 노출된 기판(500)에 전기적으로 도통되도록 한다. 플러그 물질은 통상적으로 사용되는 폴리실리콘이나, 텅스텐 등을 사용한다.
이어서, 플러그 형성용 전도성 물질과 제1절연막(505)이 평탄화되는 연마 타겟으로 CMP 공정을 실시하여 제1절연막(505)에 의해 분리되고 서로 아이솔레이션되며 와인 컵 형상을 갖는 복수의 플러그(510)를 형성한다.
도 5d는 복수의 분리된 와인 컵 형상의 플러그(510)가 형성된 공정 단면을 나타낸다.
이어서, 도 5e에 도시된 바와 같이, 복수의 분리된 플러그(510)가 형성된 전체 구조 상부에 층간절연용 제2절연막(511)을 증착한 다음, 제2절연막(511) 상에 셀영역(a-a')에서의 BLC1 형성 및 주변영역(b-b')에서의 BLC2 형성을 위한 콘택 마스크가 머지된 포토레지스트 패턴(512)을 형성한다.
제2절연막(511)으로는 BPSG막, BSG막, PSG막, TEOS막 또는 HDP 산화막 등을 사용한다.
이어서, 도 5f에 도시된 바와 같이, 포토레지스트 패턴(512)을 식각마스크로 제2절연막(511)을 식각하여 셀영역(a-a')의 플러그(510)를 노출시키는 오픈부(513, 구체적으로, 비트라인 콘택홀)을 형성한다. 또한, 이와 동시에 포토레지스트 패턴(512)을 식각마스크로 주변영역(b-b')의 제2절연막(511)과 제1절연막(505)과 식각정지막(504) 및 하드마스크용 절연막(503)을 선택적으로 식각하여 게이트전극 패턴의 게이트 전도막(502) 및 주변영역(b-b')에서의 기판(500) 활성영역(예컨대, 비트라인 감지증폭기를 이루는 트랜지스터의 소스/드레인 영역)을 각각 노출시키는 오픈부(514, 515)를 형성한다.
이 때, 주지의 SAC 식각 공정을 적용하며, 포토레지스트 스트립(또는 애싱(Ashing)) 공정을 실시하여 BLC1 및 BLC2 형성용 포토레지스트 패턴(512)을 제거한다. CF계열의 가스와 CHF 계열의 가스 등을 조합한 식각 레시피를 적용하며, 오픈부(513, 514, 515) 형성 후 세정 공정을 실시하여 식각 부산물을 제거함과 동시에 콘택 영역을 확장시킨다.
도 5f는 BLC1 및 BLC2용 오픈부(513, 514, 515)가 형성된 공정 단면을 나타낸다.
도 5g에 도시된 바와 같이, 오픈부(513, 514, 515)가 형성된 전면에 플러그 형성을 위한 전도성 물질을 증착하여 오픈부(513, 514, 515) 형성시 노출된 셀영역(a-a')의 플러그(510)와 주변영역(b-b')의 게이트 전도막(502) 및 기판(500)에 전기적으로 도통되도록 한다.
플러그 물질은 통상적으로 사용되는 폴리실리콘이나, 텅스텐 등을 사용한다.
이어서, 제2절연막(511)이 노출되는 타겟으로 에치백 또는 CMP 공정을 실시하여 제2절연막(511)에 의해 분리되어 서로 격리된 비트라인 콘택 플러그(516, 517, 518)를 형성한다.
한편, 주변영역(b-b')의 비트라인 콘택 플러그 '517'과 '518'이 서로 연결될 수도 있으므로(예컨대, 비트라인 감지증폭기에서 트랜지스터의 소스/드레인과 게이트가 서로 전기적으로 연결되는 경우), 평탄화 공정시 식각 또는 연마 타겟을 적절히 조절하는 것이 바람직하다.
전술한 바와 같이 이루어지는 본 발명은, 비트라인콘택 공정과 같은 CD 제어가 요구되는 마스크 공정은 셀영역과 주변영역에서 하나의 마스크 패턴을 이용한 공정으로 실시함으로써, 고도의 정밀성이 요구되면서도 생산 비용이 많이 소요되는 공정을 반복하여 사용함으로 인한 생산 비용의 증가를 방지할 수 있음을 실시예를 통해 알아 보았다.
또한, 비트라인콘택 공정시 셀영역에서의 공정 마진을 향상시킬 수 있으며, ArF 또는 F2 등의 노광원을 이용하는 미세 패턴 형성 공정에서 패턴 변형을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 본 발명의 실시예에서는 비트라인콘택 공정을 그 일예로 하였으나, 비트라인콘택 공정 이외에 셀영역과 주변영역에서 모두 필요하며 각각 따로 실시하는 모든 콘택 공정에 응용이 가능하다.
상술한 바와 같은 본 발명은, 셀영역과 주변영역에서 각각 형성되는 비트라인 콘택 공정과 같은 CD 제어를 필요로 하는 마스크 공정을 하나의 마스크 패턴을 이용한 공정으로 실시함으로써 생산 비용을 낮출 수 있어 궁극적으로, 반도체소자의 가격 경쟁력을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.
도 1a 내지 도 1e는 제1 종래기술에 따른 반도체소자 제조 공정을 도시한 단면도.
도 2a 내지 도 2d는 제2 종래기술에 따른 반도체소자 제조 공정을 도시한 단면도.
도 3a 및 도 3b는 제2 종래기술에 따른 문제점을 도시한 단면 SEM 사진.
도 4a 내지 도 4g는 본 발명의 일실시예에 따른 반도체소자 제조 공정을 도시한 단면도.
도 5a 내지 도 5g는 본 발명의 다른 실시예에 따른 반도체소자 제조 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
400 : 기판 401 : 게이트 절연막
402 : 게이트 전도막 403 :게이트 하드마스크
404 : 식각정지막 405 : 제1절연막
411 : 플러그
404a : 스페이서 형상의 식각정지막
409a : 스페이서 형상의 전도성 물질막

Claims (12)

  1. 셀영역과 주변영역을 갖는 기판 상에 하드마스크용 절연막/전도막 구조의 복수의 도전패턴을 형성하는 단계;
    상기 복수의 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계;
    상기 식각정지막 상에 제1절연막을 형성하는 단계;
    상기 셀영역에서 제1절연막을 관통하여 상기 제1절연막과 실질적으로 평탄화되어 상기 도전패턴 사이의 상기 기판에 전기적으로 콘택되며, 그 상부의 폭이 상기 도전패턴의 일부 일부까지 확장되어 와인 컵 형상을 갖는 제1도전층을 형성하는 단계;
    상기 제1도전층 및 상기 제1절연막 상에 제2절연막과 하드마스크용 물질막을 차례로 형성하는 단계;
    상기 하드마스크용 물질막 상에 상기 셀영역 및 상기 주변영역에서의 콘택을 동시에 형성하기 위한 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 상기 하드마스크용 물질막을 식각하여 하드마스크를 형성하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계; 및
    상기 하드마스크를 식각마스크로 상기 제2절연막 및 제1절연막을 선택적으로 식각하여 상기 셀영역의 상기 제1도전층과 상기 주변영역에서 상기 전도막을 각각 노출시키는 복수의 오픈부를 형성하는 단계
    를 포함하는 반도체소자 제조 방법.
  2. 셀영역과 주변영역을 갖는 기판 상에 하드마스크용 절연막/전도막 구조의 복수의 도전패턴을 형성하는 단계;
    상기 복수의 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계;
    상기 식각정지막 상에 제1절연막을 형성하는 단계;
    상기 셀영역에서 제1절연막을 관통하여 상기 제1절연막과 실질적으로 평탄화되어 상기 도전패턴 사이의 상기 기판에 전기적으로 콘택되며, 그 상부의 폭이 상기 도전패턴의 일부 일부까지 확장되어 와인 컵 형상을 갖는 제1도전층을 형성하는 단계;
    상기 제1도전층 및 상기 제1절연막 상에 제2절연막과 하드마스크용 물질막을 차례로 형성하는 단계;
    상기 하드마스크용 물질막 상에 상기 셀영역 및 상기 주변영역에서의 콘택을 동시에 형성하기 위한 제2포토레지스트 패턴을 형성하는 단계;
    상기 제2포토레지스트 패턴을 식각마스크로 상기 하드마스크용 물질막을 식각하여 하드마스크를 형성하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계; 및
    상기 하드마스크를 식각마스크로 상기 제2절연막 및 제1절연막을 선택적으로 식각하여 상기 셀영역의 상기 제1도전층과 상기 주변영역에서 상기 전도막 또는 상기 기판을 각각 노출시키는 복수의 오픈부를 형성하는 단계
    를 포함하는 반도체소자 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1도전층을 형성하는 단계는,
    상기 도전패턴 상부가 노출될 때까지 상기 제1절연막을 일부 식각하는 단계;
    상기 제1절연막 일부가 식각된 프로파일을 따라 전도성 물질막을 형성하는 단계;
    상기 전도성 물질막과 상기 식각정지막을 식각하여 상기 기판을 노출시키는 콘택홀을 형성하는 단계-이 때, 상기 식각정지막은 상기 도전패턴 측벽에서 스페이서로 잔류하며, 상기 전도성 물질막은 상기 콘택홀 내부의 상기 제1절연막 측벽에서 스페이서로 잔류함;
    상기 콘택홀을 통해 상기 기판에 전기적으로 콘택된 도전물질을 증착하는 단계; 및
    상기 제1절연막이 노출되는 타겟으로 평탄화 공정을 실시하여 상기 제1도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  4. 제 3 항에 있어서,
    상기 전도성 물질막은,
    Al막, W막, WSix막, WN막, Ti막, TiN막, TiSix막, TiAlN막, TiSiN막, Pt막, Ir막, IrO2막, Ru막, RuO2막, Ag막, Co막, Au막, TaN막, CrN막, CoN막, MoN막, MoSix막, Al2O3막, AlN막, PtSix막 및 CrSix막으로 이루어진 그룹으로부터 선택된 적어도 어느 하나를 포함하는 박막인 것을 특징으로 하는 반도체소자 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제1도전층을 형성하는 단계는,
    상기 제1절연막을 식각하여 상기 도전패턴 사이의 상기 기판을 노출시키는 콘택홀을 형성하는 단계;
    상기 도전패턴 상부에서 상기 하드마스크 하부의 상기 제1절연막을 일부 식각하여 상기 콘택홀 상부의 폭을 확장시키는 단계;
    상기 하드마스크 및 상기 식각정지막을 제거하여 상기 기판을 노출시키는 단계;
    상기 콘택홀을 통해 상기 기판에 전기적으로 콘택된 도전물질을 증착하는 단계; 및
    상기 제1절연막이 노출되는 타겟으로 평탄화 공정을 실시하여 상기 제1도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  6. 제 5 항에 있어서,
    상기 콘택홀 상부의 폭을 확장시키는 단계를,
    BOE 또는 물과 불산의 비가 50:1 내지 500:1인 묽은 물산을 이용하는 습식 세정을 통해 이루는 것을 특징으로 하는 반도체소자 제조 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 하드마스크용 물질막과 상기 식각정지막은, 질화막 계열의 물질막을 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 복수의 도전패턴은, 게이트전극 패턴, 비트라인 또는 금속전극 중 어느 하나를 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 제1도전층은, 콘택 플러그를 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 오픈부를 형성하는 단계 후, 상기 오픈부를 매립하며 노출된 부분과 전기적으로 연결되는 제2전도층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  11. 제 10 항에 있어서,
    상기 제2도전층은, 콘택 플러그를 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  12. 제 11 항에 있어서,
    상기 콘택 플러그는 비트라인콘택 플러그인 것을 특징으로 하는 반도체소자 제조 방법.
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