KR20050050256A

KR20050050256A - 액정표시장치

Info

Publication number: KR20050050256A
Application number: KR1020030083958A
Authority: KR
Inventors: 김승학
Original assignee: 엘지.필립스 엘시디 주식회사
Priority date: 2003-11-25
Filing date: 2003-11-25
Publication date: 2005-05-31

Abstract

본 발명은 킥백전압을 감소시켜 플리커 현상을 최소화할 수 있는 액정표시장치에 관한 것으로, 내측에 다수개의 게이트 라인 및 이에 수직교차하는 데이터 라인에 의해 정의되는 화소영역과, 상기 화소영역과 이웃하는 게이트 라인의 소정부분을 오버랩하도록 상기 화소영역에 형성되는 화소전극을 구비한 제 1 기판과; 상기 제 1 기판과 대향하며 내측에 상기 각 게이트 라인에 대응하여 형성되는 스토리지 라인을 포함하여 구성되는 것이다.

Description

액정표시장치{The liquid crystal display device}

본 발명은 액정표시장치에 관한 것으로, 특히 킥백전압 최소화하여 플리커 현상을 방지할 수 있는 액정표시장치에 관한 것이다.

정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display)등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.

그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이하는 텔레비전, 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.

이와 같이 액정표시장치가 여러 분야에서 화면 표시장치로서의 역할을 하기 위해 여러 가지 기술적인 발전이 이루어 졌음에도 불구하고 화면 표시장치로서 화상의 품질을 높이는 작업은 상기 장점과 배치되는 면이 많이 있다.

따라서, 액정표시장치가 일반적인 화면 표시장치로서 다양한 부분에 사용되기 위해서는 경량, 박형, 저 소비전력의 특징을 유지하면서도 고정세, 고휘도, 대면적 등 고 품위 화상을 얼마나 구현할 수 있는가에 발전의 관건이 걸려 있다고 할 수 있다.

이하 도면을 첨부하여 종래의 액정표시장치를 상세히 설명하면 다음과 같다.

도 1은 종래의 액정표시장치의 개략적인 구성도이다.

종래의 액정표시장치는, 도 1에 도시한 바와 같이, 일정 공간을 갖고 합착된 제 1 기판(1a) 및 제 2 기판(1b)과, 상기 제 1 기판(1a)과 제 2 기판(1b) 사이에 주입된 액정층(3)으로 구성되어 있다.

보다 구체적으로 설명하면, 상기 제 1 기판(1a)에는 화소영역(P)을 정의하기 위하여 일정한 간격을 갖고 일방향으로 복수개의 게이트 라인(G)이 배열되고, 상기 게이트 라인(G)에 수직한 방향으로 일정한 간격을 갖고 복수개의 데이터 라인(D)이 배열되며, 이웃하는 화소영역(P)의 게이트 라인(G)의 소정부분을 오버랩하도록 상기 각 화소영역(P)에는 화소전극(6)이 형성되고, 상기 각 게이트 라인(G)과 데이터 라인(D)이 교차하는 부분에는 상기 게이트 라인(G)의 구동신호에 따라 온/오프되어 상기 데이터 라인(D)의 영상신호를 각 화소전극(6)에 인가하는 복수개의 박막트랜지스터(T)가 형성되어 있다.

그리고, 상기 제 2 기판(1b)에는 상기 화소영역(P)을 제외한 부분의 빛을 차단하기 위한 블랙매트릭스층(7)과 상기 각 화소영역(P)에 대응되어 칼라 색상을 표현하기 위한 R, G, B 칼라필터층(8)과, 화상을 구현하기 위한 공통전극(9)이 형성되어 있다.

상기와 같이 구성된 제 1, 제 2 기판(1a, 1b)의 서로 마주보는 면에 각각 배향막(도면에 도시되지 않음)이 형성되고 액정층(3)을 배향시키기 위해 러빙처리된다.

여기서, 상기 박막트랜지스터(T)는 상기 게이트 라인(G)으로부터 돌출된 게이트 전극과, 전면에 형성된 게이트 절연막(도면에는 도시되지 않음)과 상기 게이트 전극 상측의 게이트 절연막위에 형성된 액티브층과, 상기 데이터 라인(D)으로부터 돌출된 소오스 전극과, 상기 소오스 전극에 대향되는 드레인 전극을 구비하여 구성된다.

상기 화소전극(6)은 인듐-틴-옥사이드(indium-tin-oxide : ITO)와 같이 빛의 투과율이 비교적 뛰어난 투명 도전성 금속을 사용한다.

이와 같이 구성된 액정표시장치의 하나의 화소를 상기 화소의 등가회로도를 첨부하여 좀 더 구체적으로 설명하면 다음과 같다.

도 2는 종래의 액정표시장치에서의 하나의 화소에 대한 등가회로도이다.

상기 화소의 등가회로는, 도 2에 도시된 바와 같이, 제 1 기판(1a)에 형성되는 데이터 라인(D) 및 게이트 라인(G)에 각각 소스 전극과 게이트 전극이 연결되는 박막트랜지스터(T)와, 상기 박막트랜지스터(T)의 드레인 전극에 연결되는 화소전극(6)과 제 2 기판(1b)의 공통전극(9) 사이에 형성되는 액정 커패시터(CLC)와 상기 박막트랜지스터(T)의 드레인 전극에 연결된 화소전극(6)과 인접한 게이트 라인(G)사이에 형성되는 스토리지 커패시터(Cst)로 구성된다.

이와 같이 구성되는 각 화소의 등가회로의 동작은 다음과 같다.

먼저, 게이트 라인(G)에 게이트 신호에 따라 설정된 게이트 전압이 인가되어 박막트랜지스터(T)가 턴-온 되면, 데이터 라인(D)으로부터 데이터 신호에 따라 설정된 계조전압이 각 화소전극(6)에 매 프레임마다 인가된다.

이후, 상기 화소전극(6)에 인가되는 계조전압과 공통전극(9)에 인가되는 공통전압(Vcom)의 차이에 해당하는 화소전압(Vp)이 액정층(3)에 인가되어 이 전계의 세기에 대응하는 투과율로 빛이 투과되도록 한다.

이때, 상기 스토리지 커패시터(Cst)는 상기 화소전극(6)에 인가된 상기 계조전압을 1 프레임 동안 유지함으로써 상기 1 프레임의 화상을 표시한다.

한편, 상기 액정층(3)에 같은 방향의 화소전압(Vp)이 계속해서 인가되면 상기 액정층(3)이 열화되기 때문에, 상기 액정층(3)의 열화를 방지하기 위해 상기 데이터 라인(D)으로부터 상기 화소전극(6)에 인가되는 계조전압(Vdata)을 공통전극(9)의 공통전압(Vcom)에 대하여 정극성(+) 또는 부극성(-)이 되도록 반복하여 구동한다.

즉, 하나의 화소전극(6)에 계조전압을 인가하고자 한다면, 첫 번째 프레임에는 상기 공통전압(Vcom)에 대하여 정극성의 계조전압을 인가하고, 두 번째 프레임에서는 상기 공통전압(Vcom)에 대하여 부극성의 계조전압을 인가하여 상기 동일 화소전극(6)에 매 프레임마다 정극성의 계조전압과 부극성의 계조전압이 교번하여 인가되도록 한다.

이와 같은 구동 방식을 극성반전 구동방식이라 한다.

여기서, 상기 액정층(3)에 인가되는 화소전압(Vp)은, 상술한 바와 같이, 상기 화소전극(6)에 인가되는 계조전압과 공통전극(9)에 인가되는 공통전압(Vcom) 사이의 차에 해당하는 전압으로 정해지는데, 상기와 같은 극성반전 구동방식으로 액정표시장치를 구동하는 경우에는, 상기 정극성의 계조전압(Vdata) 및 부극성의 계조전압(Vdata)이 상기 공통전압(Vcom)을 중심으로 대칭이 되도록 상기 공통전압(Vcom)의 레벨을 일정하게 유지하여 상기 액정층(3)에 걸리는 화소전압(Vp)의 절대치가 매 프레임마다 서로 동일해지도록 해야한다.

그러나, 이와 같은 극성반전 구동시 상기 게이트 라인(G)과 화소전극(6) 사이에 형성되는 기생 커패시터(Cgs)로 인해 상기 액정층(3)에 인가되는 화소전압(Vp)의 절대치가 매 프레임마다 변화하게 된다.

이하 도면을 첨부하여 상기 기생 커패시터(Cgs)에 의한 화소전압(Vp)의 절대치의 변화를 상세히 설명하면 다음과 같다.

도 3은 기생 커패시터에 의한 화소전압의 변화를 설명하기 위한 신호파형도이다.

먼저, 첫 번째 프레임에서 상기 게이트 라인(G)에 인가된 게이트 전압(Vg)이 Vgh이면, 화소영역 내의 박막트랜지스터(T)가 턴-온되어 데이터 라인(D)을 통해 정극성의 계조전압(Vdata)이 화소전극(6)에 인가된다.

그러면, 상기 화소영역 내의 액정 커패시터(Clc)와 스토리지 커패시터(Cst)에는 상기 화소전극(6)에 인가된 정극성의 계조전압(Vdata)과 공통전극(9)에 인가된 공통전압(Vcom)의 차이에 해당하는 값인 화소전압(Vp)이 충전된다.

이후, 상기 게이트 라인(G)에 인가되는 게이트 전압(Vg)이 Vgh에서 Vgl로 바뀌면, 상기 박막트랜지스터(T)가 턴-오프되어 상기 화소전압(Vp)은 플로트(float) 상태로 된다. 이와 동시에, 상기 게이트 라인(G)과 화소전극(6)간의 용량성 결합성분인 기생 커패시터(Cgs)에 의해 상기 게이트 라인(G)의 게이트 전압(Vg)에 변화가 발생하고, 이것이 상기 화소전극(6)에 영향을 주어 상기 액정층(3)에 인가된 화소전압(Vp)은 킥백전압(△Vp)만큼 떨어진다.

이어서, 두 번째 프레임에서 상기 게이트 라인(G)에 인가된 게이트 전압(Vg)이 Vgh이면, 상기 화소영역 내의 박막트랜지스터(T)가 다시 턴-온되어 데이터 라인(D)을 통해 부극성의 계조전압(Vdata)이 화소전극(6)에 인가된다.

그러면, 화소영역 내의 액정 커패시터(Clc)와 스토리지 커패시터(Cs)에는 상기 화소전극(6)에 인가된 부극성의 계조전압(Vdata)과 상기 공통전극(9)에 인가된 공통전압(Vcom)의 차에 해당하는 값인 화소전압(Vp)이 충전된다.

이후, 상기 게이트 라인(G)에 인가되는 게이트 전압(Vg)이 Vgh에서 Vgl로 바뀌면, 상기 박막트랜지스터(T)가 다시 턴-오프되어 상기 화소전압(Vp)은 플로트(float) 상태로 된다. 이와 동시에, 상기 게이트 라인(G)과 화소전극(6)간의 용량성 결합성분인 기생 커패시터(Cgs)에 의해 게이트 라인(G)의 게이트 전압(Vg)에 변화가 발생하고, 이것이 상기 화소전극(6)에 영향을 주어 상기 화소전압(Vp)은 킥백전압(△Vp)만큼 떨어진다.

따라서, 상기 킥백전압(△Vp)으로 인해 실제로 액정층(3)에 인가되는 화소전압(Vp)의 절대값이 매 프레임마다 바뀌게 되어, 다수의 프레임이 진행됨에 따라 화면의 밝기가 주기적으로 변화면서 깜박거리는 플리커 현상이 발생한다.

한편, 상기 킥백전압(△Vp)의 크기를 계산하기 위해서는 플로트된 화소전압(Vp)의 변화 전후에 상기 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)에 저장된 전하량이 일정하다는 성질을 이용한다.

즉, 상기 화소전압(Vp)의 변화가 발생하기 전에 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)가 가지고 있는 전하량과 화소전압(Vp)의 변화 후에 상기 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)가 가지고 있는 전하량이 같다는 전제를 이용하여, 상기 킥백전압(△Vp)의 크기를 구할 수 있다.

아래의 수학식 1은 플로트된 화소전압(Vp)에서 킥백전압(△Vp)에 의해 전압 변화가 발생하기 전에 상기 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)에 저장된 전하량을 나타낸다.

아래의 수학식 2는 플로트된 화소전압(Vp)에서 상기 킥백전압(△Vp)에 의해 전압 변화가 발생한 이후에 상기 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)에 저장되는 전하량을 나타낸다.

따라서, 상기 플로트된 화소전압(Vp)에서는 경계 조건에 의해 수학식 1과 수학식 2의 전하량이 동일하므로, 상기 킥백전압(△Vp)의 크기를 수학식 3과 같이 나타낼 수 있다.

상기 수학식 3에서 킥백전압(△Vp)을 감소시키기 위해서는 기생 커패시터(Cgs)와 게이트 전압(Vg)을 줄이고, 스토리지 커패시터(Cst)를 증가시켜야 한다.

그러나, 상기 게이트 전압(Vg)은 게이트 라인(G)의 게이트 신호로서, 박막트랜지스터 액정표시장치에서는 높은 문턱 전압과 낮은 소자 특성으로 인해 상기 게이트 전압(Vg)의 전압값이 높아야 하므로 이를 감소시키는 것은 어렵다.

그리고, 상기 기생 커패시터(Cgs)는 박막트랜지스터(T)의 게이트 전극과 소스 전극 사이의 중첩 커패시터와, 박막트랜지스터 자체의 커패시터, 그리고 게이트 라인과 투명 기판(ITO : indium tin oxide)으로 된 하부 기판 사이의 커패시터로 구성된다. 따라서, 박막트랜지스터(T)에 의한 기생 커패시터(Cgs) 성분을 줄이기 위해서는 박막트랜지스터(T)의 크기를 줄여야 한다.

그러나, 디자인 룰과 박막트랜지스터(T)의 구동 능력을 고려하여야 하므로, 박막트랜지스터(T)의 크기를 감소시키는 것은 쉽지 않다.

따라서, 종래의 액정표시장치에는 상기 킥백전압(△Vp)에 의한 플리커 현상이 여전히 발생하게 되는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 제 1 기판의 각 게이트 라인에 대향되도록 제 2 기판에 스토리지 라인을 구성하여 상기 스토리지 라인과 상기 게이트 라인의 일부에 오버랩된 화소전극 사이에 스토리지 커패시터를 형성함으로써 킥백전압의 크기를 감소시킬 수 있는 액정표시장치를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치는, 내측에 다수개의 게이트 라인 및 이에 수직교차하는 데이터 라인에 의해 정의되는 화소영역과, 상기 화소영역과 이웃하는 게이트 라인의 소정부분을 오버랩하도록 상기 화소영역에 형성되는 화소전극을 구비한 제 1 기판과; 상기 제 1 기판과 대향하며 내측에 상기 각 게이트 라인에 대응하여 형성되는 스토리지 라인을 포함하여 구성되는 것을 그 특징으로 한다.

여기서, 상기 스토리지 라인은 상기 각 게이트 라인을 따라 지그재그 형태로 형성되는 것을 특징으로 한다.

상기 제 1 기판의 화소전극과 마주보도록 상기 스토리지 라인을 제외한 제 2 기판의 전면에 형성되는 공통전극을 더 포함하여 구성되는 것을 특징으로 한다.

상기 공통전극은 상기 스토리지 라인의 양 끝단을 오버랩하도록 형성되며, 상기 오버랩되는 부분에 위치한 상기 공통전극과 상기 스토리지 라인 사이에는 절연막이 형성되는 것을 특징으로 한다.

상기 스토리지 라인에는 상기 게이트 라인에 인가되는 게이트 신호가 인가되는 것을 특징으로 한다.

상기 제 1 기판과 제 2 기판사이에 형성되는 액정층을 더 포함하여 구성되는 것을 특징으로 한다.

상기 스토리지 라인은 메탈 및 상기 게이트 라인과 동일한 재질로 형성되는 것을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명의 실시예에 따른 액정표시장치를 좀 더 구체적으로 설명하면 다음과 같다.

도 4는 본 발명의 실시예에 따른 액정표시장치의 개략적인 구성도이고, 도 5는 도 4의 제 2 기판의 개략적인 구성도이고, 도 6은 도 5의 Ⅰ~Ⅰ`의 선상에 따른 단면도이며, 도 7은 도 5의 Ⅱ~Ⅱ`의 선상에 따른 단면도이다.

본 발명의 실시예에 따른 액정표시장치는, 도 4에 도시된 바와 같이, 내측에 일정 간격으로 배열된 복수개의 게이트 라인(G)과, 상기 게이트 라인(G)에 수직한 방향으로 일정한 간격을 갖고 배열되는 복수개의 데이터 라인(D)과, 상기 각 게이트 라인(G)과 데이터 라인(D)에 의해 정의되는 매트릭스 형태의 다수개의 화소영역(P)과, 이웃하는 화소영역(P)의 게이트 라인(G)의 소정부분을 오버랩하도록 상기 각 화소영역(P)에 형성되는 복수개의 화소전극(26)과, 상기 각 게이트 라인(G)과 데이터 라인(D)이 교차하는 부분에 형성되어 상기 게이트 라인(G)의 신호에 따라 상기 데이터 라인(D)의 신호를 각 화소전극(26)에 인가하는 복수개의 박막트랜지스터(T)를 포함하여 구성되는 제 1 기판(21a)과; 상기 제 1 기판(21a)과 대향하여 위치하며 내측에 상기 화소전극(26)에 대응되어 칼라 색상을 표현하기 위한 R, G, B 칼라필터층(28)과, 상기 칼라필터층(28)의 각 칼라별 경계부에 형성되어 상기 화소영역(P)을 제외한 부분의 빛을 차단하기 위한 블랙매트릭스층(27)과, 상기 각 게이트 라인(G)에 대응되어 형성되는 스토리지 라인(30)과, 상기 각 화소영역(P)의 각 화소전극(26)과 대응되어 상기 스토리지 라인(30)을 제외한 부분에 형성되어 화상을 구현하기 위한 공통전극(29)을 포함하여 구성되는 제 2 기판(21b)과; 상기 제 1, 제 2 기판(21a, 21b) 사이에 형성되는 액정층(23)을 포함하여 이루어져 있다.

여기서, 상기 게이트 라인(G)과 상기 게이트 라인(G)을 소정부분 오버랩하는 화소전극(26)의 사이에는 제 1 스토리지 커패시터(Cst1)가 형성된다.

또한, 상기 제 2 기판(21b)에 형성된 스토리지 라인(30)은, 도 5 및 도 6에 도시된 바와 같이, 상기 제 1 기판(21a)에 형성된 모든 게이트 라인(G)에 대응되도록 지그재그 형태를 가지는 하나의 메탈라인으로 이루어져 있다.

즉, 상기 스토리지 라인(30)은 상기 각 게이트 라인(G)을 따라 평행하게 늘어선 복수개의 수평라인과, 상기 수평라인의 끝단을 교번적으로 연결시키는 수직라인이 하나로 연결된 상태이다.

이와 같은 상기 스토리지 라인(30)에는 상기 게이트 라인(G)에 인가되는 게이트 신호가 동일하게 인가되므로 상기 스토리지 라인(30)에도 게이트 신호가 흐르게 된다.

여기서, 상기 스토리지 라인은 상기 게이트 라인과 동일한 재료를 사용할 수 있다.

한편, 상기 게이트 라인(G)의 소정부분에는, 상술한 바와 같이, 화소전극(26)이 오버랩되어 있으므로, 상기 스토리지 라인(30)과 상기 게이트 라인(G)에 오버랩되는 화소전극(26)의 사이에는 제 2 스토리지 커패시터(Cst2)가 형성된다.

그리고, 상기 스토리지 라인(30)을 제외한 제 2 기판(21b)의 전면에는 공통전극(29)이 형성되며, 상기 공통전극(29)에는 제 1 기판(21a)에 형성된 공통전극라인(도시되지 않음)으로부터 Ag도트(도시되지 않음)를 통하여 공통전압(Vcom)을 인가받게 된다.

여기서, 상기 스토리지 라인(30)은 상기 공통전극(29)과 동일층에 형성되므로, 상기 스토리지 라인(30)과 상기 공통전극(29)은 서로 쇼트되지 않도록 소정간격 이격되어 형성된다.

그러나, 상기 공통전극(29)은 상기 스토리지 라인(30)의 양 끝단을 오버랩하도록 형성되어 있으며, 상기 오버랩하는 부분에서의 상기 공통전극(29)과 상기 스토리지 라인(30)의 양 끝단 사이에는, 도 7에 도시된 바와 같이, 상기 공통전극(29) 및 스토리지 라인(30)의 쇼트를 방지하기 위해 산화 실리콘이나 질화 실리콘과 같은 절연물질을 사용하여 절연막(31)을 형성하게 된다.

이와 같이, 상기 스토리지 라인(30)의 끝단을 상기 절연막(31)의 두께만큼 낮게 하고 상기 절연막(31)의 상부에서 상기 공통전극(29)이 서로 이어지도록 함으로써, 상기 공통전극(29)이 상기 스토리지 라인(30)에 의해서 양쪽으로 단선되는 것을 방지할 수 있다.

이와 같이 구성된 액정표시장치의 하나의 화소에 대하여 좀 더 구체적으로 설명하면 다음과 같다.

도 8은 본 발명에 따른 액정표시장치에서의 하나의 화소에 대한 등가회로도이다.

본 발명에 따른 액정표시장치의 각 화소의 등가회로는, 도 8에 도시된 바와 같이, 제 1 기판(21a)에 형성되는 데이터 라인(D) 및 게이트 라인(G)에 각각 소스 전극과 게이트 전극이 연결되는 박막트랜지스터(T)와, 상기 박막트랜지스터(T)의 드레인 전극에 연결되는 화소전극(26)과 상기 제 2 기판(21b)에 형성되는 공통전극(29) 사이에 형성되는 액정 커패시터(CLC)와 상기 박막트랜지스터(T)의 드레인 전극에 연결된 화소전극(26)과 근접한 게이트 라인(G) 사이에 형성되는 제 1 스토리지 커패시터(Cst1)와, 상기 화소전극(26) 중 상기 각 게이트 라인(G)에 오버랩된 부분과 상기 스토리지 라인(30) 사이에 형성되는 제 2 스토리지 커패시터(Cst2)로 구성되어 있다.

먼저, 게이트 라인(G)에 게이트 신호가 인가되어 박막트랜지스터(T)가 턴-온 되면, 데이터 라인(D)으로부터 데이터 신호에 따라 설정된 계조전압이 각 화소전극(26)에 매 프레임마다 인가된다.

이때, 상기 스토리지 라인(30)에도 게이트 신호가 인가되어 상기 스토리지 라인(30)에도 게이트 신호가 흐르게 된다.

이후, 상기 화소전극(26)에 인가되는 계조전압과 공통전극(29)에 인가되는 공통전압(Vcom)의 차이에 해당하는 화소전압이 상기 액정층(23)에 인가되어 이 전계의 세기에 대응하는 투과율로 빛이 투과되도록 한다.

이때, 상기 액정 커패시터(Clc) 및 제 1, 제 2 스토리지 커패시터(Cst1, Cst2)가 상기 화소전극(26)에 인가된 상기 계조전압을 1 프레임 동안 유지함으로써 상기 1 프레임의 화상을 표시한다.

여기서, 상기 액정 커패시터(Clc) 및 제 1, 제 2 스토리지 커패시터(Cst1, Cst2)에는 상기 계조전압에 따른 전하량이 충전되는데, 이와 같이 상기 제 1 스토리지 커패시터(Cst1) 이외에도 상기 제 2 스토리지 커패시터(Cst2)를 더 구성함으로써 킥백전압에 의한 플리커 현상을 최소화 할 수 있다.

즉, 상술한 바와 같이, 상기 킥백전압의 크기는 상기 스토리지 커패시터(Cst1, Cst2)의 용량의 크기에 반비례하므로, 상기와 같이 제 2 스토리지 커패시터(Cst2)를 더 추가하여 전체 스토리지 커패시터(Cst1, Cst2)의 용량을 증가시킴으로써 상기 킥백전압의 크기를 감소시킬 수 있다.

결과적으로, 상기 킥백전압에 의한 플리커 현상을 최소화할 수 있다.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

이상에서 설명한 바와 같은 본 발명에 따른 액정표시장치에는 다음과 같은 효과가 있다.

본 발명에 따른 액정표시장치의 제 2 기판에는 제 1 기판에 형성된 각 게이트 라인에 대응되도록 스토리지 라인이 형성되어 있어서, 상기 스토리지 라인과 상기 게이트 라인의 일부에 오버랩된 화소전극 사이에 스토리지 커패시터를 형성함으로써 킥백전압의 크기를 감소시킬 수 있다.

따라서, 상기 킥백전압에 의한 플리커 현상을 최소화 할 수 있다.

도 1은 종래의 액정표시장치의 개략적인 구성도

도 2는 종래의 액정표시장치에서의 하나의 화소에 대한 등가회로도

도 3은 기생 커패시터에 의한 화소전압의 변화를 설명하기 위한 신호파형도

도 4는 본 발명의 실시예에 따른 액정표시장치의 개략적인 구성도

도 5는 도 4의 제 2 기판의 개략적인 구성도

도 6은 도 5의 Ⅰ~Ⅰ`의 선상에 따른 단면도

도 7은 도 5의 Ⅱ~Ⅱ`의 선상에 따른 단면도

도 8은 본 발명에 따른 액정표시장치에서의 하나의 화소에 대한 등가회로도

＊도면의 주요부에 대한 부호 설명

21a : 제 1 기판 21b : 제 2 기판

23 : 액정층 26 : 화소전극

27 : 블랙매트릭스층 28 : 칼라필터층

29 : 공통전극 30 : 스토리지 라인

D : 데이터 라인 G : 게이트 라인

T : 박막트랜지스터

Claims

내측에 다수개의 게이트 라인 및 이에 수직교차하는 데이터 라인에 의해 정의되는 화소영역과, 상기 화소영역과 이웃하는 게이트 라인의 소정부분을 오버랩하도록 상기 화소영역에 형성되는 화소전극을 구비한 제 1 기판과;

상기 제 1 기판과 대향하며 내측에 상기 각 게이트 라인에 대응하여 형성되는 스토리지 라인을 포함하여 구성되는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,

상기 스토리지 라인은 상기 게이트 라인을 따라 지그재그 형태로 형성되는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,

상기 제 1 기판의 화소전극과 마주보도록 상기 스토리지 라인을 제외한 제 2 기판의 전면에 형성되는 공통전극을 더 포함하여 구성되는 것을 특징으로 하는 액정표시장치.
제 3 항에 있어서,

상기 공통전극은 상기 스토리지 라인의 양 끝단을 오버랩하도록 형성되며, 상기 오버랩되는 부분에 위치한 상기 공통전극과 상기 스토리지 라인 사이에는 절연막이 형성되는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,

상기 스토리지 라인에는 상기 게이트 라인에 인가되는 게이트 신호가 인가되는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,

상기 제 1 기판과 제 2 기판사이에 형성되는 액정층을 더 포함하여 구성되는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,

상기 스토리지 라인은 메탈 및 상기 게이트 라인과 동일한 재질로 형성되는 것을 특징으로 하는 액정표시장치.