KR20050043512A - 결정 결함을 이용한 게더링층 형성방법 - Google Patents

Abstract

본 발명은 결정 결함을 이용한 게더링층 형성방법에 관한 것이다.

본 발명에서 제안된 게더링층 형성방법은, 활성영역과 비활성영역을 포함하는 실리콘 기판의 전면(front side)에 제 1 버퍼층을 형성하는 단계와, 상기 실리콘 기판의 배면(back side)이 위로 향하도록 상기 기판을 위치 정렬한 후, 상기 기판 배면의 비활성영역에만 선택적으로 플라즈마를 가하여 상기 실리콘 기판 배면의 비활성영역에 결정 결함을 생성시키는 단계와, 상기 실리콘 기판의 배면에 제 2 버퍼층을 형성함과 동시에 상기 결함 형성부에 게더링층을 형성하는 단계 및 상기 제 1 버퍼층을 제거하는 단계를 포함한다.

상기와 같이 게더링층을 제조할 경우, 활성영역 내의 유해한 결함이나 금속 불순물을 다비이스 특성과 관계없는 특정 영역(비활성영역)에 만들어진 게더링층을 통해 제거할 수 있어, 활성영역의 결함 감소에 기여할 수 있게 되므로, 수율을 비약적으로 높일 수 있을 뿐 아니라 디바이스의 특성을 향상시킬 수 있게 된다.

Description

결정 결함을 이용한 게더링층 형성방법{Method for forming gettering layer using a crystal defect}

본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 새로운 형태의 게더링 방법을 제안하여 디바이스의 특성 향상과 수율 향상을 도모할 수 있도록 한 결정 결함을 이용한 게더링층 형성방법에 관한 것이다.

반도체 소자의 고집적화와 미세화가 진전되어, 디바이스의 총합적인 특성의 향상, 수율 향상의 요구가 증가됨에 따라 디바이스의 활성영역중에 존재하는 금속 불순물을 효율적으로 저감시킬 수 있는 기술 개발에 대한 중요성이 점차 커지고 있다. 이를 실현하기 위하여 현재는 프로세스의 청정화와 게더링 기술이 행해지고 있다.

불순물 획득과 관련된 게더링 기술은, 결정 기판 중에서 디바이스 특성과 관계없는 곳(예컨대, 비활성영역)에 존재하는 결함에, 디바이스의 활성영역에 존재하는 유해한 결함이나 불순물을 흡수시키는 기술로서, 그것을 위해서는 인위적으로 결함 중심을 만들 필요가 있다.

결함 중심을 만드는 방법은 크게 둘로 구분되는데, 그 하나는 외부에서 조작하는 엑스트린식 게더링(Extrinsic Gettering:이하, EG라 한다)이고, 다른 하나는 내부에 개재하는 요소를 이용하는 인트린식 게더링(Intrinsic Gettering:이하 IG라 한다)이다.

EG는 불순물을 포획하는 결함 중심 즉, 게더링층이 웨이퍼 배면(back side) 근방에 있는 것으로, 공정 초기 시점에 외부에서 인위적으로 웨이퍼 내부에 포획 사이트(gathering site)를 만들어 주는 것이고, IG는 게더링층이 웨이퍼 내부에 있는 것으로, 웨이퍼 제작시에 포획을 목적으로 웨이퍼 내에 제작하는 것이다.

EG는 다시, 표면처리에 의한 게더링과 배면처리에 의한 게더링으로 구분되며, 전자의 대표적인 예로는 할로겐 함유 산화처리, 어닐 처리, 확산 처리, CVD막 형성 처리를 들 수 있고, 후자의 대표적인 예로는 연마(래핑, 그라인딩, 샌드 블라스트), 스크래치, 레이저 조사, CVD막(질화막) 형성, 이온주입, 인유리 처리를 들 수 있다.

EG에서의 표면처리는 의식해서 하는 것이 아니라 각 프로세스마다 결과적으로 실시되고 있는 것으로, 인프로세스 처리이다. 그러나 배면처리는 웨이퍼 배면에 기계적인 손상이나 막을 형성시키는 것으로, 어느 공정에 도입하느냐가 포인트이다. 기계적인 연마는 프로세스 도중에서는 표면의 디바이스에 손상을 줄 가능성이 있기 때문에 공정 스타트 시점이 적합하다. 다른 처리(스크래치 처리나 CVD막, 인유리 처리 등)도 동일하다. 이온주입에 의한 데미지층의 형성은 공정 도중에서도 도입되기 때문에 유효하고, MOS LSI 등에서는 널리 실용화되고 있다. 이 경우는 소스·드레인 확산의 직전이 유효하다.

반면, IG의 대표적인 예는 격자간 산소의 석출을 포획 사이트로 이용한 것으로, 이는 실리콘 결정 성장시 실리콘중에 용해되어 있는 과잉 산소가 열처리에 의해 결정 내부에 석출되어 그 주위에 0.1 ~ 1㎛ 정도 크기의 결함을 형성하면, 그것에 의해 결정 격자에 변형이 생겨, 이것이 게더링 중심으로 작용되도록 한 것이다.

배면처리등의 EG법과는 달리 IG법으로 형성된 미소 결함은 LSI의 전과정을 통해 소멸하지 않고, 그 효과가 지속된다. 하지만 이 기술에서는 탄소 원자의 거동 등 불명확한 점도 많다.

상술한 설명에서 알 수 있듯이 게더링 기술은 인위적으로, 또는 프로세스상의 필연으로서 실리콘 기판의 활성영역에서의 결함 감소에 기여하고 있고, 수율을 높이기 위한 유효 수단으로 사용되고 있다. 일반적으로 낮은 레벨의 수율을 비약적으로 높이는 것도 바로 이 방법이다.

이처럼, 게더링 기술은 디바이스의 특성 향상이나 수율 향상 측면에서 중요한 위치를 차지하고 있고, 그 역사가 오래된데도 불구하고 기술적으로 많은 노하우를 포함하고 있으며, 또 실리콘 단결정 재료의 문제도 포함하고 있고, 그 메커니즘도 별로 명확하지 않다.

따라서, 디바이스의 특성 향상과 수율 향상을 도모하기 위해서는 새로운 형태의 게더링 기술 보급이 필연적이라 할 수 있다.

이에 본 발명의 목적은, 웨이퍼 배면에 플라즈마를 가해 인위적으로 결함을 생성시킨 뒤, 이것에 의해 만들어지는 포획 사이트를 게더링층으로 이용하므로써, 디바이스의 특성 향상과 수율 향상을 도모할 수 있도록 한 결정 결함을 이용한 게더링층 형성방법을 제공함에 있다.

상기 목적을 달성하기 위하여 본 발명에서는, 활성영역과 비활성영역을 포함하는 실리콘 기판의 전면(front side)에 제 1 버퍼층을 형성하는 단계와; 상기 실리콘 기판의 배면(back side)이 위로 향하도록 상기 기판을 위치 정렬한 후, 상기 기판 배면의 비활성영역에만 선택적으로 플라즈마를 가하여 상기 실리콘 기판 배면의 비활성영역에 결정 결함을 생성시키는 단계와; 상기 실리콘 기판의 배면에 제 2 버퍼층을 형성함과 동시에 상기 결함 형성부에 게더링층을 형성하는 단계; 및 상기 제 1 버퍼층을 제거하는 단계를 포함하는 결정 결함을 이용한 게더링층 형성방법이 제공된다.

이때, 제 1 버퍼층은 PE(Plasma Enhanced) 질화막으로 형성되고, 제 2 버퍼층은 산화막과 폴리실리콘막의 적층 구조로 형성된다. 또, 제 2 버퍼층 형성후에는 열처리 공정을 추가하는 것이 바람직하다.

상기와 같이 공정을 진행하면, 디바이스 내의 활성영역에 존재하는 유해한 결함이나 금속 불순물을 실리콘 기판 배면의 비활성영역에 형성된 게더링층을 통해 쉽게 제거할 수 있게 된다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.

도 1 내지 도 5는 본 발명에서 제안된 게더링층 형성방법을 보인 공정순서도이다. 이를 참조하여 그 제조방법을 제 5 단계로 구분하여 설명하면 다음과 같다.

제 1 단계로서, 도 1과 같이 활성영역과 비활성영역을 포함하는 실리콘 기판(10)을 준비한다. 상기 도면에서 참조부호 a는 반도체 소자가 형성되는 전면을, 그리고 참조부호 b는 반도체 소자 형성이 이루어지지 않는 배면을 나타낸다.

제 2 단계로서, 도 2와 같이 실리콘 기판(10) 전면에 질화막 재질의 제 1 버퍼층(20)을 형성한다. 여기서는 일 예로서, 제 1 버퍼층(20)을 질화막 재질로 한정하였으나, 버퍼층은 굳이 PE(Plasma Enhanced) 질화막이 아니어도 상관없다.

이와 같이 기판 전면(a)에 버퍼층(20)을 별도 더 형성한 것은 후속 공정 진행시, 설비에 계속해서 실리콘 기판(10)의 전면(a)을 접촉하여 이동시키기 때문에 버퍼층을 형성하지 않을 경우, 반도체 소자가 만들어질 기판(10) 전면(a) 쪽에 스크래치가 발생될 소지가 있기 때문이다. 그러므로, 제 1 버퍼층(20)은 충분히 두껍게, 그리고 스트레스에 대한 내성이 강한 막질로 형성하는 것이 중요하다.

제 3 단계로서, 도 3과 같이 실리콘 기판(10)을 뒤집어, 실리콘 기판(10)의 배면(b)이 위로 향하도록 기판(10)을 위치 정렬한 후, 상기 기판(10) 배면(b)의 비활성영역에 플라즈마를 가한다. 그 결과, 기판(10) 배면(b)의 비활성영역에만 선택적으로 도시된 형태의 결정 결함(d)이 생성된다.

제 4 단계로서, 도 4와 같이 결정 결함(d)이 생성된 실리콘 기판(10)의 배면(b)에 소정 두께의 제 2 버퍼층(30)을 형성한다. 제 2 버퍼층(30) 형성시, 실리콘 기판(10)의 배면(b) 근방에서는 기 생성된 결함(d)으로 인해 결정 격자의 변형이 발생하게 되고, 그 결과 제 2 버퍼층(30)과의 경계면에 포획 사이트로 작용될 게더링층(40)이 만들어지게 된다.

이때, 제 2 버퍼층(40)은 산화막과 폴리실리콘막의 적층 구조로 형성된다.

이처럼, 기판(10) 상에 직접 폴리실리콘막을 형성하지 않고, 기판(10)과 폴리실리콘막 사이에 산화막을 개재한 것은 폴리실리콘과 실리콘 기판과의 접착성이 좋지 않기 때문이다. 제 2 버퍼층(30) 형성후에는 열처리를 더 실시할 수도 있는데, 이 역시 상기 막질들 간의 접착력을 향상시키기 위함이다.

제 5 단계로서, 도 5와 같이 다시 실리콘 기판(10)을 뒤집어, 실리콘 기판(10)의 전면(a)이 위로 향하도록 기판(10)을 위치 정렬한 후, 제 1 버퍼층(20)을 제거한다. 이후, 일련의 펩(FAB.) 제조 공정을 거쳐 실리콘 기판(10) 전면에 반도체 소자를 형성하고, 펩 제조 공정이 완료되면 제 2 버퍼층(30)을 제거하므로써, 소자 제조를 완료한다.

이와 같은 게더링층(40) 형성 공정은 프로세스 도중에 실시하면 표면의 디바이스에 손상을 줄 가능성이 있기 때문에 공정 스타트 시점 즉, 초기 산화막 공정 직전에 실시하는 것이 바람직하다.

상기와 같이 공정을 진행할 경우, 활성영역에 존재하는 유해한 결함이나 금속 불순물을 디바이스 특성과 관계없는 비활성영역에 만들어진 게더링층(40)을 통해 쉽게 제거할 수 있어, 활성영역의 결함 감소에 기여할 수 있게 되므로, 낮은 레벨의 수율을 비약적으로 높일 수 있을 뿐 아니라 디바이스의 특성 또한 향상시킬 수 있게 된다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위 내에서 당업자에 의해 다양하게 변형 실시될 수 있다.

이상에서 살펴본 바와 같이 본 발명에 의하면, 디바이스 내에 존재하는 유해한 결함이나 금속 불순물을 실리콘 기판 배면의 비활성영역에 형성된 게더링층을 통해 쉽게 제거할 수 있으므로, 디바이스의 특성 향상과 수율 향상을 도모할 수 있게 된다.

도 1 내지 도 5는 본 발명에 의한 게더링층 형성방법을 보인 공정순서도이다.

Claims (4)

1. 활성영역과 비활성영역을 포함하는 실리콘 기판의 전면(a)에 제 1 버퍼층을 형성하는 단계;

   상기 실리콘 기판의 배면(b)이 위로 향하도록 상기 기판을 위치 정렬한 후,

   상기 기판 배면의 비활성영역에만 선택적으로 플라즈마를 가하여 상기 실리콘 기판 배면의 비활성영역에 결정 결함을 생성시키는 단계;

   상기 실리콘 기판의 배면에 제 2 버퍼층을 형성함과 동시에 상기 결함 형성부에 게더링층을 형성하는 단계; 및

   상기 제 1 버퍼층을 제거하는 단계를 포함하는 것을 특징으로 하는 결정 결함을 이용한 게더링층 형성방법.
2. 제 1 항에 있어서,

   상기 제 1 버퍼층은 플라즈마 인핸스트 질화막으로 형성하는 것을 특징으로 하는 결정 결함을 이용한 게더링층 형성방법.
3. 제 1 항에 있어서,

   상기 제 2 버퍼층은 산화막과 폴리실리콘막의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자 제조용 게더링층 형성방법.
4. 제 3 항에 있어서,

   상기 제 2 버퍼층 형성후, 열처리 공정을 더 포함하는 것을 특징으로 하는 반도체 소자 제조용 게더링층 형성방법.