KR20050034401A - 소프트 에러율 내성 및 래치업 내성을 증진시키기 위한 웰구조를 갖는 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

소프트 에러율 내성 및 래치업 내성을 증진시키기 위한 웰 구조를 갖는 반도체 장치 및 그 제조 방법을 제공한다. 이 장치는 제 1 도전형의 반도체기판 내에 형성되는 제 1 도전형의 제 1 웰들 및 제 2 도전형의 제 2 웰들을 구비한다. 상기 제 2 웰에는 제 1 도전형의 소오스/드레인을 갖는 제 1 도전형의 모오스페트들이 형성되고, 상기 제 1 웰에는 제 2 도전형의 소오스/드레인을 갖는 제 2 도전형의 모오스페트들이 형성된다. 상기 제 1 웰들의 아래이면서, 상기 제 2 도전형 모오스페트들의 드레인 아래인 영역에는 제 2 도전형의 제 3 웰이 형성된다. 상기 제 1 웰은 상기 제 3 웰들 사이로 상기 반도체기판에 연결될 수 있다.

Description

소프트 에러율 내성 및 래치업 내성을 증진시키기 위한 웰 구조를 갖는 반도체 장치 및 그 제조 방법{Semiconductor Device Having Well Structure For Improving Soft Error Rate Immunity And Latch-up Immunity And Fabrication The Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 소프트 에러율 내성 및 래치업 내성을 증진시키기 위한 웰 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
일반적으로 알려진 것처럼, 씨모스 소자들(Complementary Metal Oxide Semiconductor Devices, CMOS devices)은 전력 소모(power dissipation), 노이즈 마아진(noise margin) 및 신뢰성(reliability) 등과 같은 특성들이 우수하다. 이에 따라, 상기 씨모스 소자들은 메모리 소자(memory device), 마이크로 프로세서(microprocessor) 또는 주문형 반도체(application specific integrated circuits, ASIC)와 같은 다양한 반도체 제품들에서 사용되고 있다.
특히, 낮은 스탠바이(standby) 전류값과 높은 데이타 유지(data retention) 능력을 갖는 에스램(Static RAM)은 주변회로 영역 뿐만이 아니라 메모리 셀 영역까지도 상기 씨모스 소자들로 구성될 수 있다. 즉, 상기 에스램의 단위 셀은 각각 두개씩의 구동 트랜지스터들(driver transistors), 접근 트랜지스터들(access transistors) 및 부하 트랜지스터들(load transistors)을 구비하는데, 상기 구동 및 접근 트랜지스터들은 NMOSFETs로 구성되고 상기 부하 트랜지스터들은 PMOSFETs로 구성될 수 있다. 풀 씨모스 셀이라고 불리는 이러한 에스램 셀은 대기 전류(small stand-by current)가 작고 노이즈 마진(large noise margin)이 크기 때문에, 낮은 전원전압이 요구되는 고성능 에스램에 널리 사용된다.
하지만, 씨모스 소자들, 특히 씨모스 인버터를 포함하는 반도체 소자들은 소프트 에러(soft error) 및 래치업(latch-up) 등의 문제를 가질 수 있다.
상기 소프트 에러는 알파 입자(alpha particle) 또는 우주선(cosmic ray)에 의해 반도체기판에서 생성되는 전자-홀 쌍(electron-hole pair, EHP)에 의해, 메모리 셀에 저장된 정보가 소실되는 과정이다. 이러한 정보의 소실은 (디램의 커패시터 하부 전극 또는 에스램의 구동 트랜지스터의 드레인과 같은) 소정의 단자에서의 전하량이 임계값 이상에 도달할 때 발생한다. 한편, 반도체 장치가 고집적화되더라도 상기 디램의 정보 저장소는 소정의 정전용량을 유지한다. 이에 따라, 디램에서의 소프트 에러률(soft error rate)은 고집적화에 큰 상관이 없다. 하지만, 커패시터를 사용하지 않는 에스램의 메모리 셀은 동작 원리의 차이로 인해, 고집적화에 수반하는 정전용량의 감소가 불가피하다. 그 결과, 반도체 장치가 고집적화될 수록, 에스램에서 소프트 에러에 대한 내성은 중요한 기술적 과제로 요청되고 있다.
상기 소프트 에러에 대한 내성을 증가시키기 위한 종래의 기술의 일 실시예는 미국특허번호 5,877,051에서 발견될 수 있으며, 도 1은 이 실시예를 개략적으로 설명하기 위한 공정 단면도이다.
도 1을 참조하면, 반도체기판(10)의 소정영역에는 복수개의 엔웰들(20n) 및 피웰들(20p)이 배치된다. 상기 엔웰(20n)에는 복수개의 PMOSFETs이 형성되고, 상기 피웰(20p)에는 복수개의 NMOSFETs이 형성된다. 상기 NMOSFETs과 PMOSFETs은 소자분리막(15)에 의해 정의되는 활성영역들 상에 형성된 게이트 절연막(50) 및 상기 게이트 절연막(50) 상에 형성된 게이트 전극(30)들을 포함한다. 이에 더하여, 상기 NMOSFETs는 상기 피웰(20p)에 형성된 엔형의 불순물 영역들(40n)을 포함하고, 상기 PMOSFETs는 상기 엔웰(20n)에 형성된 피형의 불순물 영역들(40p)을 포함한다. 이렇게 구성되는, 상기 NMOSFETs과 PMOSFETs들은 도시되지 않은 소정의 배선들에 의해 연결되어, 씨모스 인버터(CMOS inverter), 플립플롭 회로(flip-flop circuit) 또는 씨모스 에스램 셀 등을 구성할 수 있다.
소프트 에러에 대한 내성을 증가시키는 방법으로, 종래에는 상기 피웰(20p)의 아래에 깊은 엔웰(deep N-well, 60n)을 형성한다. 상기 깊은 엔웰(60n)은 고에너지 입자의 관통 길이(funneling length)를 짧게 만들어서, EHP의 생성을 최소화하는 역할을 한다. 이에 더하여, 상기 깊은 엔웰(60n)은 고에너지 입자에 의해 생성된 전하들의 일부를 수거(collection)함으로써, 상기 인버터의 단자(node)에 축적되는 전하량을 줄인다. 하지만, 소프트 에러률에 대한 내성을 증가시키는 상기 깊은 엔웰(60n)은 래치업 내성의 악화를 유발할 수도 있다.
상기 래치업(latch-up)은 씨모스 소자의 제조에서 중요한 기술적 문제로서, Richard S. Muller와 Theodore I. Kamins가 저술한 "Device Electronics For Integrated Circuits"의 458 내지 465쪽에서와 같이, 다양한 교과서들에서 설명되고 있다. 상기 래치업은 상기 NMOSFETs과 PMOSFETs에 의해 형성되는 기생 싸이리스터(parasitic thyristor) 구조의 결과이다. Muller에 의해 설명되는 것처럼, 상기 래치업에 대한 민감성(susceptibility)을 줄이는 방법으로는 웰의 저항을 낮추는 방법이 사용될 수 있다. 이러한 웰 저항의 감소는 웰에서 전하들을 빨리 배출하는 것을 가능하게 하여, 래치업의 원인이 되는 웰 전위의 비정상적인 변화를 예방할 수 있는 것으로 알려지고 있다. 특히, 상기 래치업의 문제는 낮은 전하이동도(mobility) 등의 이유때문에, 전자에 비해 홀의 경우가 더욱 취약하다. 이에 따라, 상기 래치업에 대한 민감성을 줄이는 기술은 피웰(20p)의 전기적 저항을 줄이는 데 집중되고 있다.
도 2는 상기 피웰 저항의 감소 방법을 설명하기 위한 공정단면도이고, 도 3a 및 도 3b는 각각 도 1 및 도 2의 피웰들의 전기적 저항을 개략적으로 표현하기 위한 저항회로도들이다.
먼저, 도 3a를 참조하면, 도 1에 도시된 상기 피웰(20p)은 엔형의 웰들(20n, 60n)에 의해 하부면 및 측면이 둘러싸임으로써, 긴 라인 형태를 갖는다. 이에 따라, 상기 피웰(20p)의 저항은 상기 피웰(20p)에 순방향으로 연결되는 도전성 구조체, 예를 들면, 웰 스트랩핑(well strapping)들의 간격에 의해 결정된다. 따라서, 웰 저항을 줄이기 위해서는, 웰에 연결되는 상기 도전성 구조체들의 밀도를 증가시키는 것이 바람직하다. 하지만, 이처럼 웰 픽업 등의 밀도를 증가시키는 방법은 반도체 장치의 고집적화에 역행하는 방법으로 바람직하지 않다.
한편, 도 2에 도시된 것처럼, 상기 피웰(20p)이 엔형의 웰들(20n, 60n)로 둘러싸이지 않도록, 상기 깊은 엔웰(60n)을 형성하지 않는 웰 구조가 가능하다. 이러한 웰 구조는 도 3b에 도시된 것처럼, 웰 저항이 병렬적으로 연결된 구조에 상응한다. 이러한 병렬적 저항 연결 구조에 의해, 상기 피웰(20p)의 저항은 감소되어 상기 래치업에 대한 민감성을 줄일 수 있다. 하지만, 상기 피웰(20p)의 아래에 상기 깊은 엔웰(60n)이 형성되지 않는 웰 구조는 상기 소프트 에러에 대한 내성을 줄이는 결과를 초래한다.
본 발명이 이루고자 하는 기술적 과제는 소프트 에러 및 래치업에 대한 내성이 증가된 씨모스 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 기술적 과제는 소프트 에러 및 래치업에 대해 증가된 내성을 가지면서, 동시에 고집적화에 적합한 웰 구조를 갖는 씨모스 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 소프트 에러 및 래치업에 대해 증가된 내성을 갖는 씨모스 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 반도체기판의 소정영역에 국부적으로 형성된 깊은 엔웰을 구비하는 씨모스 소자를 제공한다. 본 발명의 일 특징은 인버터를 구성하는 NMOSFET의 소정 영역 아래에 상기 깊은 엔웰을 배치함으로써, 소프트 에러 및 래치업에 대한 내성이 증가된 씨모스 셀을 구현하는 데 있다.
본 발명의 일 실시예에 따르면, 제 1 도전형의 반도체기판 내에 제 1 도전형의 제 1 웰들 및 제 2 도전형의 제 2 웰들이 형성된다. 상기 제 2 웰에는 제 1 도전형의 소오스/드레인을 갖는 제 1 도전형의 모오스페트들(MOSFETs)이 형성되고, 상기 제 1 웰에는 제 2 도전형의 소오스/드레인을 갖는 제 2 도전형의 모오스페트들이 형성된다. 상기 제 1 웰들의 아래이면서, 상기 제 2 도전형 모오스페트들의 드레인 아래인 영역에는 제 2 도전형의 제 3 웰이 형성된다.
상기 제 1 도전형은 피형이고, 상기 제 2 도전형은 엔형인 것이 바람직하다. 상기 제 1 도전형의 모오스페트들 및 제 2 도전형의 모오스페트들은 씨모스 인버터(CMOS inverter) 또는 플립-플롭(flip-flop) 회로를 구성하는 것이 바람직하다. 이에 더하여, 상기 제 1 도전형의 모오스페트들은 에스램의 부하 트랜지스터들(load transistors)을 구성하고, 상기 제 2 도전형의 모오스페트들은 에스램의 구동 트랜지스터들(driver transistors) 및 전송 트랜지스터들(transfer transistors)을 구성할 수 있다. 또한, 상기 제 1 웰은 상기 제 3 웰들 사이로 상기 반도체기판에 연결되는 것이 바람직하다.
상기 제 3 웰들의 아래 및 상기 제 3 웰들 사이의 반도체기판 내에는 제 1 도전형의 제 4 웰이 더 배치된다. 이때, 상기 제 1 웰들은 제 3 웰들 사이로 상기 제 4 웰에 연결된다.
또한, 상기 제 3 웰은 상기 제 2 웰의 하부에 연결되는 것이 바람직한데, 상기 제 2 웰의 하부 전 영역에 형성될 수도 있다.
본 발명은 반도체기판에 형성된 제 1 및 제 2 구동 트랜지스터들, 제 1 및 제 2 전송 트랜지스터들 및 제 1 및 제 2 부하 트랜지스터들을 구비하는 에스램 반도체 장치에 적용될 수 있다. 이 에스램 반도체 장치는 상기 제 1 및 제 2 구동 트랜지스터들 및 상기 제 1 및 제 2 전송 트랜지스터들이 배치되는 피웰(P-well) 및 상기 제 1 및 제 2 부하 트랜지스터들이 배치되는 엔웰(N-well)을 구비한다. 또한, 상기 구동 트랜지스터들의 드레인 아래이면서, 상기 피웰의 아래인 영역에는 깊은 엔웰(deep N-well)이 배치된다.
이에 더하여, 상기 깊은 엔웰들 사이에는, 상기 피웰의 하부에 연결되는 깊은 피웰(deep P-well)이 배치될 수 있다. 이때, 상기 깊은 피웰은 상기 반도체기판의 전체 영역에서 상기 깊은 엔웰의 하부에 배치될 수 있다. 또한, 상기 깊은 엔웰은 상기 엔웰의 하부에 연결되는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 반도체기판의 소정영역에 웰을 국부적으로 형성하는 반도체 소자의 제조 방법을 제공한다. 이 방법은 반도체기판 내에 제 1 도전형의 제 1 웰들 및 제 2 도전형의 제 2 웰들을 형성하는 단계를 포함한다. 이어서, 상기 반도체기판 내에, 상기 제 2 웰에 연결되면서 상기 제 1 웰들의 소정영역 아래에 배치되는 제 2 도전형의 제 3 웰들을 형성한다. 이후, 제 1 도전형의 소오스/드레인을 갖는 제 1 도전형의 모오스페트들을 상기 제 2 웰에 형성하고, 제 2 도전형의 소오스/드레인을 갖는 제 2 도전형의 모오스페트들을 상기 제 1 웰에 형성한다.
상기 제 1 웰들을 형성하는 단계는 상기 제 2 웰들을 형성하기 전 또는 후에 실시될 수 있고, 상기 제 3 웰들을 형성하는 단계는 상기 제 1 웰들 및 상기 제 2 웰들을 형성하기 전 또는 후에 실시될 수 있고, 상기 제 1 도전형의 모오스페트들을 형성하는 단계는 상기 제 2 도전형의 모오스페트들을 형성하기 전 또는 후에 실시될 수 있다.
이에 더하여, 상기 제 3 웰들을 형성하기 전 또는 후에, 상기 제 3 웰들의 아래 및 상기 제 3 웰들 사이의 반도체기판 내에 제 1 도전형의 제 4 웰을 형성하는 단계를 더 실시할 수 있다.
바람직하게는, 상기 제 1 도전형은 피형이고, 상기 제 2 도전형은 엔형이다. 또한, 상기 제 1 모오스페트 및 상기 제 2 모오스페트를 형성한 후에는, 상기 제 1 모오스페트 및 상기 제 2 모오스페트가 씨모스 인버터를 구성하도록, 상기 제 1 및 제 2 모오스페트의 소오스/드레인 단자들 및 게이트 단자들을 연결하는 배선을 더 형성하는 것이 바람직하다. 이때, 상기 제 3 웰들은 상기 배선에 의해 연결되는 상기 제 1 모오스페트의 소오스/드레인 단자의 아래에 형성되는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 반도체기판의 소정영역에 국부적으로 깊은 엔웰을 형성하는 반도체 소자의 제조 방법을 제공한다. 이 방법은 반도체기판 내의 소정영역에 깊은 엔웰들을 형성한 후, 상기 반도체기판 내에서 상기 깊은 엔웰 상에 배치되는 피웰들 및 엔웰들을 형성하는 단계를 포함한다. 이때, 상기 피웰들은 상기 깊은 엔웰들 사이로 상기 반도체기판에 연결되고, 상기 엔웰들은 상기 깊은 엔웰들에 연결된다. 이어서, 상기 피웰에는 에스램의 부하 트랜지스터들을 형성하고, 상기 엔웰에는 에스램의 구동 트랜지스터들 및 전송 트랜지스터들을 형성한다.
바람직하게는, 상기 깊은 엔웰은 상기 구동 트랜지스터의 드레인 아래이면서 상기 피웰의 아래인 영역에 형성된다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
본 발명은 씨모스 에스램의 메모리 셀에 적용될 수 있다. 이처럼 씨모스 에스램에 적용되는 본 발명의 일 실시예는 아래 도 5a 내지 도 8a 및 도 5b 내지 도 8b를 통해 상세하게 설명하기로 한다. 하지만, 본 발명은 씨모스 인버터(CMOS inverter)를 구비하는 다양한 씨모스 소자(예를 들면, 플립플롭 회로 또는 씨모스 에스램의 메모리 셀 등과 같은 씨모스 소자)에 범용적으로 사용될 수 있다. 먼저, 상기 씨모스 인버터를 구비하는 씨모스 소자의 한 실시예로서, (도 4에 도시된) 씨모스 에스램 셀의 등가회로도를 살펴봄으로써, 씨모스 에스램 셀의 일반적인 구성에 대해 설명한다.
도 4를 참조하면, 씨모스 에스램 셀은 한 쌍의 구동 트랜지스터들(a pair of driver transistors; TD1, TD2), 한 쌍의 전송 트랜지스터들(a pair of transfer transistors; TA1, TA2) 및 한 쌍의 부하 트랜지스터들(a pair of load transistors; TL1, TL2)로 구성된다. 여기서, 상기 한 쌍의 구동 트랜지스터들(TD1, TD2) 및 한 쌍의 전송 트랜지스터들(TA1, TA2)는 모두 NMOS 트랜지스터인 반면에, 상기 한 쌍의 부하 트랜지스터들(TL1, TL2)는 모두 PMOS 트랜지스터들이다.
상기 제1 구동 트랜지스터(TD1)와 제1 전송 트랜지스터(TA1)는 서로 직렬 연결된다. 상기 제1 구동 트랜지스터(TD1)의 소오스 영역은 접지라인(ground line; Vss)과 연결되고, 상기 제1 전송 트랜지스터(TA1)의 드레인 영역은 제1 비트라인(BL)과 연결된다. 이와 마찬가지로, 상기 제2 구동 트랜지스터(TD2)와 제2 전송 트랜지스터(TA2) 역시 서로 직렬 연결된다. 그리고, 상기 제2 구동 트랜지스터(TD2)의 소오스 영역은 상기 접지라인(Vss)과 연결되고, 상기 제2 전송 트랜지스터(TA2)의 드레인 영역은 제2 비트라인(/BL)과 연결된다.
한편, 상기 제1 부하 트랜지스터(TL1)의 소오스 영역 및 드레인 영역은 각각 전원선(power line; Vcc) 및 상기 제1 구동 트랜지스터(TD1)의 드레인 영역과 접속된다. 이와 마찬가지로, 상기 제2 부하 트랜지스터(TL2)의 소오스 영역 및 드레인 영역은 각각 전원선(power line; Vcc) 및 제2 구동 트랜지스터(TD2)의 드레인 영역과 접속된다. 상기 제1 부하 트랜지스터(TL1)의 드레인 영역, 상기 제1 구동 트랜지스터(TD1)의 드레인 영역 및 상기 제1 전송 트랜지스터(TA1)의 소오스 영역은 제1 노드(N1)에 해당한다. 또한, 상기 제2 부하 트랜지스터(TL2)의 드레인 영역, 상기 제2 구동 트랜지스터(TD2)의 드레인 영역 및 상기 제2 전송 트랜지스터(TA2)의 소오스 영역은 제2 노드(N2)에 해당한다. 상기 제1 구동 트랜지스터(TD1)의 게이트 전극 및 제1 부하 트랜지스터(TL1)의 게이트 전극은 상기 제2 노드(N2)와 접속되고, 상기 제2 구동 트랜지스터(TD2)의 게이트 전극 및 제2 부하 트랜지스터(TL2)의 게이트 전극은 상기 제1 노드(N1)와 접속된다. 또한, 상기 제1 및 제2 전송 트랜지스터들(TA1, TA2)의 게이트 전극들은 워드라인(WL)과 접속된다.
도 5a 내지 도 8a는 씨모스 에스램의 메모리 셀에 적용된 본 발명의 일 실시예를 설명하기 위한 평면도들이다. 도 5b 내지 도 8b는 각각 도 5a 내지 도 8a의 점선 I-I'을 따라 보여지는 단면을 보여주는 도면들이다.
도 5a 및 도 5b를 참조하면, 반도체기판(100)의 소정영역에 소자분리막(105)을 형성하여, 제 1 활성영역(110a) 및 제 2 활성영역(110b)을 한정한다. 상기 소자분리막(105)은 통상의 소자분리 기술, 예를 들면 트렌치 소자분리 기술을 사용하여 형성할 수 있다. 이때, 상기 반도체기판(100)의 도전형은 피형(P type)인 것이 바람직한데, 엔형(N type)일 수도 있다.
상기 제 1 활성영역(110a)은 상기 제 1 및 제 2 구동 트랜지스터(TD1, TD2) 및 상기 제 1 및 제 2 전송 트랜지스터들(TA1, TA2)이 형성되는 영역이다. 이웃하는 두개의 단위 셀(200)들 내에는, 한개의 제 1 활성영역(110a)이 상기 단위 셀(200)의 경계를 기준으로 대칭적으로 형성된다. 특히, 상기 제 1 활성영역(110a)은 도 5a에 도시된 것처럼, 이웃하는 두개의 단위 셀들(200) 내에서, 두개의 내부 돌출부들을 갖는 폐쇄선(closed line)을 형성한다.
상기 제 2 활성영역(110b)은 상기 제 1 및 제 2 부하 트랜지스터들(TL1, TL2)이 형성되는 영역이다. 이웃하는 두개의 단위 셀(200)들 내에는, 한개의 제 2 활성영역(110b)이 상기 단위 셀(200)의 경계를 기준으로 대칭적으로 형성된다. 특히, 상기 제 2 활성영역(110b)은 도 5a에 도시된 것처럼, 두개의 이웃하는 단위 셀들(200) 내에서 H자를 형성한다. 한편, 소정의 단위 셀(200) 내에 배치되는 상기 제 1 및 제 2 활성영역(110a, 110b)은 각각 서로 다른 이웃 단위 셀들(200)에 걸쳐진다.
도 6a 및 6b를 참조하면, 상기 소자분리막(105)이 형성된 반도체기판(100)에 깊은 피웰(deep P-well, 120a)을 형성한다. 상기 깊은 피웰(120a)은 이온 주입 기술을 사용하여 형성할 수 있다. 바람직하게는, 상기 깊은 피웰(120a)은 이온주입 마스크를 사용하지 않는, 전면 이온 주입 기술(blanket ion implantation)을 사용함으로써 상기 반도체기판(100)의 전면에 형성된다. 하지만, 상기 깊은 피웰(120a)은 상기 반도체기판의 소정영역(예를 들면, 메모리 셀 어레이 영역 등)에 형성될 수도 있다.
상기 깊은 피웰(120a)은 후속 공정에서 형성될 피웰들(도 7a 및 7b의 130a)을 병렬적으로 연결함으로써, 각 피웰들(130a)의 전기적 저항을 감소시키는 역할을 한다. 이를 위해, 상기 깊은 피웰(120a)은 그 상부가 상기 피웰들(130a)의 하부에 연결될 수 있는 깊이인 것이 바람직하다. 본 발명의 일 실시예에 따르면, 상기 깊은 피웰(120a)은 상기 반도체기판(100)의 상부면으로부터 대략 0.3 내지 1.0㎛인 깊이에서부터, 아래 방향으로 0.3 내지 1.0㎛의 두께로 형성된다.
이어서, 상기 깊은 피웰(120a)이 형성된 반도체기판(100)에 깊은 엔웰들(deep N-wells, 120b)을 형성한다. 상기 깊은 엔웰들(120b)은 상기 깊은 피웰(120a)과는 달리, 상기 반도체기판(100)의 전면에 형성되지는 않고 상기 반도체기판(100)의 소정영역에 국부적으로(locally) 형성된다. 상기 깊은 엔웰들(120b)은 (후속 공정들을 통해 완성되는) 엔모오스페트(NMOSFET)의 엔형 불순물 영역들 중의 일부의 아래에 형성되는 것이 바람직하다.
씨모스 에스램에 적용된 실시예에 따르면, 상기 깊은 엔웰들(120b)은 (후속 공정들을 통해 완성되는) 상기 제 1 및 제 2 구동 트랜지스터들(TD1, TD2)의 드레인들 아래에, 즉 도 6a에 도시된 것처럼, 상기 제 1 활성영역(110a)의 네 모서리들 아래에 형성된다.
상기 깊은 엔웰들(120b)은, 도 6b에 도시된 것처럼, 상기 깊은 피웰(120a)보다 얇은 두께를 가지면서 상기 깊은 피웰(120a)의 내부에 형성되는 것이 바람직하다. 이에 따라, 상기 깊은 피웰(120a)은 평면적으로 볼때, 상기 깊은 엔웰들(120b) 사이에 배치된다.
한편, 본 발명의 변형된 실시예에 따르면, 상기 깊은 피웰(120a)과 상기 깊은 엔웰(120b)을 형성하는 공정 순서는 바뀔 수 있다. 즉, 상기 깊은 엔웰(120b)을 먼저 형성한 후, 상기 깊은 피웰(120a)을 형성할 수도 있다.
도 7a 및 7b를 참조하면, 상기 깊은 피웰(120a)과 상기 깊은 엔웰(120b)을 포함하는 반도체기판(100) 내에 피웰(130a) 및 엔웰(130b)을 차례로 형성한다. 상기 피웰(130a)과 상기 엔웰(130b)은 상기 깊은 피웰(120a) 및 상기 깊은 엔웰(120b)의 상부에서, 서로 인접하게 배치되는 것이 바람직하다.
씨모스 에스램에 적용된 실시예에 따르면, 상기 피웰들(130a)은 상기 제 1 활성영역(110a)에 형성되고, 상기 엔웰들(130b)은 상기 제 2 활성영역(110b)에 형성된다. 상기 피웰(130a) 및 상기 엔웰(130b)을 형성하는 방법으로는 이온 주입 기술이 사용될 수 있다. 상기 피웰(130a)을 형성하기 위한 이온 주입 공정은 상기 제 1 활성영역(110a)을 열고 상기 제 2 활성영역(110b)을 가리는 마스크를 사용하고, 상기 엔웰(130b)을 형성하기 위한 이온 주입 공정은 상기 제 2 활성영역(110b)을 열고 상기 제 1 활성영역(110a)을 가리는 마스크를 사용할 수 있다. 이에 따라, 상기 피웰들(130a)은 같은 도전형을 갖는 상기 깊은 피웰(120a)의 상부에 연결된다. 상기 엔웰들(130b) 역시 같은 도전형을 갖는 상기 깊은 엔웰들(120b)의 상부에 연결된다. 한편, 상기 깊은 엔웰들(120b)은 상기 엔웰(130b)의 전체 하부면 아래에 형성되는 것이 바람직하다. 하지만, 상기 깊은 엔웰들(130b)은 소정의 영역들에서만 상기 엔웰(130a)에 연결될 수도 있다.
또한, 상기 피웰(130a)과 상기 엔웰(130b)의 형성 순서는 바뀔 수 있다. 즉, 상기 엔웰(130b)을 형성한 후, 상기 피웰(130a)을 형성할 수도 있다. 이에 더하여, 상기 피웰(130a), 엔웰(130b), 깊은 피웰(120a) 및 깊은 엔웰(120b)을 형성하는 순서에도 마찬가지로 다양한 조합이 가능하다.
상기 깊은 피웰(120a)은 도 6a 및 도 6b에서 설명한 것처럼, 상기 깊은 엔웰들(120b) 사이에 배치됨으로써, 상기 피웰들(130a)의 하부에 연결되어 상기 피웰들(130a)의 전기 저항을 낮출 수 있다. 이처럼 상기 피웰(130a)의 전기 저항을 낮춤으로써, 상기 피웰(130a) 내의 홀들(holes)을 효과적으로 배출(discharge)할 수 있다. 이에 따라, 상기 피웰(130a)의 전위 변화에 따라 유발되는 래치업은 최소화될 수 있다.
본 발명의 또다른 실시예에 따르면, 상기 깊은 피웰(130a)을 형성하지 않을 수도 있다. 이 경우, 상기 피웰들(130a)의 전기적 저항은 상기 피웰(130a)과 같은 도전형의 상기 반도체기판(100)에 의해 감소된다. 이를 위해, 상기 엔웰들(120b)은 국부적으로 형성되어 상기 피웰들(130a)과 상기 반도체기판(100)을 연결한다.
도 8a 및 8b를 참조하면, 상기 피웰(130a) 및 상기 엔웰(130b)이 형성된 반도체기판에 통상적인 방법(예를 들면, 열산화 공정)을 사용하여, 게이트 절연막(140)을 형성한다.
상기 게이트 절연막(140) 상에 트랜지스터의 게이트 전극으로 사용될 게이트 도전 패턴(150)을 형성한다. 이후, 트랜지스터들의 도전형에 따라 개방되는 영역을 달리하는, 적어도 두번의 이온 주입 공정들을 실시한다. 상기 이온 주입 공정들은 통상적인 포토레지스트 패턴들(도시하지 않음)에 더하여 상기 게이트 도전 패턴들(150)을 이온 주입 마스크로 사용한다. 그 결과, 상기 게이트 도전 패턴들(150) 주변의 상기 제 1 활성영역(110a)에는 엔형의 제 1 불순물 영역들(160b, 160b')이 형성되고, 상기 게이트 도전 패턴들(150) 주변의 상기 제 2 활성영역(110b)에는 피형의 제 2 불순물 영역들(160a)이 형성된다.
상기 제 1 불순물 영역들(160b, 160b')과 상기 게이트 도전 패턴들(150)은 상기 제 1 및 제 2 구동 트랜지스터들(TD1, TD2) 및 상기 제 1 및 제 2 전송 트랜지스터들(TA1, TA2)을 구성한다. 또한, 상기 제 2 불순물 영역들(160a)과 상기 게이트 도전 패턴들(150)은 상기 제 1 및 제 2 부하 트랜지스터들(TL1, TL2)을 구성한다.
이후, 상기 트랜지스터들이 씨모스 에스램의 셀을 형성하도록, 상기 제 1 및 제 2 불순물 영역들(160a, 160b, 160b') 및 상기 게이트 도전 패턴들(150)을 연결하는 배선 공정을 더 실시한다.
상술한 바와 같이 본 발명에 따르면, 깊은 엔웰들은 소프트 에러에 취약한 엔모오스페트(NMOSFET)의 드레인 아래에 국부적으로 배치된다. 이에 따라, 고에너지 입자의 관통 길이(funneling length)를 줄임과 더불어, 생성된 전하들을 효과적으로 배출할 수 있다. 그 결과, 소프트 에러에 대한 민감성이 낮은 씨모스 소자를 제조할 수 있다.
이에 더하여, 상기 NMOSFET가 형성되는 피웰은 국부적으로 형성된 상기 깊은 엔웰들 사이로, 깊은 피웰에 연결된다. 이에 따라, 피웰의 전기적 저항을 줄일 수 있어, 래치업에 대한 민감성이 낮은 씨모스 소자를 제조할 수 있다.
도 1은 종래 기술의 일 실시예에 따른 씨모스 소자의 웰 구조를 보여주는 공정단면도이다.
도 2는 종래 기술의 다른 실시예에 따른 씨모스 소자의 웰 구조를 보여주는 공정단면도이다.
도 3a 및 도 3b는 도 1 및 도 2에 도시된 씨모스 소자의 피웰의 전기적 저항을 개략적으로 도시하는 저항-회로도들이다.
도 4는 일반적인 씨모스 에스램 셀의 등가회로도이다.
도 5a 내지 도 8a는 씨모스 에스램의 메모리 셀에 적용된 본 발명의 일 실시예를 설명하기 위한 평면도들이다.
도 5b 내지 도 8b는 각각 도 5a 내지 도 8a의 점선 I-I'을 따라 보여지는 단면을 보여주는 도면들이다.

Claims (21)

  1. 제 1 도전형의 반도체기판 내에 형성되는 제 1 도전형의 제 1 웰들 및 제 2 도전형의 제 2 웰들;
    상기 제 2 웰에 형성되는 제 1 도전형의 소오스/드레인을 갖는 제 1 도전형의 모오스페트들(MOSFETs);
    상기 제 1 웰에 형성되는 제 2 도전형의 소오스/드레인을 갖는 제 2 도전형의 모오스페트들; 및
    상기 제 1 웰들의 아래이면서, 상기 제 2 도전형 모오스페트들의 드레인 아래의 영역에 배치되는 제 2 도전형의 제 3 웰을 갖는 것을 특징으로 하는 씨모스 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 도전형은 피형이고, 상기 제 2 도전형은 엔형인 것을 특징으로 하는 씨모스 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 도전형의 모오스페트들 및 제 2 도전형의 모오스페트들은 씨모스 인버터(CMOS inverter) 또는 플립-플롭(flip-flop) 회로를 구성하는 것을 특징으로 하는 씨모스 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 도전형의 모오스페트들은 에스램의 부하 트랜지스터들(load transistors)을 구성하고, 상기 제 2 도전형의 모오스페트들은 에스램의 구동 트랜지스터들(driver transistors) 및 전송 트랜지스터들(transfer transistors)을 구성하는 것을 특징으로 하는 씨모스 반도체 장치.
  5. 제 2 항에 있어서,
    상기 제 1 웰은 상기 제 3 웰들 사이로 상기 반도체기판과 연결되는 것을 특징으로 하는 씨모스 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 3 웰들의 아래 및 상기 제 3 웰들 사이의 반도체기판 내에 배치되는 제 1 도전형의 제 4 웰을 더 구비하되,
    상기 제 1 웰들은 제 3 웰들 사이로 상기 제 4 웰에 연결되는 것을 특징으로 하는 씨모스 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 3 웰은 상기 제 2 웰의 하부에 연결되는 것을 특징으로 하는 씨모스 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 3 웰은 상기 제 2 웰의 하부 전 영역에 형성되는 것을 특징으로 하는 씨모스 반도체 장치.
  9. 반도체기판에 형성된 제 1 및 제 2 구동 트랜지스터들, 제 1 및 제 2 전송 트랜지스터들 및 제 1 및 제 2 부하 트랜지스터들을 구비하는 에스램 반도체 장치에 있어서,
    상기 제 1 및 제 2 구동 트랜지스터들 및 상기 제 1 및 제 2 전송 트랜지스터들이 배치되는 상기 반도체기판의 피웰(P-well);
    상기 제 1 및 제 2 부하 트랜지스터들이 배치되는 상기 반도체기판의 엔웰(N-well); 및
    상기 구동 트랜지스터들의 드레인 아래이면서, 상기 피웰의 아래인 영역에 배치되는 깊은 엔웰(deep N-well)을 구비하는 것을 특징으로 하는 에스램 반도체 장치.
  10. 제 9 항에 있어서,
    상기 깊은 엔웰들 사이로 상기 피웰의 하부에 연결되는 깊은 피웰(deep P-well)을 구비하는 것을 특징으로 하는 에스램 반도체 장치.
  11. 제 10 항에 있어서,
    상기 깊은 피웰은 상기 반도체기판의 전체 영역에서 상기 깊은 엔웰의 하부에 배치되는 것을 특징으로 하는 에스램 반도체 장치.
  12. 제 9 항에 있어서,
    상기 깊은 엔웰은 상기 엔웰의 하부에 연결되는 것을 특징으로 하는 에스램 반도체 장치.
  13. 반도체기판 내에, 제 1 도전형의 제 1 웰들을 형성하는 단계;
    상기 반도체기판 내에, 제 2 도전형의 제 2 웰들을 형성하는 단계;
    상기 반도체기판 내에, 상기 제 2 웰에 연결되면서 상기 제 1 웰들의 소정영역 아래에 배치되는 제 2 도전형의 제 3 웰들을 형성하는 단계;
    상기 제 2 웰에 제 1 도전형의 소오스/드레인을 갖는 제 1 도전형의 모오스페트들을 형성하는 단계; 및
    상기 제 1 웰에 제 2 도전형의 소오스/드레인을 갖는 제 2 도전형의 모오스페트들을 형성하는 단계를 구비하는 것을 특징으로 하는 씨모스 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제 1 웰들을 형성하는 단계는 상기 제 2 웰들을 형성하기 전 또는 후에 실시되고,
    상기 제 3 웰들을 형성하는 단계는 상기 제 1 웰들 및 상기 제 2 웰들을 형성하기 전 또는 후에 실시되고,
    상기 제 1 도전형의 모오스페트들을 형성하는 단계는 상기 제 2 도전형의 모오스페트들을 형성하기 전 또는 후에 실시되는 것을 특징으로 하는 씨모스 반도체 장치의 제조 방법.
  15. 제 13 항에 있어서,
    상기 제 3 웰들을 형성하기 전 또는 후에,
    상기 제 3 웰들의 아래 및 상기 제 3 웰들 사이의 반도체기판 내에 제 1 도전형의 제 4 웰을 형성하는 단계를 더 포함하는 씨모스 반도체 장치의 제조 방법.
  16. 제 13 항에 있어서,
    상기 제 1 도전형은 피형이고, 상기 제 2 도전형은 엔형인 것을 특징으로 하는 씨모스 반도체 장치의 제조 방법.
  17. 제 13 항에 있어서,
    상기 제 1 모오스페트 및 상기 제 2 모오스페트를 형성한 후,
    상기 제 1 모오스페트 및 상기 제 2 모오스페트가 씨모스 인버터를 구성하도록, 상기 제 1 및 제 2 모오스페트의 소오스/드레인 단자들 및 게이트 단자들을 연결하는 배선을 형성하는 단계를 더 포함하는 씨모스 반도체 장치의 제조 방법.
  18. 제 16 항에 있어서,
    상기 제 3 웰들은 상기 배선에 의해 연결되는 상기 제 1 모오스페트의 소오스/드레인 단자의 아래에 형성되는 것을 특징으로 하는 씨모스 반도체 장치의 제조 방법.
  19. 반도체기판 내의 소정영역에 깊은 엔웰들을 형성하는 단계;
    상기 반도체기판 내에서 상기 깊은 엔웰 상에 배치되어, 상기 깊은 엔웰들 사이로 상기 반도체기판에 연결되는 피웰들을 형성하는 단계;
    상기 반도체기판 내에서 상기 깊은 엔웰 상에 배치되어, 상기 깊은 엔웰에 연결되는 엔웰들을 형성하는 단계; 및
    상기 피웰에 에스램의 부하 트랜지스터들을 형성하고, 상기 엔웰에 에스램의 구동 트랜지스터들 및 전송 트랜지스터들을 형성하는 단계를 포함하는 것을 특징으로 하는 에스램 소자의 제조 방법.
  20. 제 18 항에 있어서,
    상기 깊은 엔웰은 상기 구동 트랜지스터의 드레인 아래이면서 상기 피웰의 아래인 영역에 형성되는 것을 특징으로 하는 에스램 소자의 제조 방법.
  21. 제 18 항에 있어서,
    상기 깊은 엔웰을 형성하기 전에, 상기 반도체기판의 전면에 깊은 피웰을 형성하는 단계를 더 포함하되,
    상기 깊은 피웰은 상기 깊은 엔웰들 사이로 상기 피웰에 연결되도록 형성되는 것을 특징으로 하는 에스램 소자의 제조 방법.
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