KR20050029424A - Method for forming semiconductor device including landing pads - Google Patents

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Abstract

A method of forming a semiconductor device including landing pads is provided to restrain damage of an interlayer dielectric in a cleaning process by preventing exposure of a wiring contact hole in a process for forming a wiring contact hole. A plurality of parallel gate patterns are formed on a semiconductor substrate(20). Each of the parallel gate patterns includes a lamination of a gate insulating layer(22), a gate electrode(23), and a mask insulating layer(24). A plurality of insulating layer spacers(25) are formed to cover sidewalls of the gate patterns. A first interlayer dielectric(26) is formed on the semiconductor substrate by using a material layer having etch selectivity to the mask insulating layers and the insulating layer spacers. A self-aligned contact hole is formed by patterning the first interlayer dielectric. A landing pad(27a) is formed to fill the self-aligned contact hole. Each upper surface of the mask insulating layers is exposed by etching back the first interlayer dielectric. A second interlayer dielectric(28) is formed on the semiconductor substrate. A wiring contact hole(28a) is formed by patterning the second interlayer dielectric.

Description

랜딩패드를 갖는 반도체소자의 제조 방법{Method for forming semiconductor device including landing pads}Manufacturing method of semiconductor device having landing pad TECHNICAL FIELD

본 발명은 반도체소자의 제조 방법에 관한 것으로, 더욱 상세하게는 랜딩패드(landing pad)를 갖는 반도체소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a landing pad.

일반적으로 반도체소자의 콘택은, 식각마스크를 이용하여 절연막 내에 콘택홀을 형성하는 다이렉트 콘택(direct contact) 형성 방법 또는 식각마스크를 이용하지 않고 기형성된 구조물 사이에 콘택 영역을 확보하는 자기정렬콘택(Self Align Contact) 형성 방법에 의해 구현된다.In general, a contact of a semiconductor device may include a direct contact forming method for forming a contact hole in an insulating layer using an etching mask, or a self-aligning contact for securing a contact region between pre-formed structures without using an etching mask. Align Contact).

소자의 집적도 향상에 따라 콘택 영역의 면적이 감소되고, 그에 따라 미세 콘택 영역을 통하여 상부층과 하부층을 정확하게 연결시키는 것이 용이하지 않게 되었다. 이를 해결하기 위해, 랜딩패드(landing pad)를 형성하여 접촉 면적을 확장시키는 구조가 제안된 바 있다.Increasing the integration of the device reduces the area of the contact region, thus making it difficult to accurately connect the upper and lower layers through the micro contact region. In order to solve this problem, a structure for expanding a contact area by forming a landing pad has been proposed.

도 1a 및 도 1b를 참조하여 종래의 랜딩패드를 갖는 반도체소자 제조 방법을 설명한다.A method of manufacturing a semiconductor device having a conventional landing pad will be described with reference to FIGS. 1A and 1B.

도 1a를 참조하면, 소자분리막(11)이 형성된 반도체 기판(10) 상에, 게이트 절연막(12), 게이트 전극(13) 및 마스크 절연막(14)으로 이루어지는 게이트 패턴을 형성한다. 상기 게이트 패턴의 측벽에 절연막 스페이서(15)를 형성한다. 이어서, 제1 BPSG(borophospho silicate glass)막(16)을 형성하여 전체 구조를 덮고, 상기 제1 BPSG막(16) 상에 제2 BPSG막(17)을 형성한다. 다음으로, 제2 BPSG막(17) 및 제1 BPSG막(16)을 선택적으로 식각하여 자기정렬 콘택홀을 형성하고, 전체 구조 상에 폴리실리콘막을 형성하고 전면식각하여 상기 자기정렬 콘택홀 내에 랜딩패드(18)를 형성한다. 이어서, 층간절연을 위한 MTO(medium temperature oxide)막(19)을 형성한다.Referring to FIG. 1A, a gate pattern including the gate insulating layer 12, the gate electrode 13, and the mask insulating layer 14 is formed on the semiconductor substrate 10 on which the device isolation layer 11 is formed. An insulating film spacer 15 is formed on sidewalls of the gate pattern. Subsequently, a first borophospho silicate glass (BPSG) film 16 is formed to cover the entire structure, and a second BPSG film 17 is formed on the first BPSG film 16. Next, the second BPSG film 17 and the first BPSG film 16 are selectively etched to form a self-aligned contact hole, a polysilicon film is formed on the entire structure, and the entire surface is etched to land in the self-aligned contact hole. The pad 18 is formed. Subsequently, a medium temperature oxide (MTO) film 19 for interlayer insulation is formed.

도 1b를 참조하면, 상기 MTO막(19)을 선택적으로 식각하여 상기 랜딩패드(18)를 노출시키는 배선 콘택홀(19a)을 형성한다.Referring to FIG. 1B, the MTO layer 19 is selectively etched to form a wiring contact hole 19a exposing the landing pad 18.

상기 제2 BPSG막(17)은, 상기 랜딩패드(18)를 형성하기 위한 전면식각 공정에서 상기 제1 BPSG막(16)의 손상을 방지하는 캡핑층(capping layer)으로서 역할한다. 한편, 상기 배선 콘택홀(19a) 형성시 마스크의 오정렬(mis-align)이 발생하는 경우, 상기 제2 BPSG막(17)이 노출된다. 이에 따라, 이후 실시되는 세정 공정에서 도 1b의 'A'에 보여진 바와 같이 식각률이 높은 제2 BPSG막(17) 및 제1 BPSG막(16)이 손상되어 이웃하는 랜딩패드(18)가 노출될 수 있다. 이 경우에, 후속 공정에서 상기 배선 콘택홀(19a)을 덮도록 형성되는 비트라인을 통하여 상기 인접한 랜딩패드들(18)이 서로 전기적으로 연결되는 문제점이 있다.The second BPSG film 17 serves as a capping layer to prevent damage to the first BPSG film 16 in the entire surface etching process for forming the landing pad 18. Meanwhile, when mis-alignment of the mask occurs when the wiring contact hole 19a is formed, the second BPSG layer 17 is exposed. As a result, the second BPSG film 17 and the first BPSG film 16 having a high etch rate may be damaged and the neighboring landing pads 18 may be exposed. Can be. In this case, there is a problem in that the adjacent landing pads 18 are electrically connected to each other through a bit line formed to cover the wiring contact hole 19a in a subsequent process.

본 발명이 이루고자 하는 기술적 과제는, 랜딩패드를 갖는 반도체소자의 제조 방법을 제공하는데 있다.An object of the present invention is to provide a method of manufacturing a semiconductor device having a landing pad.

상기 기술적 과제를 이루기 위하여 본 발명은, 랜딩패드를 노출시키는 배선 콘택홀 형성시 마스크 오정렬이 발생하더라도 하부 층간절연막이 상기 배선 콘택홀 저면에 노출되는 것을 방지하는 반도체소자의 제조 방법을 제공한다.In order to achieve the above technical problem, the present invention provides a method of manufacturing a semiconductor device which prevents the lower interlayer insulating layer from being exposed on the bottom surface of the wiring contact hole even when a mask misalignment occurs when forming the wiring contact hole exposing the landing pad.

본 발명의 일 양태에 따른 반도체소자의 제조 방법은, 반도체 기판 상에 복수개의 평행한 게이트 패턴들을 형성하되, 상기 게이트 패턴들의 각각은 차례로 적층된 게이트 절연막, 게이트 전극 및 마스크 절연막을 갖도록 형성하는 것을 포함한다. 상기 게이트 패턴들의 측벽들을 덮는 절연막 스페이서들을 형성한다. 상기 절연막 스페이서들 및 상기 게이트 패턴들을 갖는 반도체 기판 상에 제1 층간절연막을 형성하되, 상기 제1 층간절연막은 상기 마스크 절연막들 및 상기 절연막 스페이서들에 대하여 식각선택비를 갖는 물질막으로 형성한다. 상기 마스크 절연막들 및 상기 절연막 스페이서들을 식각저지막으로 사용하여 상기 제1 층간절연막을 패터닝하여 상기 게이트 패턴들 사이의 영역을 관통하는 자기정렬 콘택홀을 형성한다. 상기 자기정렬 콘택홀을 채우는 랜딩패드를 형성한다. 상기 제1 층간절연막을 전면식각하여 상기 마스크 절연막들의 상부면들을 노출시킨다. 상기 마스크 절연막들의 상부면들이 노출된 반도체 기판 상에 상기 제1 층간절연막 보다 느린 식각률을 갖는 제2 층간절연막을 형성한다. 상기 제2 층간절연막을 패터닝하여 상기 랜딩패드를 노출시키는 배선 콘택홀을 형성한다.In the method of manufacturing a semiconductor device according to an aspect of the present invention, a plurality of parallel gate patterns are formed on a semiconductor substrate, and each of the gate patterns is formed to have a gate insulating film, a gate electrode, and a mask insulating film that are sequentially stacked. Include. Insulation spacers covering sidewalls of the gate patterns are formed. A first interlayer insulating layer is formed on the semiconductor substrate having the insulating layer spacers and the gate patterns, and the first interlayer insulating layer is formed of a material layer having an etch selectivity with respect to the mask insulating layers and the insulating layer spacers. The first interlayer insulating layer is patterned using the mask insulating layers and the insulating layer spacers as an etch stop layer to form a self-aligning contact hole penetrating the regions between the gate patterns. A landing pad is formed to fill the self-aligned contact hole. The first interlayer insulating layer is etched entirely to expose upper surfaces of the mask insulating layers. A second interlayer insulating layer having an etching rate slower than that of the first interlayer insulating layer is formed on the semiconductor substrate on which the top surfaces of the mask insulating layers are exposed. The second interlayer insulating layer is patterned to form a wiring contact hole exposing the landing pad.

본 발명의 다른 양태에 따른 반도체소자의 제조 방법은, 반도체 기판 상에 복수개의 평행한 게이트 패턴들을 형성하되, 상기 게이트 패턴들의 각각은 차례로 적층된 게이트 절연막, 게이트 전극 및 마스크 절연막을 갖도록 형성하는 것을 포함한다. 상기 게이트 패턴들의 측벽들을 덮는 절연막 스페이서들을 형성한다. 상기 절연막 스페이서들 및 상기 게이트 패턴들을 갖는 반도체 기판 상에 제1 층간절연막을 형성하되, 상기 제1 층간절연막은 상기 마스크 절연막들 및 상기 절연막 스페이서들에 대하여 식각선택비를 갖는 물질막으로 형성한다. 상기 제1 층간절연막을 평탄화시키어 상기 마스크 절연막들을 노출시킨다. 상기 마스크 절연막들 및 상기 스페이서들을 식각저지막으로 사용하여 상기 제1 층간절연막을 패터닝하여 상기 게이트 패턴들 사이의 영역을 관통하는 자기정렬 콘택홀을 형성한다. 상기 자기정렬 콘택홀을 채우는 랜딩패드를 형성한다. 상기 랜딩패드를 갖는 반도체 기판 상에 상기 제1 층간절연막 보다 느린 식각률을 갖는 제2 층간절연막을 형성한다. 상기 제2 층간절연막을 패터닝하여 상기 랜딩패드를 노출시키는 배선 콘택홀을 형성한다.According to another aspect of the present invention, a method of manufacturing a semiconductor device includes forming a plurality of parallel gate patterns on a semiconductor substrate, each of the gate patterns having a gate insulating film, a gate electrode, and a mask insulating film that are sequentially stacked. Include. Insulation spacers covering sidewalls of the gate patterns are formed. A first interlayer insulating layer is formed on the semiconductor substrate having the insulating layer spacers and the gate patterns, and the first interlayer insulating layer is formed of a material layer having an etch selectivity with respect to the mask insulating layers and the insulating layer spacers. The first interlayer insulating film is planarized to expose the mask insulating films. The first interlayer insulating layer is patterned using the mask insulating layers and the spacers as an etch stop layer to form a self-aligning contact hole penetrating the regions between the gate patterns. A landing pad is formed to fill the self-aligned contact hole. A second interlayer insulating film having an etching rate slower than that of the first interlayer insulating film is formed on the semiconductor substrate having the landing pad. The second interlayer insulating layer is patterned to form a wiring contact hole exposing the landing pad.

본 발명의 다른 양태에 따른 반도체소자의 제조 방법은, 반도체 기판을 덮는 제1 층간절연막을 형성하는 것을 포함한다. 상기 제1 층간절연막 상에, 상기 제1 층간절연막 보다 식각률이 느린 물질로 랜딩패드간 절연막을 형성한다. 상기 랜딩패드간 절연막 및 상기 제1 층간절연막을 선택적으로 식각하여 제1 콘택홀을 형성한다. 상기 제1 콘택홀을 채우는 랜딩패드를 형성한다. 상기 랜딩패드를 덮는 제2 층간절연막을 형성한다. 상기 제2 층간절연막을 선택적으로 식각하여 상기 랜딩패드를 노출시키는 제2 콘택홀을 형성한다.A method of manufacturing a semiconductor device according to another aspect of the present invention includes forming a first interlayer insulating film covering a semiconductor substrate. On the first interlayer insulating layer, an insulating film between the landing pads is formed of a material having an etch rate lower than that of the first interlayer insulating layer. The first insulating interlayer and the first interlayer dielectric may be selectively etched to form a first contact hole. A landing pad may be formed to fill the first contact hole. A second interlayer insulating film is formed to cover the landing pad. The second interlayer dielectric layer is selectively etched to form a second contact hole exposing the landing pad.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The following embodiments are provided as examples to sufficiently convey the spirit of the present invention to those skilled in the art. Accordingly, the invention is not limited to the embodiments described below and may be embodied in other forms. In the drawings, lengths, thicknesses, and the like of layers and regions may be exaggerated for convenience. Like numbers refer to like elements throughout.

(제1 실시예)(First embodiment)

도 2a 내지 도 2d를 참조하여 본 발명의 제1 실시예에 따른 반도체소자의 제조 방법을 설명한다.A method of manufacturing a semiconductor device according to a first embodiment of the present invention will be described with reference to FIGS. 2A to 2D.

먼저 도 2a에 보이는 바와 같이, 소자분리막(21)이 형성된 반도체 기판(20)을 마련한다. 상기 반도체 기판(20) 상에 게이트 절연막(22), 게이트 전극(23) 및 마스크 절연막(24)으로 이루어지는 게이트 패턴(G)을 형성한다. 상기 게이트 패턴(G)의 측벽에 절연막 스페이서(25)를 형성한다. 상기 절연막 스페이서(25) 형성이 완료된 상기 반도체 기판(20)을 덮는 제1 층간절연막(26)을 형성한다. 화학기계적 연마(chemical mechanical polishing)를 실시하여 상기 제1 층간절연막(26)을 평탄화시킨다. 상기 제1 층간절연막(26)을 선택적으로 식각하여 그 측벽에 상기 마스크 절연막(24)의 단부 및 상기 절연막 스페이서(25)를 노출시키는 자기정렬 콘택홀을 형성한다. 전체 구조를 덮는 전도막(27)을 형성하여 상기 자기정렬 콘택홀을 채운다. 상기 마스크 절연막(24)은 상기 게이트 전극(23)의 보호막으로서 역할한다. 본 발명의 실시예에서 상기 마스크 절연막(24)은 실리콘산화질화막(SiON)으로 형성하고, 상기 절연막 스페이서(25)는 실리콘 산화막(SiO) 또는 실리콘 질화막(SiN)으로 형성한다. 상기 제1 층간절연막(26)은 상기 마스크 절연막(24) 및 상기 절연막 스페이서(25) 보다 식각률이 높은 물질로 형성하는 것이 바람직하다. 본 발명의 실시예에서 상기 제1 층간절연막(26)은 BPSG(borophospho silicate glass) 또는 PSG(phospho silicate glass)로 형성한다. 그리고, 상기 전도막(27)은 폴리실리콘막으로 형성한다.First, as shown in FIG. 2A, the semiconductor substrate 20 on which the device isolation film 21 is formed is prepared. A gate pattern G including a gate insulating film 22, a gate electrode 23, and a mask insulating film 24 is formed on the semiconductor substrate 20. An insulating layer spacer 25 is formed on sidewalls of the gate pattern G. A first interlayer insulating film 26 is formed to cover the semiconductor substrate 20 on which the insulating film spacers 25 are formed. Chemical mechanical polishing is performed to planarize the first interlayer insulating film 26. The first interlayer insulating layer 26 is selectively etched to form self-aligned contact holes on the sidewalls of the mask insulating layer 24 to expose end portions of the mask insulating layer 24 and the insulating layer spacers 25. A conductive film 27 covering the entire structure is formed to fill the self-aligning contact hole. The mask insulating film 24 serves as a protective film of the gate electrode 23. In the exemplary embodiment of the present invention, the mask insulating film 24 is formed of a silicon oxynitride film (SiON), and the insulating film spacer 25 is formed of a silicon oxide film (SiO) or a silicon nitride film (SiN). The first interlayer insulating layer 26 may be formed of a material having an etching rate higher than that of the mask insulating layer 24 and the insulating layer spacer 25. In an embodiment of the present invention, the first interlayer insulating layer 26 is formed of borophospho silicate glass (BPSG) or phospho silicate glass (PSG). The conductive film 27 is formed of a polysilicon film.

한편, 상기 자기정렬 콘택홀을 형성하는 과정은, 상기 제1 층간절연막 상에 반사방지막을 형성하고, 반사방지막 상에 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 식각마스크로 이용하여 상기 제1 층간절연막을 식각하고, 상기 포토레지스트 패턴을 제거하는 것을 포함한다.The process of forming the self-aligned contact hole may include forming an anti-reflection film on the first interlayer insulating film, forming a photoresist pattern on the anti-reflection film, and using the photoresist pattern as an etching mask. Etching the insulating film and removing the photoresist pattern.

다음으로 도 2b에 보이는 바와 같이, 상기 제1 층간절연막(26)이 노출될 때까지 상기 전도막(27)을 전면식각하여 상기 자기정렬 콘택홀 내에 상기 전도막을 잔류시킴으로써 랜딩패드(27a)를 형성한다. 상기 랜딩패드(27a)의 일부는 상기 마스크 절연막(24)의 단부와 중첩되도록 형성하여 접촉 면적을 보다 증가시킨다.Next, as shown in FIG. 2B, the landing pad 27a is formed by etching the entire conductive layer 27 until the first interlayer insulating layer 26 is exposed to leave the conductive layer in the self-aligned contact hole. do. A portion of the landing pad 27a is formed to overlap the end portion of the mask insulating layer 24 to further increase the contact area.

이어서 도 2c에 보이는 바와 같이, 상기 마스크 절연막(24)이 노출될 때까지 상기 제1 층간절연막(26)을 식각하여 상기 랜딩패드(27a)의 상부 측면(upper sidewall)을 노출시킨다. 이때, 상기 제1 층간절연막(26)과 상기 랜딩패드(27a)의 식각률 차이를 이용한 전면식각을 실시한다.Next, as shown in FIG. 2C, the first interlayer insulating layer 26 is etched until the mask insulating layer 24 is exposed to expose the upper sidewall of the landing pad 27a. At this time, the front surface etching using the difference in the etch rate between the first interlayer insulating layer 26 and the landing pad 27a is performed.

다음으로 도 2d에 보이는 바와 같이, 상기 제1 층간절연막(26), 상기 마스크 절연막(24), 상기 랜딩패드(27a)의 상부측면 및 상부면(upper surface)을 덮는 제2 층간절연막(28)을 형성하고, 상기 제2 층간절연막(28)을 선택적으로 식각하여 상기 랜딩패드(27a)의 상부면을 노출시키는 배선 콘택홀(28a)을 형성한다. 상기 제2 층간절연막(28)은 상기 제1 층간절연막(26) 보다 식각률이 느린 물질로 형성한다. 본 발명의 실시예에서 상기 제2 층간절연막(28)은 MTO(medium temperature oxide)로 형성한다.Next, as shown in FIG. 2D, the second interlayer insulating layer 28 covering the upper side surface and the upper surface of the first interlayer insulating layer 26, the mask insulating layer 24, and the landing pad 27a. And the second interlayer insulating layer 28 is selectively etched to form a wiring contact hole 28a exposing the top surface of the landing pad 27a. The second interlayer dielectric layer 28 is formed of a material having an etch rate lower than that of the first interlayer dielectric layer 26. In the exemplary embodiment of the present invention, the second interlayer insulating film 28 is formed of MTO (medium temperature oxide).

이후, 세정 공정을 실시한다.Thereafter, a washing process is performed.

(제2 실시예)(2nd Example)

도 3a 내지 도 3d를 참조하여 본 발명의 제2 실시예에 따른 반도체소자의 제조 방법을 설명한다.A method of manufacturing a semiconductor device according to a second embodiment of the present invention will be described with reference to FIGS. 3A to 3D.

먼저 도 3a에 보이는 바와 같이, 전술한 본 발명의 제1 실시예와 같이 상기 반도체 기판(20)을 덮는 제1 층간절연막(26)을 형성하고, 상기 마스크 절연막(25)이 노출될 때까지 상기 제1 층간절연막(26)을 평탄화시킨다. 이어서, 평탄화된 상기 제1 층간절연막(26) 상에 캡핑층(capping layer)(30)을 형성한다. 본 실시예에서, 상기 캡핑층(30)은 상기 제1 층간절연막(26)과 동일한 물질로 형성한다.First, as shown in FIG. 3A, a first interlayer insulating film 26 covering the semiconductor substrate 20 is formed, as in the first embodiment of the present invention described above, and the mask insulating film 25 is exposed until The first interlayer insulating film 26 is planarized. Subsequently, a capping layer 30 is formed on the planarized first interlayer insulating layer 26. In the present embodiment, the capping layer 30 is formed of the same material as the first interlayer insulating layer 26.

다음으로 도 3b에 보이는 바와 같이, 상기 캡핑층(30) 및 상기 제1 층간절연막(26)을 선택적으로 식각하여 그 측벽에 상기 마스크 절연막(24)의 단부 및 상기 절연막 스페이서(25)를 노출시키는 자기정렬 콘택홀을 형성한다. 전체 구조를 덮는 전도막(27)을 형성하여 상기 자기정렬 콘택홀을 채운다.Next, as shown in FIG. 3B, the capping layer 30 and the first interlayer insulating layer 26 are selectively etched to expose end portions of the mask insulating layer 24 and the insulating layer spacers 25 on the sidewalls thereof. A self-aligning contact hole is formed. A conductive film 27 covering the entire structure is formed to fill the self-aligning contact hole.

다음으로 도 3c에 보이는 바와 같이, 상기 캡핑층(30)이 노출될 때까지 상기 전도막(27)을 전면식각하여 상기 자기정렬 콘택홀 내에 랜딩패드(27a)를 형성한다. Next, as shown in FIG. 3C, the conductive layer 27 is etched entirely until the capping layer 30 is exposed to form a landing pad 27a in the self-aligning contact hole.

다음으로 도 3d에 보이는 바와 같이, 상기 캡핑층(30)을 제거하여 상기 랜딩패드(27a)의 상부 측면을 노출시킨다. 이때, 상기 마스크 절연막(24)을 식각저지막으로서 이용한다. 이어서, 전술한 제1 실시예와 동일하게 제2 층간절연막(28)을 형성하고, 상기 제2 층간절연막(28)을 선택적으로 식각하여 상기 랜딩패드(27a)의 상부면을 노출시키는 배선 콘택홀(28a)을 형성한다. 이후, 세정 공정을 실시한다.Next, as shown in FIG. 3D, the capping layer 30 is removed to expose the upper side surface of the landing pad 27a. At this time, the mask insulating film 24 is used as an etch stop film. Subsequently, in the same manner as in the above-described first embodiment, the second interlayer insulating layer 28 is formed, and the second interlayer insulating layer 28 is selectively etched to expose the upper surface of the landing pad 27a. (28a) is formed. Thereafter, a washing process is performed.

(제3 실시예)(Third Embodiment)

도 4a 및 도 4b를 참조하여 본 발명의 제3 실시예에 따른 반도체소자의 제조 방법을 설명한다.A method of manufacturing a semiconductor device according to a third embodiment of the present invention will be described with reference to FIGS. 4A and 4B.

먼저 도 4a에 보이는 바와 같이, 전술한 본 발명의 제1 실시예 또는 제2 실시예와 같이 평탄화된 제1 층간절연막(26) 상에 반사방지막(anti-reflection coating layer)(40)을 형성한다. 상기 반사방지막(40) 상에 포토레지스트 패턴(PR)을 형성한다. 본 실시예에서, 상기 반사방지막(40)은 실리콘산화질화막(SiON)으로 형성한다.First, as shown in FIG. 4A, an anti-reflection coating layer 40 is formed on the planarized first interlayer insulating layer 26 as in the first or second embodiment of the present invention. . The photoresist pattern PR is formed on the anti-reflection film 40. In the present embodiment, the anti-reflection film 40 is formed of a silicon oxynitride film (SiON).

다음으로 도 4b에 보이는 바와 같이, 상기 포토레지스트 패턴(PR)을 식각마스크로 이용하여 상기 반사방지막(30) 및 상기 제1 층간절연막(26)을 선택적으로 식각하여 그 측벽에 상기 마스크 절연막(24)의 단부 및 상기 절연막 스페이서(25)를 노출시키는 자기정렬 콘택홀을 형성한다. 이어서, 상기 포토레지스트 패턴(PR)을 제거한 다음, 자기정렬 콘택홀을 갖는 반도체 기판(20) 전면에 전도막(27)을 형성하여 상기 자기정렬 콘택홀을 채운다. 상기 반사방지막(40)이 노출될 때까지 상기 전도막(27)을 전면식각하여 상기 자기정렬 콘택홀 내에 랜딩패드(27a)를 형성한다. Next, as shown in FIG. 4B, the anti-reflection film 30 and the first interlayer insulating film 26 are selectively etched using the photoresist pattern PR as an etching mask, and the mask insulating film 24 is formed on the sidewalls of the anti-reflective film 30. A self-aligning contact hole exposing the end of the < RTI ID = 0.0 >) < / RTI > Subsequently, after removing the photoresist pattern PR, a conductive layer 27 is formed on the entire surface of the semiconductor substrate 20 having the self-aligned contact hole to fill the self-aligned contact hole. The conductive layer 27 is etched entirely until the anti-reflection layer 40 is exposed to form a landing pad 27a in the self-aligning contact hole.

계속하여, 상기 반사방지막(40)을 제거하면 전술한 본 발명의 제1 실시예의 도 2c와 같이 상기 랜딩패드(27a)의 상부측면이 노출된다. 이때, 상기 반사방지막(40)은, 상기 랜딩패드(27a)와 상기 반사방지막(40) 간의 식각률 차이를 이용하여 제거한다. 이후, 전술한 본 발명의 제2 실시예에 따라 제2 층간절연막(28)을 형성하는 등의 후속 공정들을 진행한다. 한편, 상대적으로 식각률이 낮은 물질로 상기 반사방지막(40)을 형성할 경우에는 상기 반사방지막(40)을 제거하지 않고 잔류시킬 수도 있다.Subsequently, when the anti-reflection film 40 is removed, the upper side surface of the landing pad 27a is exposed as shown in FIG. 2C of the first embodiment of the present invention. In this case, the anti-reflection film 40 is removed by using an etching rate difference between the landing pad 27a and the anti-reflection film 40. Subsequently, subsequent processes, such as forming a second interlayer insulating film 28, are performed according to the second embodiment of the present invention described above. Meanwhile, when the anti-reflection film 40 is formed of a material having a relatively low etching rate, the anti-reflection film 40 may be left without removing the anti-reflection film 40.

(제 4 실시예)(Example 4)

이하, 도 5a 내지 도 5d를 참조하여 본 발명의 제4 실시예에 따른 반도체소자의 제조 방법을 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to a fourth embodiment of the present invention will be described with reference to FIGS. 5A to 5D.

먼저 전술한 본 발명의 제1 실시예에 따라, 도 5a에 보이는 바와 같이 소자분리막(21), 게이트 패턴(G) 및 절연막 스페이서(25) 형성이 완료된 반도체 기판(20)을 덮는 제1 층간절연막(26)을 형성한다. 이어서, 상기 게이트 패턴(G)의 마스크 절연막(24)의 표면이 노출될 때까지 상기 제1 층간절연막(26)을 전면식각하여 평탄화시킨다. 이어서, 자기정렬 콘택홀 형성 영역을 오픈시키는 제1 포토레지스트 패턴(PR1)을 형성한다.First, according to the first embodiment of the present invention described above, as shown in FIG. 5A, the first interlayer insulating film covering the semiconductor substrate 20 on which the device isolation film 21, the gate pattern G, and the insulating film spacer 25 are formed is completed. (26) is formed. Subsequently, the first interlayer insulating layer 26 is etched and planarized until the surface of the mask insulating layer 24 of the gate pattern G is exposed. Subsequently, the first photoresist pattern PR1 for opening the self-aligned contact hole forming region is formed.

다음으로 도 5b에 보이는 바와 같이, 상기 제1 층간절연막(26)을 선택적으로 식각하여 그 입구가 상기 마스크 절연막(24)으로 둘러싸이고 그 측벽에 상기 절연막 스페이서(25)가 노출되는 자기정렬 콘택홀을 형성하고, 상기 제1 포토레지스트 패턴(PR1)을 제거한다. 상기 자기정렬 콘택홀 형성시, 상기 절연막 스페이서(25) 및 상기 마스크 절연막(24)은 식각저지막으로서 역할한다. 이어서, 전체구조를 덮는 전도막(27)을 형성하여 상기 자기정렬 콘택홀을 채우고, 상기 전도막(27) 상에 랜딩패드를 정의하는 제2 포토레지스트 패턴(PR2)을 형성한다.Next, as shown in FIG. 5B, the first interlayer insulating layer 26 is selectively etched so that its inlet is surrounded by the mask insulating layer 24 and the insulating layer spacer 25 is exposed on the sidewall thereof. Is formed and the first photoresist pattern PR1 is removed. When forming the self-aligned contact hole, the insulating film spacer 25 and the mask insulating film 24 serve as an etch stop layer. Subsequently, a conductive film 27 covering the entire structure is formed to fill the self-aligned contact hole, and a second photoresist pattern PR2 defining a landing pad is formed on the conductive film 27.

다음으로 도 5c에 보이는 바와 같이, 상기 제2 포토레지스트 패턴(PR2)을 식각마스크로 이용하여 상기 전도막(27)을 패터닝함으로써, 상기 자기정렬 콘택홀을 채우며 그 일부가 상기 마스크 절연막(24)의 단부와 중첩되는 전도막 패턴, 즉 랜딩패드(27a)를 형성한다. 즉, 상기 랜딩패드(27a)의 상부는 상기 자기정렬 콘택홀의 입구 주변을 덮도록 형성된다. 이때 상기 마스크 절연막(24)은 식각저지막으로서 역할한다.Next, as shown in FIG. 5C, the conductive layer 27 is patterned by using the second photoresist pattern PR2 as an etching mask, thereby filling the self-aligning contact hole, and part of the mask insulating layer 24. A conductive film pattern, that is, a landing pad 27a, overlaps with an end of the conductive film. That is, the upper portion of the landing pad 27a is formed to cover the periphery of the inlet of the self-aligning contact hole. In this case, the mask insulating layer 24 serves as an etch stop layer.

이어서, 상기 제2 포토레지스트 패턴(PR2)을 제거한 다음, 전체 구조를 덮는 제2 층간절연막(28)을 형성하여 상기 랜딩패드(27a)의 상부측면 및 상부면을 덮는다. 상기 제2 층간절연막(28)은 상기 제1 층간절연막(26) 보다 식각률이 느린 물질로 형성하는 것이 바람직하다. 본 발명의 실시예에서 상기 제2 층간절연막(28)은 MTO로 형성한다.Subsequently, after the second photoresist pattern PR2 is removed, a second interlayer insulating layer 28 covering the entire structure is formed to cover the upper side surface and the upper surface of the landing pad 27a. The second interlayer dielectric layer 28 may be formed of a material having a lower etch rate than the first interlayer dielectric layer 26. In the embodiment of the present invention, the second interlayer insulating film 28 is formed of MTO.

이어서 도 5d에 보이는 바와 같이, 상기 제2 층간절연막(28)을 선택적으로 식각하여 상기 랜딩패드(27a)의 상부면을 노출시키는 배선 콘택홀(28a)을 형성한다. Subsequently, as shown in FIG. 5D, the second interlayer insulating layer 28 is selectively etched to form a wiring contact hole 28a exposing the top surface of the landing pad 27a.

이후, 세정 공정을 실시한다.Thereafter, a washing process is performed.

전술한 본 발명의 제1 실시예 내지 제4 실시예에 따라, 상대적으로 식각률이 낮은 제2 층간절연막(28)으로 상기 랜딩패드(27a)의 상부 측면이 둘러싸여진다. 따라서, 후속 콘택홀 형성시 오정렬이 발생하더라도 이웃하는 랜딩패드(27a)가 서로 연결되는 것을 효과적으로 방지할 수 있다. According to the first to fourth embodiments of the present invention described above, the upper side surface of the landing pad 27a is surrounded by the second interlayer insulating layer 28 having a relatively low etching rate. Therefore, even when misalignment occurs in subsequent contact hole formation, the adjacent landing pads 27a can be effectively prevented from being connected to each other.

(제5 실시예)(Example 5)

이하, 도 6a 내지 도 6d를 참조하여 본 발명의 제5 실시예에 따른 반도체소자의 제조 방법을 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to a fifth embodiment of the present invention will be described with reference to FIGS. 6A to 6D.

먼저 전술한 본 발명의 제1 실시예에 따라 도 6a에 보이는 바와 같이, 소자분리막(21), 게이트 패턴(G) 및 절연막 스페이서(25) 등의 하부구조 형성이 완료된 반도체 기판(20)을 마련한다. 상기 반도체 기판(20) 상에 제1 층간절연막(26)을 형성한다. 이어서, 화학기계적 연마를 실시하여 상기 제1 층간절연막(26)을 평탄화시킨 다음, 상기 제1 층간절연막(26) 상에 상기 제1 층간절연막(26) 보다 식각률이 느린 물질로 랜딩패드간 절연막(29)을 형성한다. 본 발명의 실시예에서, 상기 제1 층간절연막(26)은 BPSG 또는 PSG로 형성하고, 상기 랜딩패드간 절연막(29)은 MTO로 형성한다.First, as shown in FIG. 6A, according to the first embodiment of the present invention, a semiconductor substrate 20 in which substructures such as the device isolation layer 21, the gate pattern G, and the insulating layer spacer 25 are completed is prepared. do. A first interlayer insulating layer 26 is formed on the semiconductor substrate 20. Subsequently, chemical mechanical polishing is performed to planarize the first interlayer insulating layer 26, and then the landing pad interlayer insulating layer may be formed of a material having an etching rate lower than that of the first interlayer insulating layer 26 on the first interlayer insulating layer 26. 29). In an embodiment of the present invention, the first interlayer insulating layer 26 is formed of BPSG or PSG, and the landing pad interlayer insulating layer 29 is formed of MTO.

다음으로 도 6b에 보이는 바와 같이, 상기 랜딩패드간 절연막(29) 및 상기 제1 층간절연막(26)을 선택적으로 식각하여, 그 측벽에 상기 랜딩패드간 절연막(29), 상기 게이트 패턴(G)의 마스크 절연막(24) 단부 및 상기 절연막 스페이서(25)를 노출시키는 자기정렬 콘택홀을 형성한 다음, 전체 구조 상에 전도막(27)을 형성한다. 상기 자기정렬 콘택홀 형성시, 상기 절연막 스페이서(25) 및 상기 마스크 절연막(24)은 식각저지막으로서 역할한다.Next, as shown in FIG. 6B, the landing pad interlayer insulating layer 29 and the first interlayer insulating layer 26 are selectively etched to form sidewalls of the landing pad interlayer insulating layer 29 and the gate pattern G. The self-aligned contact hole exposing the end portion of the mask insulating film 24 and the insulating film spacer 25 is formed, and then the conductive film 27 is formed over the entire structure. When forming the self-aligned contact hole, the insulating film spacer 25 and the mask insulating film 24 serve as an etch stop layer.

다음으로 도 6c에 보이는 바와 같이, 상기 랜딩패드간 절연막(29) 표면이 노출될 때까지 상기 전도막(27)을 전면식각하여, 상기 자기정렬 콘택홀 내에 그 상부 측면이 상기 랜딩패드간 절연막(29)에 의해 둘러싸이는 전도막 패턴, 즉 랜딩패드(27a)를 형성한다. 상기 랜딩패드(27a)의 일부는 상기 마스크 절연막(24)의 단부와 중첩되며, 이웃하는 랜딩패드(27a)는 상기 랜딩패드간 절연막(29)에 의해 서로 절연된다.Next, as illustrated in FIG. 6C, the conductive layer 27 is etched entirely until the surface of the landing pad inter-layer insulating layer 29 is exposed, and an upper side surface of the insulating pad inter-layer is disposed within the self-aligning contact hole. A conductive film pattern surrounded by 29 is formed, that is, a landing pad 27a. A portion of the landing pad 27a overlaps an end portion of the mask insulating layer 24, and neighboring landing pads 27a are insulated from each other by the insulating pad between landing pads 29.

이어서 도 6d에 보이는 바와 같이 상기 랜딩패드간 절연막(29) 및 상기 랜딩패드(27a)의 상부면을 덮는 제2 층간절연막(28)을 형성하고, 상기 제2 층간절연막(28)을 선택적으로 식각하여 상기 랜딩패드(27a)의 상부면을 노출시키는 배선 콘택홀(28a)을 형성한다. 이후, 세정 공정을 실시한다.Subsequently, as shown in FIG. 6D, a second interlayer insulating layer 28 covering the upper surface of the landing pad interlayer insulating layer 29 and the landing pad 27a is formed, and the second interlayer insulating layer 28 is selectively etched. As a result, a wiring contact hole 28a exposing an upper surface of the landing pad 27a is formed. Thereafter, a washing process is performed.

전술한 본 발명의 제5 실시예에 따라, 상대적으로 식각률이 낮은 랜딩패드간 절연막(29)으로 상기 랜딩패드(27a)의 상부 측면이 둘러싸여진다. 따라서, 후속 콘택홀 형성시 오정렬이 발생하더라도 이웃하는 랜딩패드(27a)가 서로 연결되는 것을 효과적으로 방지할 수 있다.According to the fifth embodiment of the present invention described above, the upper side surface of the landing pad 27a is surrounded by the insulating pad between landing pads having a relatively low etching rate. Therefore, even when misalignment occurs in subsequent contact hole formation, the adjacent landing pads 27a can be effectively prevented from being connected to each other.

전술한 본 발명에 따른 랜딩패드를 갖는 반도체소자의 제조 방법에서는, 랜딩패드를 노출시키는 배선 콘택홀 형성시 오정렬이 발생하여도 식각률이 높은 하부 층간절연막이 노출되는 것을 방지할 수 있다. 그에 따라, 상기 배선 콘택홀 형성 후 실시되는 세정 공정에서 상기 층간절연막이 손상되는 것을 방지할 수 있어, 랜딩패드간의 연결을 방지할 수 있다. 아울러, 마스크 정렬 마진을 증가시킬 수 있다.In the above-described method of manufacturing a semiconductor device having a landing pad according to the present invention, even when misalignment occurs when forming a wiring contact hole exposing the landing pad, it is possible to prevent the lower interlayer insulating film having a high etching rate from being exposed. Accordingly, the interlayer insulating film may be prevented from being damaged in the cleaning process performed after the wiring contact hole is formed, thereby preventing the connection between the landing pads. In addition, the mask alignment margin can be increased.

도 1a 및 도 1b는 종래의 반도체소자 제조 공정 단면도이다.1A and 1B are cross-sectional views of a conventional semiconductor device manufacturing process.

도 2a 내지 도 2d는 본 발명의 제1 실시예에 따른 반도체소자 제조 공정 단면도이다.2A to 2D are cross-sectional views illustrating a semiconductor device manufacturing process according to the first embodiment of the present invention.

도 3a 내지 도 3d는 본 발명의 제2 실시예에 따른 반도체소자 제조 공정 단면도이다.3A to 3D are cross-sectional views illustrating a semiconductor device manufacturing process according to the second embodiment of the present invention.

도 4a 및 도 4b는 본 발명의 제3 실시예에 따른 반도체소자 제조 공정 단면도이다.4A and 4B are cross-sectional views illustrating a process of manufacturing a semiconductor device in accordance with a third embodiment of the present invention.

도 5a 내지 도 5d는 본 발명의 제4 실시예에 따른 반도체소자 제조 공정 단면도이다.5A through 5D are cross-sectional views illustrating a process of manufacturing a semiconductor device in accordance with a fourth embodiment of the present invention.

도 6a 내지 도 6d는 본 발명의 제5 실시예에 따른 반도체소자 제조 공정 단면도이다.6A through 6D are cross-sectional views illustrating a process of manufacturing a semiconductor device in accordance with a fifth embodiment of the present invention.

* 도면의 주요 부분에 대한 도면 부호의 설명 *Explanation of reference numerals for the main parts of the drawing

24: 마스크 절연막 25: 절연막 스페이서24: mask insulating film 25: insulating film spacer

26, 28: 층간절연막 27: 전도막26, 28 interlayer insulating film 27: conductive film

27a: 랜딩패드 29: 랜딩패드간 절연막 27a: landing pad 29: insulating film between landing pads

28a: 콘택홀 30: 캡핑층28a: contact hole 30: capping layer

40: 반사방지막40: antireflection film

Claims (12)

반도체 기판 상에 복수개의 평행한 게이트 패턴들을 형성하되, 상기 게이트 패턴들의 각각은 차례로 적층된 게이트 절연막, 게이트 전극 및 마스크 절연막을 갖도록 형성하고,Forming a plurality of parallel gate patterns on the semiconductor substrate, each of the gate patterns having a gate insulating film, a gate electrode, and a mask insulating film that are sequentially stacked; 상기 게이트 패턴들의 측벽들을 덮는 절연막 스페이서들을 형성하고,Forming insulating layer spacers covering sidewalls of the gate patterns; 상기 절연막 스페이서들 및 상기 게이트 패턴들을 갖는 반도체 기판 상에 제1 층간절연막을 형성하되, 상기 제1 층간절연막은 상기 마스크 절연막들 및 상기 절연막 스페이서들에 대하여 식각선택비를 갖는 물질막으로 형성하고,Forming a first interlayer insulating film on the semiconductor substrate having the insulating film spacers and the gate patterns, wherein the first interlayer insulating film is formed of a material film having an etch selectivity with respect to the mask insulating films and the insulating film spacers, 상기 마스크 절연막들 및 상기 절연막 스페이서들을 식각저지막으로 사용하여 상기 제1 층간절연막을 패터닝하여 상기 게이트 패턴들 사이의 영역을 관통하는 자기정렬 콘택홀을 형성하고,Patterning the first interlayer insulating layer using the mask insulating layers and the insulating layer spacers as an etch stop layer to form a self-aligning contact hole penetrating the regions between the gate patterns; 상기 자기정렬 콘택홀을 채우는 랜딩패드를 형성하고,Forming a landing pad filling the self-aligning contact hole, 상기 제1 층간절연막을 전면식각하여 상기 마스크 절연막들의 상부면들을 노출시키고,Etching the entire surface of the first interlayer insulating layer to expose upper surfaces of the mask insulating layers; 상기 마스크 절연막들의 상부면들이 노출된 반도체 기판 상에 상기 제1 층간절연막 보다 느린 식각률을 갖는 제2 층간절연막을 형성하고, Forming a second interlayer insulating film having an etching rate slower than that of the first interlayer insulating film on a semiconductor substrate on which upper surfaces of the mask insulating films are exposed; 상기 제2 층간절연막을 패터닝하여 상기 랜딩패드를 노출시키는 배선 콘택홀을 형성하는 것을 포함하는 반도체소자의 제조 방법.And patterning the second interlayer insulating film to form a wiring contact hole exposing the landing pad. 반도체 기판 상에 복수개의 평행한 게이트 패턴들을 형성하되, 상기 게이트 패턴들의 각각은 차례로 적층된 게이트 절연막, 게이트 전극 및 마스크 절연막을 갖도록 형성하고,Forming a plurality of parallel gate patterns on the semiconductor substrate, each of the gate patterns having a gate insulating film, a gate electrode, and a mask insulating film that are sequentially stacked; 상기 게이트 패턴들의 측벽들을 덮는 절연막 스페이서들을 형성하고,Forming insulating layer spacers covering sidewalls of the gate patterns; 상기 절연막 스페이서들 및 상기 게이트 패턴들을 갖는 반도체 기판 상에 제1 층간절연막을 형성하되, 상기 제1 층간절연막은 상기 마스크 절연막들 및 상기 절연막 스페이서들에 대하여 식각선택비를 갖는 물질막으로 형성하고,Forming a first interlayer insulating film on the semiconductor substrate having the insulating film spacers and the gate patterns, wherein the first interlayer insulating film is formed of a material film having an etch selectivity with respect to the mask insulating films and the insulating film spacers, 상기 제1 층간절연막을 평탄화시키어 상기 마스크 절연막들을 노출시키고,Planarizing the first interlayer insulating film to expose the mask insulating films, 상기 마스크 절연막들 및 상기 스페이서들을 식각저지막으로 사용하여 상기 제1 층간절연막을 패터닝하여 상기 게이트 패턴들 사이의 영역을 관통하는 자기정렬 콘택홀을 형성하고,Patterning the first interlayer insulating layer using the mask insulating layers and the spacers as an etch stop layer to form a self-aligning contact hole penetrating the regions between the gate patterns; 상기 자기정렬 콘택홀을 채우는 랜딩패드를 형성하고,Forming a landing pad filling the self-aligning contact hole, 상기 랜딩패드를 갖는 반도체 기판 상에 상기 제1 층간절연막 보다 느린 식각률을 갖는 제2 층간절연막을 형성하고,Forming a second interlayer insulating film having an etching rate slower than that of the first interlayer insulating film on the semiconductor substrate having the landing pad, 상기 제2 층간절연막을 패터닝하여 상기 랜딩패드를 노출시키는 배선 콘택홀을 형성하는 것을 포함하는 반도체소자의 제조 방법.And patterning the second interlayer insulating film to form a wiring contact hole exposing the landing pad. 제 2 항에 있어서,The method of claim 2, 상기 자기정렬 콘택홀을 형성하기 전에,Before forming the self-aligned contact hole, 상기 제1 층간절연막이 평탄화된 결과물 상에 캡핑층을 형성하는 것을 더 포함하되, 상기 자기정렬 콘택홀은 상기 캡핑층 및 상기 제1 층간절연막을 연속적으로 패터닝하여 형성하고,The method may further include forming a capping layer on the flattened result of the first interlayer insulating layer, wherein the self-aligning contact hole is formed by continuously patterning the capping layer and the first interlayer insulating layer. 상기 제2 층간절연막을 형성하기 전에,Before forming the second interlayer insulating film, 상기 캡핑층을 제거하는 것을 특징으로 하는 반도체소자의 제조 방법.The method of manufacturing a semiconductor device, characterized in that for removing the capping layer. 제 2 항에 있어서,The method of claim 2, 상기 자기정렬 콘택홀을 형성하기 전에,Before forming the self-aligned contact hole, 상기 제1 층간절연막이 평탄화된 결과물 상에 반사방지막을 형성하는 것을 더 포함하되, 상기 자기정렬 콘택홀은 상기 반사방지막 및 상기 제1 층간절연막을 연속적으로 패터닝하여 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.The method may further include forming an anti-reflection film on the flattened result of the first interlayer insulating film, wherein the self-aligning contact hole is formed by successively patterning the anti-reflection film and the first interlayer insulating film. Manufacturing method. 제 4 항에 있어서,The method of claim 4, wherein 상기 제2 층간절연막을 형성하기 전에,Before forming the second interlayer insulating film, 상기 반사방지막을 제거하는 것을 특징으로 하는 반도체소자의 제조 방법.The method of manufacturing a semiconductor device, characterized in that to remove the anti-reflection film. 제 2 항에 있어서,The method of claim 2, 상기 자기정렬 콘택홀을 형성하기 전에,Before forming the self-aligned contact hole, 상기 제1 층간절연막이 평탄화된 결과물 상에 상기 제1 층간절연막 보다 느린 식각률을 갖는 랜딩패드간 절연막을 형성하는 것을 더 포함하되, 상기 자기정렬 콘택홀은 상기 랜딩패드간 절연막 및 상기 제1 층간절연막을 연속적으로 패터닝하여 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.And forming a landing pad interlayer insulating layer having an etching rate slower than that of the first interlayer insulating layer on the resultant planarized layer of the first interlayer insulating layer, wherein the self-aligning contact hole includes the landing pad interlayer insulating layer and the first interlayer insulating layer. Method for manufacturing a semiconductor device, characterized in that to form by continuously patterning. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 6, 상기 제1 층간절연막은, BPSG 또는 PSG로 형성하고,The first interlayer insulating film is formed of BPSG or PSG, 상기 제2 층간절연막은, MTO로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.The second interlayer dielectric film is formed of MTO. 제 6 항에 있어서,The method of claim 6, 상기 제1 층간절연막은, BPSG 또는 PSG로 형성하고,The first interlayer insulating film is formed of BPSG or PSG, 상기 랜딩패드간 절연막은, MTO로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.And the insulating film between the landing pads is formed of MTO. 반도체 기판을 덮는 제1 층간절연막을 형성하고,Forming a first interlayer insulating film covering the semiconductor substrate, 상기 제1 층간절연막 상에, 상기 제1 층간절연막 보다 식각률이 느린 물질로 랜딩패드간 절연막을 형성하고,An insulating film between the landing pads is formed on the first interlayer insulating film, and the material has a lower etching rate than that of the first interlayer insulating film; 상기 랜딩패드간 절연막 및 상기 제1 층간절연막을 선택적으로 식각하여 제1 콘택홀을 형성하고,Selectively etching the landing pad interlayer insulating film and the first interlayer insulating film to form a first contact hole, 상기 제1 콘택홀을 채우는 랜딩패드를 형성하고,Forming a landing pad filling the first contact hole, 상기 랜딩패드를 덮는 제2 층간절연막을 형성하고,Forming a second interlayer insulating film covering the landing pad, 상기 제2 층간절연막을 선택적으로 식각하여 상기 랜딩패드를 노출시키는 제2 콘택홀을 형성하는 반도체소자의 제조 방법.And selectively etching the second interlayer insulating layer to form a second contact hole exposing the landing pad. 제 9 항에 있어서,The method of claim 9, 상기 제1 층간절연막은, BPSG 또는 PSG로 형성하고,The first interlayer insulating film is formed of BPSG or PSG, 상기 랜딩패드간 절연막은, MTO로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.And the insulating film between the landing pads is formed of MTO. 제 9 항 또는 제 10 항에 있어서,The method according to claim 9 or 10, 상기 제1 층간절연막 형성 전,Before forming the first interlayer insulating film, 상기 반도체 기판 상에 복수개의 평행한 게이트 패턴들을 형성하되, 상기 게이트 패턴들의 각각은 차례로 적층된 게이트 절연막, 게이트 전극 및 마스크 절연막을 갖도록 형성하고,Forming a plurality of parallel gate patterns on the semiconductor substrate, each of the gate patterns having a gate insulating film, a gate electrode, and a mask insulating film that are sequentially stacked; 상기 게이트 패턴 측벽을 덮는 절연막 스페이서를 형성하는 것을 포함하는 반도체소자의 제조 방법.And forming an insulating film spacer covering the gate pattern sidewalls. 제 11 항에 있어서,The method of claim 11, 상기 제1 콘택홀을 형성하는 단계에서,In the forming of the first contact hole, 상기 게이트 패턴들 사이의 영역을 관통하는 자기정렬 콘택홀을 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.And forming a self-aligned contact hole penetrating the regions between the gate patterns.
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