KR20050020500A - 적층 가능한 리드 프레임을 갖는 얇은 반도체 패키지 및그 제조방법 - Google Patents

적층 가능한 리드 프레임을 갖는 얇은 반도체 패키지 및그 제조방법 Download PDF

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Abstract

본 발명의 반도체 패키지는 중앙 부분에 형성된 구멍을 사이에 두고 표면이 아래로 하여 반도체 칩이 실장되는 리드 프레임의 패들부와, 상기 패들부의 하면과 상기 표면이 아래로 향한 반도체 칩의 본딩 패드를 전기적으로 연결하는 와이어와, 상기 리드 프레임의 테두리 부분에 상기 패들부보다 상면은 높고 하면은 낮게 위치하여 외부 단자와 연결되는 터미널 패드부와, 상기 패들부와 터미널 패드부를 연결하는 중간 리드와, 상기 반도체 칩 및 와이어를 보호하기 위해 몰딩된 봉지재를 포함하여 이루어진다. 이에 따라, 본 발명은 평탄한 리드 프레임을 터미널 패드부로 그대로 사용할 수 있어 외부 리드의 변형이 없고 동일 평면 상에 외부 리드를 위치시킬 수 있으며, 터미널 패드부 상에 솔더를 형성한 후 테스트 완료된 반도체 패키지를 필요한 수만큼 적층함으로써 고밀도 반도체 패키지를 용이하게 구현할 수 있다.

Description

적층 가능한 리드 프레임을 갖는 얇은 반도체 패키지 및 그 제조방법{Thin semiconductor package having stackable lead frame and manufacturing method thereofLithium-sulfur battery}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 보다 상세하게는 적층 가능한 리드 프레임(lead frame) 을 갖는 얇은 반도체 패키지 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 웨이퍼에 각종 공정에 의해 복수개의 반도체 칩이 구성되면 스크라이브 라인을 따라 반도체 웨이퍼를 절단하여 개개의 반도체 칩으로 분리하게 된다. 분리된 반도체 칩에 대해서는 보드 실장을 위한 패키징 공정이 실시된다. 상기 패지징 공정에 따라 반도체 패키지가 완성된다. 상기 반도체 패키지는 전자기기의 집약적인 발달과 소형화로 제조되는 경향으로 인해 얇게 제조됨과 아울러 고집적화, 고기능화가 요구된다.
도 1은 종래 기술에 의한 얇은 반도체 패키지를 도시한 단면도이다.
구체적으로, 종래 기술에 의한 얇은 반도체 패키지는 두개의 반도체 칩(10)이 적층되어 있고, 상기 두개의 반도체 칩(10)은 각각 금 범프(12, bump)를 통해 리드 프레임(14)과 연결된다. 상기 리드 프레임(14)은 내부 리드(14a, inner lead) 및 외부 리드(14b, outer lead)로 구성된다. 상기 반도체 칩(10), 내부 리드(14a) 및 외부 리드(14b)의 일부는 외부로부터 보호하기 위해 봉지재(16, encapsulant)로 몰딩되어 있다.
그런데, 종래의 얇은 반도체 패키지는 외부 리드(14b)가 길어 변형이 잘 일어나며, 외부 리드(14b)를 동일 평면(coplanarity) 상에 위치시키는 것도 용이하지 않은 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결하기 위하여 창안된 것으로서, 외부 리드의 변형을 방지하고 외부 리드를 동일 평면 상에 위치시킬 수 있는 얇은 반도체 패키지를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 얇은 반도체 패키지를 적합하게 제조할 수 있는 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 패키지는 중앙 부분에 형성된 구멍을 사이에 두고 표면이 아래로 하여 반도체 칩이 실장되는 리드 프레임의 패들부와, 상기 패들부의 하면과 상기 표면이 아래로 향한 반도체 칩의 본딩 패드를 전기적으로 연결하는 와이어와, 상기 리드 프레임의 테두리 부분에 상기 패들부보다 상면은 높고 하면은 낮게 위치하여 외부 단자와 연결되는 터미널 패드부와, 상기 패들부와 터미널 패드부를 연결하는 중간 리드와, 상기 반도체 칩 및 와이어를 보호하기 위해 몰딩된 봉지재를 포함하여 이루어진다.
상기 터미널 패드부는 상기 리드 프레임의 상측에서 테두리를 구성하는 평탄부와, 상기 평탄부에서 안쪽으로 돌출된 돌출부로 이루어질 수 있다. 상기 터미널 패드부의 돌출부는 상기 중간 리드와 연결될 수 있다.
상기 봉지재는 상기 터미널 패드부의 상하면과 동일면에 형성되어 있는 것이 바람직하다. 상기 리드 프레임은 패들부, 터미널 패드부 및 중간 리드로 구성될 수 있다. 상기 반도체 패키지는 상하로 하여 2개 이상을 적층하여 구성할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 반도체 패키지의 제조방법은 역U자홈을 갖는 리드 프레임을 준비하는 것을 포함한다. 상기 역U자홈을 갖는 리드 프레임을 중앙 상측에서 아래쪽으로 굴곡을 주어 중앙 부분에 반도체 칩이 실장되는 패들부와 테두리 부분에 외부 단자와 연결되는 터미널 패드부와, 상기 패들부와 터미널 패드부를 연결하는 중간 리드를 만든다. 상기 패들부에 구멍을 형성하고 상기 구멍을 사이에 두고 상기 반도체 칩의 표면을 아래로 하여 상기 반도체 칩을 실장한다. 상기 반도체 칩의 본딩 패드와 상기 패들부의 하면간에 와이어를 본딩한다. 상기 반도체 칩 및 와이어의 보호를 위해 봉지재로 몰딩한다.
상기 패들부, 터미널 패드부 및 중간 리드를 제조할 때 상기 터미널 패드부는 상기 리드 프레임의 상측에서 테두리를 구성하는 평탄부와 상기 평탄부에서 안쪽으로 돌출된 돌출부가 만들어질 수 있다. 상기 패들부, 터미널 패드부 및 중간 리드를 제조할 때 상기 터미널 패드부의 돌출부는 상기 중간 리드와 연결될 수 있다. 상기 봉지제는 상기 터미널 패드부의 상하면과 동일면을 몰딩면으로 하여 수행하고 상기 터미널 패드부의 상하면은 노출될 수 있다.
이상과 같이 본 발명은 평탄한 리드 프레임을 터미널 패드부로 그대로 사용할 수 있어 외부 리드의 변형이 없고 동일 평면 상에 외부 리드를 위치시킬 수 있으며, 터미널 패드부 상에 솔더를 형성한 후 테스트 완료된 반도체 패키지를 필요한 수만큼 적층함으로써 고밀도 반도체 패키지를 용이하게 구현할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 2 내지 도 7은 본 발명에 의한 얇은 반도체 패키지 및 그 제조방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 일정 두께를 갖는 리드 프레임(20)을 준비한다. 상기 리드 프레임(20)은 후에 외부 단자와 연결되는 터미널 패드부와 반도체 칩이 탑재되는 패들부가 충분히 구분되도록 두껍게, 예컨대 200㎛의 두께를 갖는 재질로 구성한다. 상기 리드 프레임(20)은 구리계 합금으로 하거나, Fe-Ni계 합금으로 구성한다. 상기 Fe-Ni계 합금일 경우 Ni이 42%, Fe가 58%가 포함된 합금을 이용할 수 있다. 이어서, 상기 리드 프레임(20) 상에 상기 리드 프레임(20)의 중앙 부분을 노출시키는 포토레지스트 패턴(22)을 형성한다.
도 3을 참조하면, 상기 포토레지스트 패턴(22)을 마스크로 상기 리드 프레임(20)의 중앙부분을 일정 두께, 예컨대 150㎛ 만큼 식각한다. 이어서, 상기 포토레지스트 패턴(22)을 제거한 다음 상기 리드 프레임을 뒤집으면 도 3과 같이 역U자홈(24)을 갖는 리드 프레임(20)이 완성된다. 도 3의 역U자홈(24)을 갖는 리드 프레임(20)은 중앙부와 테두리부가 두께 편차가 있게 된다. 상기 리드 프레임(20)의 테두리 부분은 후에 외부 단자와 연결되는 터미널 패드부가 되며, 상기 리드 프레임(20)의 중앙 부분은 반도체 칩이 실장되는 패들부(paddle part)가 된다.
도 4를 참조하면, 상기 식각된 리드 프레임(20)의 중앙 부분을 식각면의 반대 부분에서 아래쪽으로 150㎛ 두께 정도로 굴곡을 주어 반도체 칩이 실장되는 패들부(26)를 만든다. 즉, 상기 역U자홈(24)을 갖는 리드 프레임(20)의 중앙 상측에서 아래쪽으로 굴곡을 주어 중앙부분에 반도체 칩이 실장되는 패들부(26)를 만든다.
상기 패들부(26)가 만들어짐에 따라 상기 리드 프레임(20)의 테두리 부분은 외부 단자와 연결되는 터미널 패드부(28)가 만들어지며, 상기 터미널 패드부(28)와 패들부(26)를 연결하는 중간 리드(30)가 만들어진다. 상기 터미널 패드부(28)는 상기 리드 프레임(20)의 상하측에서 테두리를 구성하는 평탄한 평탄부(28a)와, 상기 평탄부(28a)에서 안쪽으로 돌출된 돌출부(28b)가 만들어진다. 상기 돌출부는 상기 중간 리드(30)와 연결된다.
상기 패들부(26)의 굴곡을 150㎛ 두께 정도로 함에 따라 패들부(26)의 하부면과, 상기 터미널 패드부(28)의 하부면의 두께 차이는 50㎛ 정도가 된다. 이에 따라, 상기 터미날 패드부(28)는 상기 패들부(26)보다 상면은 높고 하면은 낮게 위치한다.
다음에, 상기 패들부(26)의 상부 표면에 후에 반도체 칩과 접착되는 접착제(32)를 부착한다. 상기 접착제(32)의 두께는 20㎛ 정도의 두께로 한다.
도 5 및 도 6을 참조하면, 상기 리드 프레임(20)의 중앙 부분, 즉 패들부(26)에 구멍(27)을 뚫는다. 다음에, 상기 리드 프레임(20)의 구멍(27)을 사이에 두고 반도체 칩(34)의 표면을 아래로 하여 반도체 칩(34)을 실장한다. 상기 반도체 칩(34)의 두께는 80㎛ 정도가 된다. 상기 반도체 칩(34)의 본딩 패드와 상기 패들부(28)의 하면을 연결하는 와이어(36)를 본딩한다.
결과적으로, 상기 리드 프레임은 상기 패들부(26), 중간 리드(30) 및 터미널 패드부(28)로 구성되고, 상기 패들부(26) 및 중간 리드(30)는 내부 리드 역할을 수행하며, 상기 터미널 패드부(28)는 외부 리드 역할을 수행한다. 특히, 본 발명은 리드 프레임을 구성하는 평탄한 터미널 패드부를 외부 리드로 사용하기 때문에 터미널 패드부의 변형이 없고 동일 평면 상에 터미널 리브부를 위치시킬 수 있다.
도 7을 참조하면, 반도체 칩(34) 및 와이어(36)의 보호를 위해 봉지재(38), 예컨대 수지로 몰딩한다. 이때 몰딩면은 터미널 패드부(28)의 상하부면과 동일면 상에 위치하도록 한다. 이에 따라, 본 발명의 얇은 반도체 패키지는 리드 프레임(20)의 두께 , 예컨대 200㎛ 수준의 두께를 갖기 때문에 얇은 반도체 패키지가 된다.
도 8은 본 발명에 의한 얇은 반도체 패키지의 일부 평면도이다.
구체적으로, 도 8에서, 도 2 내지 도 7과 동일한 참조번호는 동일한 부재를 나타낸다. 구멍(도 5의 27)의 양측에 리드 프레임(20)이 위치하고, 상기 구멍(20)을 사이에 두고 표면이 아래로 하여 반도체 칩(34)이 패들부(26)에 탑재된다. 상기 반도체 칩(34)의 하면 중앙 부분에는 본딩 패드(34)가 위치하며, 상기 본딩 패드(34)는 상기 패들부(26)와 와이어(36)에 의해 연결된다. 상기 패들부(26)는 중간 리드(30)를 통하여 터미널 패드부(28)와 연결된다. 터미널 패드부(28)는 상기 리드 프레임(20)의 상하측에서 테두리를 구성하는 평탄한 평탄부(28a)와, 상기 평탄부(28a)에서 안쪽으로 돌출된 돌출부(28b)로 구성된다.
도 9 및 도 10은 본 발명에 의한 얇은 반도체 패키지를 각각 2개 및 4개 적층한 상태를 도시한 단면도이다.
구체적으로, 본 발명에 의한 얇은 반도체 패키지는 도 2 내지 도 7의 제조 과정을 거친 다음, 상기 상하로 하나 이상의 반도체 패키지를 적층하여 고밀도 반도체 패키지를 제조할 수 있다.
특히, 본 발명은 별도의 스택 패드를 만들지 않고 터미널 패드부 상에 솔더를 형성한 수 테스트 완료된 반도체 패키지를 필요한 수만큼 적층함으로써 고밀도 반도체 패키지를 용이하게 구현할 수 있다. 더하여, 본 발명은 고밀도 반도체 패키지를 구성할 때 개개의 반도체 패키지를 테스트한 후 양호한 제품만을 적층하여 고밀도 반도체 패키지를 구성함으로써 제조 수율을 향상시킬 수 있다.
도 9 및 도 10에서는 터미널 패드부 상에 솔더(42)를 형성한 후 각각 2개 및 4개의 얇은 반도체 패키지를 적층한 것이다.도 9의 고밀도 반도체 패키지는 2개의 반도체 패키지를 적층하여 그 두께가 450㎛이고, 도 10의 고밀도 반도체 패키지는 4개의 반도체 패키지를 적층하여 그 두께가 950㎛이다. 도 9 및 도 10에서는 각각 2개 및 4개를 적층하는 것을 도시하였으나, 그 이상을 적층할 수도 있다.
상술한 바와 같이 본 발명은 평탄한 리드 프레임을 터미널 패드부로 그대로 사용할 수 있어 리드, 즉 외부 리드의 변형이 없고 동일 평면 상에 외부 리드를 위치시킬 수 있다.
본 발명은 별도의 스택 패드를 만들지 않고 터미널 패드부 상에 솔더를 형성한 후 테스트 완료된 반도체 패키지를 필요한 수만큼 적층함으로써 고밀도 반도체 패키지를 용이하게 구현할 수 있다.
본 발명은 고밀도 반도체 패키지를 구성할 때 개개의 반도체 패키지를 테스트한 후 양호한 제품만을 적층하여 고밀도 반도체 패키지를 구성함으로써 제조 수율을 향상시킬 수 있다.
그리고, 본 발명은 하나의 반도체 칩을 반도체 패키지에 실장하기 때문에 복수개의 반도체 칩을 하나의 반도체 패키지에 실장하는 것에 비하여 작업 불량을 줄일 수 있다.
도 1은 종래 기술에 의한 얇은 반도체 패키지를 도시한 단면도이다.
도 2 내지 도 7은 본 발명에 의한 얇은 반도체 패키지 및 그 제조방법을 설명하기 위한 단면도들이다.
도 8은 본 발명에 의한 얇은 반도체 패키지의 일부 평면도이다.
도 9 및 도 10은 본 발명에 의한 얇은 반도체 패키지를 각각 2개 및 4개 적층한 상태를 도시한 단면도이다.

Claims (12)

  1. 중앙 부분에 형성된 구멍을 사이에 두고 표면이 아래로 하여 반도체 칩이 실장되는 리드 프레임의 패들부;
    상기 패들부의 하면과 상기 표면이 아래로 향한 반도체 칩의 본딩 패드를 전기적으로 연결하는 와이어;
    상기 리드 프레임의 테두리 부분에 상기 패들부보다 상면은 높고 하면은 낮게 위치하여 외부 단자와 연결되는 터미널 패드부;
    상기 패들부와 터미널 패드부를 연결하는 중간 리드; 및
    상기 반도체 칩 및 와이어를 보호하기 위해 몰딩된 봉지재로 구성되는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서, 상기 터미널 패드부는 상기 리드 프레임의 상측에서 테두리를 구성하는 평탄부와, 상기 평탄부에서 안쪽으로 돌출된 돌출부로 이루어지는 것을 특징으로 하는 반도체 패키지.
  3. 제2항에 있어서, 상기 터미널 패드부의 돌출부는 상기 중간 리드와 연결되는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서, 상기 봉지재는 상기 터미널 패드부의 상하면과 동일면에 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서, 상기 리드 프레임은 패들부, 터미널 패드부 및 중간 리드로 구성되는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서, 상기 반도체 패키지는 상하로 하여 2개 이상을 적층하여 구성하는 것을 특징으로 하는 반도체 패키지.
  7. 역U자홈을 갖는 리드 프레임을 준비하는 단계;
    상기 역U자홈을 갖는 리드 프레임을 중앙 상측에서 아래쪽으로 굴곡을 주어 중앙 부분에 반도체 칩이 실장되는 패들부와 테두리 부분에 외부 단자와 연결되는 터미널 패드부와, 상기 패들부와 터미널 패드부를 연결하는 중간 리드를 만드는 단계;
    상기 패들부에 구멍을 형성하고 상기 구멍을 사이에 두고 상기 반도체 칩의 표면을 아래로 하여 상기 반도체 칩을 실장하는 단계;
    상기 반도체 칩의 본딩 패드와 상기 패들부의 하면간에 와이어를 본딩하는 단계; 및
    상기 반도체 칩 및 와이어의 보호를 위해 봉지재로 몰딩하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지의 제조방법.
  8. 제7항에 있어서, 상기 역U자홈의 리드 프레임은,
    일정 두께의 리드 프레임을 준비하는 단계와, 상기 리드 프레임 상에 상기 리드 프레임의 중앙 부분을 노출시키는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 상기 리드 프레임의 중앙부분을 일정 두께만큼 식각하여 U자홈을 형성하는 단계와, 상기 포토레지스트 패턴을 제거한 다음 상기 리드 프레임을 뒤집어 역U자홈의 리드 프레임을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지의 제조방법.
  9. 제7항에 있어서, 상기 패들부, 터미널 패드부 및 중간 리드를 제조할 때 상기 터미널 패드부는 상기 리드 프레임의 상측에서 테두리를 구성하는 평탄부와 상기 평탄부에서 안쪽으로 돌출된 돌출부로 만들어지는 것을 특징으로 하는 반도체 패키지의 제조방법.
  10. 제9항에 있어서, 상기 패들부, 터미널 패드부 및 중간 리드를 제조할 때 상기 터미널 패드부의 돌출부는 상기 중간 리드와 연결되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  11. 제7항에 있어서, 상기 반도체 칩을 실장하는 단계는,
    상기 패들부의 상부 표면에 접착제를 부착하는 단계와, 상기 패들부가 위치하는 리드 프레임의 중앙 부분에 구멍을 뚫는 단계와, 상기 패들부에 상기 구멍을 사이에 두고 반도체 칩의 표면을 아래로 하여 반도체 칩을 실장하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지의 제조방법.
  12. 제7항에 있어서, 상기 봉지제는 상기 터미널 패드부의 상하면과 동일면을 몰딩면으로 하여 수행하고 상기 터미널 패드부의 상하면은 노출되는 것을 특징으로 하는 반도체 패키지의 제조방법.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6297548B1 (en) 1998-06-30 2001-10-02 Micron Technology, Inc. Stackable ceramic FBGA for high thermal applications
JP2007142355A (ja) * 2005-10-18 2007-06-07 Matsushita Electric Ind Co Ltd 電子部品内蔵モジュール
JP2008263118A (ja) * 2007-04-13 2008-10-30 Nec Lighting Ltd 発光デバイス
TW200921885A (en) * 2007-11-06 2009-05-16 Powertech Technology Inc Package on package structure
GB2451077A (en) * 2007-07-17 2009-01-21 Zetex Semiconductors Plc Semiconductor chip package
JP2009094118A (ja) * 2007-10-04 2009-04-30 Panasonic Corp リードフレーム、それを備える電子部品及びその製造方法
US7977782B2 (en) * 2007-11-07 2011-07-12 Stats Chippac Ltd. Integrated circuit package system with dual connectivity
SG142321A1 (en) 2008-04-24 2009-11-26 Micron Technology Inc Pre-encapsulated cavity interposer
JP2009302212A (ja) 2008-06-11 2009-12-24 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法
US7855439B2 (en) * 2008-08-28 2010-12-21 Fairchild Semiconductor Corporation Molded ultra thin semiconductor die packages, systems using the same, and methods of making the same
US7829988B2 (en) * 2008-09-22 2010-11-09 Fairchild Semiconductor Corporation Stacking quad pre-molded component packages, systems using the same, and methods of making the same
US8314499B2 (en) * 2008-11-14 2012-11-20 Fairchild Semiconductor Corporation Flexible and stackable semiconductor die packages having thin patterned conductive layers
EP2306516A1 (en) * 2009-09-30 2011-04-06 Tyco Electronics Nederland B.V. Semiconductor device, method for fabricating a semiconductor device and lead frame, comprising a bent contact section
US8080867B2 (en) * 2009-10-29 2011-12-20 Stats Chippac Ltd. Integrated circuit packaging system with stacked integrated circuit and method of manufacture thereof
KR102071078B1 (ko) * 2012-12-06 2020-01-30 매그나칩 반도체 유한회사 멀티 칩 패키지
US9548261B2 (en) * 2013-03-05 2017-01-17 Nichia Corporation Lead frame and semiconductor device
TWI550823B (zh) * 2014-04-10 2016-09-21 南茂科技股份有限公司 晶片封裝結構
US9917041B1 (en) * 2016-10-28 2018-03-13 Intel Corporation 3D chip assemblies using stacked leadframes
EP3499552A1 (en) * 2017-12-14 2019-06-19 Nexperia B.V. Semiconductor device and method of manufacture
US11101201B2 (en) * 2019-03-01 2021-08-24 Infineon Technologies Ag Semiconductor package having leads with a negative standoff

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0128251Y1 (ko) * 1992-08-21 1998-10-15 문정환 리드 노출형 반도체 조립장치
US5454905A (en) * 1994-08-09 1995-10-03 National Semiconductor Corporation Method for manufacturing fine pitch lead frame
KR100242994B1 (ko) 1996-12-28 2000-02-01 김영환 버텀리드프레임 및 그를 이용한 버텀리드 반도체 패키지
KR100344927B1 (ko) * 1999-09-27 2002-07-19 삼성전자 주식회사 적층 패키지 및 그의 제조 방법
KR100426494B1 (ko) 1999-12-20 2004-04-13 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 이것의 제조방법
US6337510B1 (en) * 2000-11-17 2002-01-08 Walsin Advanced Electronics Ltd Stackable QFN semiconductor package

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US7364784B2 (en) 2008-04-29
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US7615859B2 (en) 2009-11-10

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