KR20050014160A - Manufacturing method for semiconductor device - Google Patents
Manufacturing method for semiconductor deviceInfo
- Publication number
- KR20050014160A KR20050014160A KR1020030052652A KR20030052652A KR20050014160A KR 20050014160 A KR20050014160 A KR 20050014160A KR 1020030052652 A KR1020030052652 A KR 1020030052652A KR 20030052652 A KR20030052652 A KR 20030052652A KR 20050014160 A KR20050014160 A KR 20050014160A
- Authority
- KR
- South Korea
- Prior art keywords
- spacer
- layer
- semiconductor device
- film
- cell region
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 238000000034 method Methods 0.000 claims abstract description 36
- -1 spacer nitride Chemical class 0.000 claims abstract description 28
- 125000006850 spacer group Chemical group 0.000 claims abstract description 23
- 230000002093 peripheral effect Effects 0.000 claims abstract description 14
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 3
- 239000010408 film Substances 0.000 description 56
- 239000010410 layer Substances 0.000 description 38
- 230000007547 defect Effects 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000008646 thermal stress Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000003667 anti-reflective effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 게이트전극 패턴닝 후에 형성된 스페이서질화막을 두껍게 형성하고, 셀영역에서는 이를 제거하여 갭필 마진을 확보하여 열 스트레스에 의한 벙커 결함이 방지되어 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and in particular, to form a thick spacer nitride film formed after gate electrode patterning, and to remove the gap in the cell region to secure a gap fill margin, thereby preventing bunker defects due to thermal stress, thereby improving process yield and device performance. It relates to a method for manufacturing a semiconductor device that can improve the reliability of the.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.The recent trend of high integration of semiconductor devices has been greatly influenced by the development of fine pattern formation technology, and the miniaturization of photoresist patterns, which are widely used as masks such as etching or ion implantation processes, are essential in the manufacturing process of semiconductor devices.
이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다.The resolution (R) of the photoresist pattern is closely related to the material of the photoresist itself or the adhesion to the substrate. It is inversely proportional to the lens aperture (NA, numerical aperture) of the device.
[R = k*λ/ NA, R=해상도, λ= 광원의 파장, NA = 개구수][R = k * λ / NA, R = resolution, λ = wavelength of light source, NA = numerical aperture]
여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 라인/스페이스 패턴의 경우 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해서는 이보다 파장이 더 작은 원자외선(deep ultra violet; DUV), 예를들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하여야 한다.Here, the wavelength of the light source is reduced in order to improve the optical resolution of the reduced exposure apparatus. For example, the G-line and i-line reduced exposure apparatus having wavelengths of 436 and 365 nm have a process resolution of a line / space pattern. The limit is about 0.7 and 0.5 μm, respectively, and in order to form a fine pattern of 0.5 μm or less, deeper ultra violet (DUV), for example, KrF laser having a wavelength of 248 nm or 193 nm An exposure apparatus using an ArF laser as a light source should be used.
또한 축소노광장치와는 별도로 공정 상의 방법으로는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.In addition to the reduction exposure apparatus, the process method includes a method of using a phase shift mask as a photo mask, or forming a separate thin film on the wafer to improve image contrast. A contrast enhancement layer (CEL) method or a tri layer resister (hereinafter referred to as a TLR) method in which an intermediate layer such as spin on glass (SOG) is interposed between two photoresist layers. In addition, a silicide method for selectively injecting silicon into the upper side of the photosensitive film has been developed to lower the resolution limit.
또한 상하의 도전배선을 연결하는 콘택홀은 상기에서의 라인/스페이스 패턴에 비해 디자인룰이 더 크게 나타나는데, 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택 형성 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소되거나, 여유가 전혀없이 공정을 진행하여야하는 어려움이 있다.In addition, the contact hole connecting the upper and lower conductive wirings has a larger design rule than the above line / space pattern. As the device becomes more integrated, the size of the contact hole and the distance between the peripheral wirings are reduced, and the contact hole diameter and The aspect ratio, which is the ratio of depths, increases. Therefore, in the highly integrated semiconductor device having the multilayer conductive wiring, accurate and strict alignment between the masks in the contact forming process is required, so that the process margin is reduced or the process must be performed without any margin.
이러한 콘택홀은 홀간의 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 요인들을 고려하여 마스크를 형성한다.These contact holes can be used for misalignment tolerance during mask alignment, lens distortion during exposure, critical dimension variation during mask fabrication and photolithography, The mask is formed by considering factors such as registration between the masks.
종래 기술에 따른 반도체소자는 하드마스크층과 중첩되어 있는 게이트전극을 형성한 후에 BPSG 등으로 층간절연막을 도포한 후, 열처리하여 리플로우시켜 게이트전극 사이의 공간을 메우게 된다.In the semiconductor device according to the related art, after forming a gate electrode overlapping with a hard mask layer, an interlayer insulating layer is coated with BPSG or the like, and then heat-treated to reflow to fill the space between the gate electrodes.
여기서 소자의 고집적화 경향에 따라 게이트 선폭과 간격이 감소되고, 게이트전극 물질의 저저항화를 위하여 게이트전극으로 실리사이드나 텅스텐등의 난식각성 물질을 사용하게 되어 하드마스크층의 두께가 증가되어 더욱 종횡비가 증가하게되었다.Here, the gate line width and spacing are reduced according to the high integration tendency of the device, and an egg etching material such as silicide or tungsten is used as the gate electrode in order to reduce the resistance of the gate electrode material. Increased.
도 1a 및 도 1b는 종래 기술에 따른 반도체소자의 제조 공정도이다.1A and 1B are manufacturing process diagrams of a semiconductor device according to the prior art.
먼저, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)을 구비하는 반도체기판(10)상에 게이트산화막(12)을 형성하고, 상기 게이트산화막(12)상에 다결정실리콘층(14)과 WSix층(16) 질화막 재질의 하드마스크층(18) 및 산화질화막 재질의 반사방지막(20)을 순차적으로 도포한 후, 이를 게이트 마스크로 패턴닝하여 반사방지막(20) 및 하드마스크층(18) 패턴과 중첩되어있는 다결정실리콘층(14) 및 WSix층(16) 패턴으로된 게이트전극을 형성한다.First, a gate oxide film 12 is formed on a semiconductor substrate 10 having a cell region I and a peripheral circuit region II, and a polysilicon layer 14 and a WSix layer on the gate oxide film 12. (16) After applying the hard mask layer 18 of the nitride film material and the antireflection film 20 of the oxynitride film in sequence, and patterning them with a gate mask to pattern the antireflection film 20 and the hard mask layer 18 and A gate electrode having a pattern of overlapping polycrystalline silicon layer 14 and WSix layer 16 is formed.
그다음 상기 구조의 전표면에 버퍼산화막(22)과 스페이서 질화막(24) 및 스페이서산화막(26)을 순차적으로 도포한다. 이때 질화막의 경우 밀도가 높아 스페이서 산화막(26) 증착 공정시 열 스트레스에 의해 셀영역(Ⅰ) 스페이서 질화막(24)에 크랙(28)이 형성되거나 핀홀(30)이 발생된다. (도 1a 참조).Then, the buffer oxide film 22, the spacer nitride film 24, and the spacer oxide film 26 are sequentially applied to the entire surface of the structure. In this case, since the nitride film has a high density, cracks 28 are formed in the spacer nitride film 24 of the cell region (I) due to thermal stress during the deposition process of the spacer oxide film 26, or the pinhole 30 is generated. (See FIG. 1A).
그후, 주변회로영역(Ⅱ)에서의 소자 형성을 위하여 P+ 마스크 및 스페이서 에치하여 스페이서를 형성하고, 이온주입을 실시한 후, P+ 마스크 제거하고, 다시 N+ 마스크 및 스페이서 에치후 이온주입을 실시하여 소자를 형성한 후, N+ 마스크를 제거한다.Then, to form a device in the peripheral circuit region (II), a spacer is formed by etching the P + mask and the spacer, ion implantation is performed, the P + mask is removed, and then ion implantation is performed after the N + mask and the spacer etching. After formation, the N + mask is removed.
그다음 상기 주변회로영역(Ⅱ) 상에 감광막 패턴(32)을 형성한다. (도 1b 참조).Then, the photoresist pattern 32 is formed on the peripheral circuit region II. (See FIG. 1B).
그후, 도시되어있지는 않으나, 상기 감광막 패턴(32)에 의해 노출되어있는 셀영역(Ⅰ) 상의 스페이서 산화막(26)을 제거하여 갭필 마진을 확보하게된다.Thereafter, although not illustrated, the spacer oxide film 26 on the cell region I exposed by the photoresist pattern 32 is removed to secure a gap fill margin.
상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 스페이서 질화막을마스크로 스페이서 산화막 제거하는 공정에서 BOE 케미칼을 사용하게 되는데, 이때 BOE 케미칼이 상기 크랙이나 핀홀에 침투하게 되고, 이 상태에서 자지정렬 공정마진 확보를 위하여 셀 스페이서 질화막을 증착하게 되면 크랙이나 핀홀이 막혀 반도체기판으로 침투한 BOE 케미칼이 빠져 나오지 못한 상태로 장시간 식각 반응을 일으키게 되어 도 2에 도시되어 있는 것과 같은 벙커 결함을 일으켜 IPP 패일을 유빌하여 공정수율 및 소자의 신뢰성을 저하시키는 문제점이 있다.In the method of manufacturing a semiconductor device according to the prior art as described above, BOE chemicals are used in a process of removing a spacer oxide film with a spacer nitride film as a mask, in which case BOE chemical penetrates into the cracks or pinholes, and in this state, self-aligning process. When the cell spacer nitride film is deposited to secure the margin, cracks or pinholes are blocked and the BOE chemicals penetrated into the semiconductor substrate do not escape, causing an etch reaction for a long time, resulting in a bunker defect as shown in FIG. There is a problem of deterioration of process yield and device reliability.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 고 종횡비를 가지는 게이트전극에서 발생되는 스페이서 질화막에 의한 벙커 불량 발생을 방지하여 공정을 단순화할 수 있고 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.The present invention is to solve the above problems, an object of the present invention is to prevent the bunker defects caused by the spacer nitride film generated in the gate electrode having a high aspect ratio to simplify the process and to improve the process yield and device reliability It is to provide a method of manufacturing a semiconductor device that can be improved.
도 1a 및 도 1b는 본 발명에 따른 반도체소자의 제조공정도.1A and 1B are manufacturing process diagrams of a semiconductor device according to the present invention.
도 2는 종래 기술에 따라 벙커 결함이 발생된 반도체기판의 단면 SEM 사진.2 is a cross-sectional SEM photograph of a semiconductor substrate in which a bunker defect is generated according to the prior art.
도 3a 내지 도 3c는 본 발명에 따른 반도체소자의 제조공정도.3a to 3c is a manufacturing process diagram of a semiconductor device according to the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
10, 50 : 반도체기판 12, 52 : 게이트산화막10, 50: semiconductor substrate 12, 52: gate oxide film
14, 54 : 다결정실리콘층 16, 56 : WSix층14, 54 polysilicon layer 16, 56: WSix layer
18, 58 : 하드마스크층 20, 60 : 반사망지막18, 58: hard mask layer 20, 60: reflective netting film
22, 62 : 버퍼산화막 24, 64 : 스페이서 질화막22, 62: buffer oxide film 24, 64: spacer nitride film
26 : 스페이서 산화막 28 : 크랙26 spacer oxide film 28 crack
30 : 핀홀 32, 66 : 감광막 패턴30: pinhole 32, 66: photosensitive film pattern
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은,Features of the semiconductor device manufacturing method according to the present invention for achieving the above object,
셀영역과 주변회로영역을 구비하는 반도체기판상에 게이트산화막을 형성하는 공정과,Forming a gate oxide film on a semiconductor substrate having a cell region and a peripheral circuit region;
상기 게이트산화막상에 하드마스크층 패턴과 중첩되어있는 게이트전극을 형성하는 공정과,Forming a gate electrode overlapping the hard mask layer pattern on the gate oxide film;
상기 구조의 전표면에 버퍼산화막과 스페이서질화막을 순차적으로 형성하는 공정과,Sequentially forming a buffer oxide film and a spacer nitride film on the entire surface of the structure;
상기 주변회로영역상의 스페이서 질화막을 식각하여 스페이서를 형성하고, 소자를 형성하는 공정과,Etching the spacer nitride film on the peripheral circuit region to form a spacer, and forming an element;
상기 셀영역상의 스페이서을 제거하여 갭필 마진을 확봇하는 공정을 구비함에 있다.And removing the spacer on the cell region to expand the gap fill margin.
또한 본 발명의 다른 특징은, 상기 게이트산화막이 30∼100Å 두께로, 600∼1200℃ 온도에서 열산화하여 형성하고, 상기 게이트전극이 다결정실리콘층과 WSix층의 적층 구조로 형성되며, 상기 다결정실리콘층은 500∼1500Å, WSix층은 500∼2000Å 두께로 형성하고, 상기 하드마스크층은 1000∼5000Å 두께로 형성하며, 상기 하드마스크층 상에 산화질화막 재질의 반사방지막을 구비하며, 상기 반사방지막은 300∼2000Å 두께로 형성하고, 상기 버퍼산화막은 50∼500Å 두께로, 고온산화나 저압TEOS 로 형성하며, 상기 스페이서 질화막은 300∼2000Å 두께로 형성하고, 상기 셀지역에서의 스페이서 질화막 제거 공정은 H3PO4용액을 이용하는 것을 특징으로 한다.In addition, another feature of the present invention is that the gate oxide film is formed by thermal oxidation at a temperature of 600 to 1200 ° C. with a thickness of 30 to 100 kPa, and the gate electrode is formed as a laminated structure of a polysilicon layer and a WSix layer. The layer is 500-1500 Å, the WSix layer is 500-2000 Å thick, the hard mask layer is 1000-5000 Å thick, and has an anti-reflection film of oxynitride on the hard mask layer. 300 to 2000 GPa thick, the buffer oxide film 50 to 500 GPa thick, high temperature oxidation or low pressure TEOS, the spacer nitride film is 300 to 2000 GPa thick, the spacer nitride film removal process in the cell region is H It is characterized by using a 3 PO 4 solution.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3c는 본 발명에 따른 반도체소자의 제조공정도이다.3A to 3C are manufacturing process diagrams of a semiconductor device according to the present invention.
먼저, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)을 구비하는 실리콘 웨이퍼 등의 반도체기판(50)상에 소자분리 산화막(도시되지 않음)을 형성하여 활성영역을 정의하고, 상기 반도체기판(50)상에 게이트산화막(52)을 형성하고, 상기 게이트산화막(52) 상에 게이트전극이 되는 다결정실리콘층(54) 및 WSix층(54)과 후속 패턴닝 공정에서 게이트전극을 보호하는 질화막 재질의 하드마스크층(56) 및 산화질화막 재질의 반사방지막(58)을 순차적으로 형성한다. 여기서 상기 게이트산화막(52)은 30∼100Å, 다결정실리콘층(54)은 500∼1500Å, WSix층(56)은 500∼2000Å, 상기 하드마스크층(56)은 1000∼5000Å, 반사방지막(58)은 300∼2000Å 정도 두께로 각각 형성하며, 상기 게이트산화막(52)은 600∼1200℃ 정도의 온도에서 열산화하여 형성한다.First, an isolation region (not shown) is formed on a semiconductor substrate 50 such as a silicon wafer having a cell region I and a peripheral circuit region II to define an active region, and then the semiconductor substrate 50 is formed. A gate oxide layer 52 is formed on the gate oxide layer 52, and the polysilicon layer 54 and the WSix layer 54 serving as the gate electrode on the gate oxide layer 52 and the gate electrode are protected in a subsequent patterning process. The hard mask layer 56 and the antireflection film 58 made of an oxynitride film are sequentially formed. Here, the gate oxide film 52 is 30 to 100 GPa, the polysilicon layer 54 is 500 to 1500 GPa, the WSix layer 56 is 500 to 2000 GPa, the hard mask layer 56 is 1000 to 5000 GPa, and the antireflection film 58 is used. Is formed to a thickness of about 300 to 2000 kPa, and the gate oxide film 52 is formed by thermal oxidation at a temperature of about 600 to 1200 ° C.
그다음 상기 반사방지막(58)에서 다결정실리콘층(54)까지를 게이트 마스크를 사용한 사진 식각 공정으로 수차적으로 패턴닝하여 반사방지막(60) 및 하드마스크층(58) 패턴과 중첩되어있는 다결정실리콘층(54) 및 WSix층(56) 패턴으로된 게이트전극을 형성한다. 이때 상기 반사방지막은 형성하지 않을 수도 있다.Next, the polysilicon layer overlapping the antireflective layer 60 and the hard mask layer 58 pattern by patterning the antireflective layer 58 to the polysilicon layer 54 by a photolithography process using a gate mask. A gate electrode having a pattern of 54 and a WSix layer 56 is formed. In this case, the anti-reflection film may not be formed.
그후, 상기 구조의 전표면에 50∼500Å 정도 두께의 버퍼산화막(62)과 300∼2000Å 정도 두께의 스페이서 질화막(64)을 순차적으로 형성하되, 상기 버퍼산화막(62)은 고온산화나 저압TEOS 로 형성한다. (도 3a 참조).Thereafter, a buffer oxide film 62 having a thickness of about 50 to 500 kPa and a spacer nitride film 64 having a thickness of about 300 to 2000 kPa is sequentially formed on the entire surface of the structure, and the buffer oxide film 62 is formed by high temperature oxidation or low pressure TEOS. Form. (See FIG. 3A).
그후, 주변회로영역(Ⅱ)에서의 소자 형성을 위하여 P+ 영역 마스크를 이용하여 스페이서 에치하여 그 지역에 스페이서를 형성하고, 이온주입을 실시하여 P+ 소자를 형성하고, 다시 N+ 영역 마스크를 이용하여 스페이서 에치하여 그 지역에 스페이서를 형성하고, 이온주입을 실시하여 N+ 소자를 형성한다.Then, to form a device in the peripheral circuit region (II), spacers are etched using a P + region mask to form a spacer in the region, ion implantation is performed to form a P + element, and then a spacer is formed using an N + region mask. The spacer is etched to form a spacer in the region, and ion implantation is performed to form an N + element.
그다음 상기 구조의 전표면에 감광막을 도포한 후, 선택 노광하여 셀영역(Ⅰ) 상의 감광막을 제거하여 COR 마스크인 감광막 패턴(66)을 형성한다. (도 3b 참조).Thereafter, a photoresist film is applied to the entire surface of the structure, followed by selective exposure to remove the photoresist film on the cell region (I) to form a photoresist pattern 66 that is a COR mask. (See Figure 3b).
그후, 상기 감광막 패턴(66)에 의해 노출되어있는 셀영역(Ⅰ) 상의 스페이서 질화막(64)을 H3PO4용액으로 제거하여 갭필 마진을 확보하게 한다. 상기 버퍼 산화막(62)은 매우 안정적인 구조로서 열 스트레스에 의한 크랙이나 핀홀 발생이 억제되므로, H3PO4용액에 의한 벙커 결함 발생은 방지된다. (도 3c 참조).Thereafter, the spacer nitride film 64 on the cell region I exposed by the photoresist pattern 66 is removed with a H 3 PO 4 solution to secure a gap fill margin. Since the buffer oxide layer 62 has a very stable structure, cracks and pinholes are prevented from being generated due to thermal stress, so that bunker defects caused by the H 3 PO 4 solution are prevented. (See FIG. 3C).
그다음 도시되어있지는 않으나, 상기 감광막 패턴(66)을 제거하고, 후속 공정을 진행하여 소정의 소자를 형성한다.Next, although not shown, the photoresist pattern 66 is removed and a subsequent process is performed to form a predetermined device.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은 게이트전극 형성 후에 형성되는 스페이서 산화막과 스페이서 질화막을 두꺼운 스페이서질화막으로 대체하고, 주변회로영역에서는 스페이서 질화막이 스페이서를 형성하도록하고, 셀영역에서는 스페이서 질화막을 제거하여 갭필 마진을 확보하도록하였으므로, 양호한 막질의 버퍼 산화막에 의해 셀영역에서의 스페이서 질화막 제거 공정시의 케미칼에 의한 기판 손상에 따른 벙커 결함 생성을 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.As described above, in the method of manufacturing a semiconductor device according to the present invention, the spacer oxide film and the spacer nitride film formed after the formation of the gate electrode are replaced with a thick spacer nitride film, and the spacer nitride film forms a spacer in the peripheral circuit region. Since the gap nitride margin is secured by removing the spacer nitride film, the process film and the reliability of the device are improved by preventing the formation of bunker defects caused by chemical damage to the substrate during the removal process of the spacer nitride film in the cell region by the buffer oxide film having a good film quality. There is an advantage to this.
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030052652A KR20050014160A (en) | 2003-07-30 | 2003-07-30 | Manufacturing method for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030052652A KR20050014160A (en) | 2003-07-30 | 2003-07-30 | Manufacturing method for semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050014160A true KR20050014160A (en) | 2005-02-07 |
Family
ID=37225329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030052652A KR20050014160A (en) | 2003-07-30 | 2003-07-30 | Manufacturing method for semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050014160A (en) |
-
2003
- 2003-07-30 KR KR1020030052652A patent/KR20050014160A/en not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100350764B1 (en) | Manufacturing method of semiconductor device | |
| KR20050014160A (en) | Manufacturing method for semiconductor device | |
| KR20020058289A (en) | Manufacturing method for semiconductor device | |
| KR100261682B1 (en) | Method for fabricating semiconductor device | |
| KR100307560B1 (en) | Manufacturing method of semiconductor device | |
| KR100944344B1 (en) | Manufacturing method for semiconductor device | |
| KR100861188B1 (en) | Manufacturing method for semiconductor device | |
| KR100482997B1 (en) | Manufacturing method for semiconductor device | |
| KR100535083B1 (en) | Manufacturing method for semiconductor device | |
| KR100527568B1 (en) | Manufacturing method for semiconductor device | |
| KR100527531B1 (en) | Manufacturing method for semiconductor device | |
| KR20020002009A (en) | Manufacturing method for semiconductor device | |
| KR100569526B1 (en) | Manufacturing method for semiconductor device | |
| KR20040080574A (en) | Method for manufacturing semiconductor device | |
| KR20040102720A (en) | Manufacturing method for semiconductor device | |
| KR20020000348A (en) | Manufacturing method for semiconductor device | |
| KR20030058635A (en) | Manufacturing method for semiconductor device | |
| KR20050052579A (en) | Manufacturing method for semiconductor device | |
| KR20020052460A (en) | Manufacturing method for semiconductor device | |
| KR20050014156A (en) | Manufacturing method for semiconductor device | |
| KR20010059981A (en) | Manufacturing method of semiconductor device | |
| KR20040061857A (en) | Method for fabricating of semiconductor device | |
| KR20050052577A (en) | Manufacturing method for semicondutor device | |
| KR20020002013A (en) | Manufacturing method for semiconductor device | |
| KR20060074757A (en) | Manufacturing method of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |