KR20050012612A - Capacitor in ferroelectric memory device and fabricating method for thereof - Google Patents
Capacitor in ferroelectric memory device and fabricating method for thereofInfo
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Abstract
Description
본 발명은 강유전체 메모리 소자의 캐패시터 및 그 제조방법에 관한 것으로 특히, 강유전체 캐패시터의 콘택 플러그와 하부전극을 개선한 발명이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor of a ferroelectric memory device and a method of manufacturing the same, and more particularly, to an improvement in contact plugs and lower electrodes of a ferroelectric capacitor.
일반적으로, 반도체 메모리 소자에서 강유전체를 캐패시터의 유전체에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다.In general, by using a ferroelectric in the dielectric of a capacitor in a semiconductor memory device, development of a device capable of using a large-capacity memory while overcoming the limitation of refresh required in a DRAM (Dynamic Random Access Memory) device has been in progress.
이러한 강유전체를 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함)는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작속도도 DRAM에 필적하여 차세대 메모리소자로 각광받고 있다.Ferroelectric Random Access Memory (hereinafter referred to as 'FeRAM') using the ferroelectric is a nonvolatile memory device, which is a kind of nonvolatile memory device. Speeds are also comparable to DRAMs and are gaining popularity as next generation memory devices.
이러한 FeRAM 소자의 유전체로는 페로브스카이트(Perovskite) 구조 또는 Bi-layered Perovskite 구조를 갖는 (Bi,La)4Ti3O12(이하 BLT), SrBi2Ta2O9(이하 SBT), SrBi2(Ta1-xNbx)2O9(이하 SBTN), Pb(Zr,Ti)O3(이하 PZT) 와 같은 강유전체가 주로 사용되며, 이러한 강유전체는 상온에서 유전상수가 수백에서 수천에 이르고 두 개의 안정한 잔류분극(Remnant polarization; Pr) 상태를 갖고 있어 이를 박막화하여 비휘발성(Nonvolatile) 메모리 소자로의 응용이 실현되고 있다.Dielectrics of such FeRAM devices include (Bi, La) 4 Ti 3 O 12 (hereinafter referred to as BLT), SrBi 2 Ta 2 O 9 (hereinafter referred to as SBT) and SrBi having a perovskite structure or a bi-layered perovskite structure. Ferroelectrics such as 2 (Ta 1-x Nb x ) 2 O 9 (hereinafter referred to as SBTN) and Pb (Zr, Ti) O 3 (hereinafter referred to as PZT) are mainly used, and these ferroelectrics have dielectric constants of hundreds to thousands at room temperature. It has two stable Remnant polarization (Pr) states, so that the thin film is applied to nonvolatile memory devices.
한편, FeRAM 소자의 고밀도화를 위해서는 플러그(plug)를 통해 기판(트랜지스터의 접합)에 콘택하여야 하며, 종래에는 플러그 물질로 폴리실리콘을 주로 사용하여 왔다.On the other hand, in order to increase the density of the FeRAM device, it is necessary to contact a substrate (junction of a transistor) through a plug, and conventionally, polysilicon has been mainly used as a plug material.
하지만 폴리실리콘 플러그의 경우에는 실리콘 기판에 형성되는 자연산화막에 의해서 트랜지스터와 하부전극 사이에 완전한 오믹(ohmic) 접촉을 얻기 어렵다는 단점이 있었다. 따라서, 이러한 단점을 극복하기 위한 대안으로 텅스텐 플러그가 많이 연구되고 있다.However, the polysilicon plug has a disadvantage in that it is difficult to obtain a complete ohmic contact between the transistor and the lower electrode by the natural oxide film formed on the silicon substrate. Therefore, many tungsten plugs have been researched as an alternative to overcome this disadvantage.
텅스텐 플러그 상에는 백금/이리듐산화막/이리듐 (Pt/IrOx/Ir)의 적층구조로 이루어진 캐패시터의 하부전극이 통상적으로 적용되고 있는 바, 이는 누설전류를 감소시키고 산소 또는 수소의 확산을 방지하며 상/하부 층간의 물질의 상호확산을 막기 위해서이다.On the tungsten plug, a lower electrode of a capacitor composed of a layered structure of platinum / iridium oxide / iridium (Pt / IrOx / Ir) is commonly applied, which reduces leakage current and prevents diffusion of oxygen or hydrogen, This is to prevent interdiffusion of materials between layers.
FeRAM 소자에서는 유전체의 성능을 향상시켜 주기 위하여, 고온의 산소분위기에서 수행되는 열처리가 필수적이다. 이러한 고온 열처리시에 전술한 적층구조를 갖는 하부전극의 안정을 유지하며, 플러그의 산화를 방지하는 것이 FeRAM 소자의 신뢰성을 확보하는데 필요한 핵심기술이다.In FeRAM devices, heat treatment performed in a high temperature oxygen atmosphere is essential to improve dielectric performance. Maintaining the stability of the lower electrode having the above-described laminated structure during such high temperature heat treatment and preventing oxidation of the plug is a core technology necessary to secure the reliability of the FeRAM device.
이하에서는 도1a 내지 도1f를 참조하여 텅스텐을 플러그로 사용하는 종래기술에 따른 강유전체 메모리 소자의 캐패시터 제조공정을 설명한다.Hereinafter, a capacitor manufacturing process of a ferroelectric memory device according to the related art using tungsten as a plug will be described with reference to FIGS. 1A to 1F.
먼저, 도1a에 도시된 바와 같이 기판(10)에 활성영역과 필드영역을 정의하는 소자분리막(11)을 형성하고, 활성영역에 접합영역(12)을 형성한다. 도1a에는 워드라인과 비트라인으로 사용되는 게이트 전극은 도시되어 있지 않다.First, as shown in FIG. 1A, an isolation layer 11 defining an active region and a field region is formed on the substrate 10, and a junction region 12 is formed in the active region. In FIG. 1A, a gate electrode used as a word line and a bit line is not shown.
이후에 전체 구조상에 제 1 층간절연막(13) 및 제 2 층간절연막(14)을 적층하여 형성하고, 적절한 마스크공정 및 식각공정을 수행하여 소정의 기판표면이 노출되는 캐패시터 콘택홀을 형성한다.Thereafter, the first interlayer insulating film 13 and the second interlayer insulating film 14 are laminated on the entire structure, and a suitable mask process and an etching process are performed to form a capacitor contact hole exposing a predetermined substrate surface.
이때, 노출되는 기판 표면은 임플란트가 진행된 실리콘 기판, 도핑된 다결정실리콘 또는 에피택시 방법으로 형성된 실리콘이 된다.At this time, the exposed substrate surface is a silicon substrate implanted, doped polysilicon or silicon formed by an epitaxy method.
다음으로 캐패시터 콘택홀과 제 2 층간절연막(14)을 포함하는 전체구조 상에 Ti(15), 제 1 TiN 막(16)을 적층형성하고, 이를 급속열처리하여 반도체 기판의 실리콘 원자와 티타늄(Ti)의 반응을 유발시켜 티타늄실리사이드(미도시)를 형성한다.Next, Ti (15) and the first TiN film (16) are laminated on the entire structure including the capacitor contact hole and the second interlayer insulating film (14), and rapidly heat-treated to form silicon atoms and titanium (Ti) of the semiconductor substrate. Reaction to form titanium silicide (not shown).
티타늄실리사이드는 오믹콘택(ohmic contact)의 역할을 하게 되며, 이러한 급속열처리 후에 티타늄 실리사이드의 형성을 안정화하기 위하여 제 2 TiN 막(17)을 제 1 TiN 막(16) 상에 추가로 형성한다.Titanium silicide serves as an ohmic contact, and after this rapid heat treatment, a second TiN film 17 is further formed on the first TiN film 16 to stabilize the formation of the titanium silicide.
다음으로, 콘택홀을 완전히 채우면서 상기 제 2 TiN(17) 상에 텅스텐 플러그(18)을 증착한다. 텅스텐 플러그를 사용하게 되면 폴리실리콘 플러그를 사용할 때와 같은 자연산화막이 형성되지 않으므로 플러그 특성이 향상됨은 전술한 바 있다.Next, a tungsten plug 18 is deposited on the second TiN 17 while completely filling the contact hole. When the tungsten plug is used, the natural oxide film is not formed as in the case of using the polysilicon plug, and thus the plug characteristics are improved.
다음으로, 전면 에치벡 공정을 진행한다. 이러한 전면 에치벡 공정에 의해 텅스텐 플러그(18)는 캐패시터 콘택홀 내부로 소정깊이 만큼 리세스되며 한편, 제 2 층간절연막(14) 상에 형성된 Ti(15), 제 1 TiN 막(16), 제 2 TiN 막(17) 및 텅스텐은 제거된다.Next, the entire Etchbeck process is performed. By the front etch back process, the tungsten plug 18 is recessed to a predetermined depth into the capacitor contact hole, while the Ti 15, the first TiN film 16, and the first TiN film 16 formed on the second interlayer insulating film 14 are formed. 2 TiN film 17 and tungsten are removed.
다음으로 리세스된 텅스텐 플러그(18)를 포함하는 제 2 층간절연막(14) 상에 제 3 TiN 막(19)을 형성한 후, 제 2 층간절연막(14)이 노출될 때까지 화학기계연마 (Chemical Mechanical Polishing : CMP)를 수행하여 표면을 평탄화하면, 텅스텐 플러그(18)가 리세스된 부분에 제 3 TiN 막(19)이 형성되는데, 이 방법이 일반적인 매몰 방지막 구조(buried barrier structure)를 형성하는 방법이다.Next, after the third TiN film 19 is formed on the second interlayer insulating film 14 including the recessed tungsten plug 18, the chemical mechanical polishing is performed until the second interlayer insulating film 14 is exposed. When the surface is planarized by chemical mechanical polishing (CMP), a third TiN film 19 is formed at the portion where the tungsten plug 18 is recessed, and this method forms a general buried barrier structure. That's how.
여기서, 제 3 TiN 막(19)은 상/하부 물질간의 상호확산을 방지하는 확산방지막의 역할을 하는데, 이와같이 매몰 방지막 구조의 확산방지막을 형성하는 이유는 다음과 같다.Here, the third TiN film 19 serves as a diffusion barrier to prevent mutual diffusion between the upper and lower materials. The reason for forming the diffusion barrier in the buried barrier structure is as follows.
종래에는 캐패시터의 하부전극으로 Pt/IrOx/Ir 이 적층된 구조를 사용하고, 플러그 물질로 텅스텐을 사용하였다. 이 경우에는, 텅스텐 플러그(18)와 이리듐(Ir) 사이에는 상호확산이 발생하기 때문에 고온의 열공정에서는 취약한 단점이 있다.Conventionally, a structure in which Pt / IrOx / Ir is stacked as a lower electrode of a capacitor is used, and tungsten is used as a plug material. In this case, since the interdiffusion occurs between the tungsten plug 18 and the iridium (Ir), there is a disadvantage in the high temperature thermal process.
이러한 단점을 보강하기 위해서 TiN, TiAlN 등의 확산방지막(도1a에서 제 3 TiN 막에 해당)을 이리듐과 텅스텐 플러그 사이에 사용하는데, TiN, TiAlN 등의 확산방지막은 열적안정성이 매우 열악하다.In order to reinforce this disadvantage, a diffusion barrier such as TiN and TiAlN (corresponding to the third TiN layer in FIG. 1A) is used between the iridium and the tungsten plug.
따라서, 이러한 확산방지막들을 콘택 플러그 구조 내에 삽입시키는 매립형 확산 방지막(buried barrier structure) 형성방법이 가장 일반적인 플러그 제작방법이다.Therefore, a method of forming a buried barrier structure in which the diffusion barrier layers are inserted into the contact plug structure is the most common plug manufacturing method.
매몰 방지막으로 사용된 제 3 TiN 막(19)은 열적 안정성이 나쁘기 때문에, 플러그 구조의 안정을 도모하고자 이와같이 콘택홀 내부에 티타늄질화막을 형성한다.Since the third TiN film 19 used as the anti-burying film has poor thermal stability, a titanium nitride film is formed inside the contact hole in order to stabilize the plug structure.
이와같이 제 3 TiN 막(19)까지 형성한 다음, 접착층(20)을 제 2 층간절연막(14) 상에 형성하고 마스크/식각 공정을 통해 캐패시터 콘택홀 부분에 형성된 접착층을 제거하여 캐패시터 콘택홀을 오픈시킨다.After forming the third TiN film 19 as described above, the adhesive layer 20 is formed on the second interlayer insulating film 14 and the capacitor contact hole is opened by removing the adhesive layer formed on the capacitor contact hole portion through a mask / etch process. Let's do it.
접착층(20)은 제 2 층간절연막(14)과 후속 이리듐막(21)과의 접착력을 향상시키기 위한 것이나, Al2O3막이 주로 사용되는 접착층(20)은 전기가 통하지 않는 절연막이다. 따라서, 콘택홀 부위를 노출시키기 위한 식각공정이 필요하다.The adhesive layer 20 is for improving the adhesive force between the second interlayer insulating film 14 and the subsequent iridium film 21, but the adhesive layer 20 mainly using an Al 2 O 3 film is an electrically conductive insulating film. Therefore, an etching process for exposing the contact hole portion is required.
다음으로, 콘택홀과 접착층을 포함하는 전체구조 상에 Pt(23)/IrOx(22)/Ir(21) 적층구조의 하부전극을 형성한다. 여기서, 제일 하부에 위치한 이리듐막(21)은 제 2 층간절연막(14)과 접착력이 약하므로, 이를 보강하기 위하여 Al2O3접착층(20)을 형성함은 전술한 바와 같다.Next, a lower electrode of the Pt (23) / IrOx (22) / Ir (21) stacked structure is formed on the entire structure including the contact hole and the adhesive layer. Here, since the iridium film 21 located at the bottom thereof has a weak adhesive strength with the second interlayer insulating film 14, the Al 2 O 3 adhesive layer 20 is formed to reinforce it as described above.
Pt/IrOx/Ir 적층구조의 하부전극에서 제일 하부에 위치한 Ir 막(21)은 산소의 확산을 방지하는 역할을 하며, IrOx 막(22)은 상/하부 물질간의 상호 확산을 억제하는 확산방지막(Diffusion Barrier)의 역할을 한다.Ir film 21 located at the bottom of the lower electrode of the Pt / IrO x / Ir stacked structure prevents diffusion of oxygen, and IrOx film 22 is a diffusion barrier that suppresses mutual diffusion between upper and lower materials. (Diffusion Barrier)
다음으로 도1b에 도시된 바와같이 , Pt/IrOx/Ir 적층구조의 하부전극 상에 티타늄질화막 등의 하드마스크(24)를 형성하고, 이를 이용하여 하부전극을 격리시키기 위해 한 비트(bit)씩 분리식각한다.Next, as shown in FIG. 1B, a hard mask 24 such as a titanium nitride film is formed on the lower electrode of the Pt / IrOx / Ir stacked structure, and by using this, a bit is used to isolate the lower electrode. Etch separately.
이러한 분리식각공정 이후에 하드마스크(24)는 제거되며, 하부전극이 한 비트씩 분리식각된 모습을 도1b에 도시하였다.After the separation etching process, the hard mask 24 is removed, and the lower electrode is separated and etched bit by bit in FIG. 1B.
다음으로 도1c 내지 도1d에 도시된 바와같이 하부전극을 포함하는 전체 구조상에 제 3 층간절연막(25)을 형성한다. 이후에, 제 3 층간절연막(25)에 대한 화학기계연마 (CMP) 및 에치벡(Etch Back) 공정을 적용하여 백금막(23)을 노출시킨다. 도1d를 참조하면, 백금막(23)이 제 3 층간절연막 (25)속에 매립되어 있는 형태와 유사하므로 이를 하부전극 매립공정이라고도 한다.Next, as shown in FIGS. 1C to 1D, a third interlayer insulating film 25 is formed on the entire structure including the lower electrode. Thereafter, the platinum film 23 is exposed by applying a chemical mechanical polishing (CMP) and an etching back process to the third interlayer insulating film 25. Referring to FIG. 1D, since the platinum film 23 is similar to the form embedded in the third interlayer insulating film 25, this is also referred to as a lower electrode embedding process.
다음으로 도1e에 도시된 바와같이 제 3 층간절연막(25) 및 노출된 백금막(23) 상에 BLT 막(26)과 같은 강유전체 박막을 스핀온(Spin On) 법을 이용하여 형성한다.Next, as shown in FIG. 1E, a ferroelectric thin film such as a BLT film 26 is formed on the third interlayer insulating film 25 and the exposed platinum film 23 by using a spin on method.
이때, 제 3 층간절연막(25)과 노출된 백금막(23) 사이에는 단차가 존재하므로, 스피온 법으로 증착된 강유전체 박막(26)에는 균열이 생길 수 있는 문제가 있었다.At this time, since there is a step between the third interlayer insulating film 25 and the exposed platinum film 23, there was a problem that cracks may occur in the ferroelectric thin film 26 deposited by the Spion method.
다음으로 강유전체 박막(26) 상에 백금 상부전극(27)을 형성하고 이를 일정한 모양으로 패터닝하면 MTP(Merged Top-electrode and Plate-line)구조의 강유전체 캐패시터가 완성된다.Next, when the platinum upper electrode 27 is formed on the ferroelectric thin film 26 and patterned in a predetermined shape, a ferroelectric capacitor having a merged top-electrode and plate-line (MTP) structure is completed.
MTP 구조는 상부전극을 셀(cell) 단위로 분리하지 않고 라인(line)형태로 패터닝하여 상부전극이 플레이트 라인의 역할을 동시에 수행하도록 한 구조로서 상세한 형태는 도3을 참조하면 알 수 있다.The MTP structure is a structure in which the upper electrode is patterned in a line form without separating the upper electrode into cells so that the upper electrode performs the role of a plate line at the same time.
도3을 참조하면, 상부전극이 단순한 전극역할 이외에, 플레이트 라인의 역할도 겸하고 있으므로, 그 끝 단에만, 금속배선과 연결되는 콘택이 형성되어 있다.Referring to FIG. 3, since the upper electrode serves as a plate line as well as a simple electrode, a contact is formed only at the end thereof to be connected to the metal wiring.
이러한 구조를 사용하게 되면, 각각의 상부전극과 플레이트 라인과의 콘택이필요없기 때문에 식각데미지 및 금속배선의 확산등을 방지할 수 있는 효과가 크기때문에 소자특성향상에 유리하다.When the structure is used, the contact between the upper electrode and the plate line is not necessary, which is advantageous in improving device characteristics since the effect of preventing etching damage and diffusion of metal wiring is large.
그런데 이상과 같은 캐패시터 구조에서, 도1d에 도시된 하부전극 형태는 강유전체 박막을 스핀온(spin on) 방법으로 증착하기 위한 형태이다.However, in the capacitor structure as described above, the lower electrode form shown in FIG. 1D is a form for depositing a ferroelectric thin film by a spin on method.
즉, 물리기상증착법(Physical Vapor Deposition : PVD), 화학기상증착법 (Chemical Vapor Deposition : CVD), 원자층 증착법(Atomic Layer Deposition : ALD) 등과 같이 단차피복성(step coverage)이 좀 더 양호한 방법을 이용하여 강유전체 박막을 증착할 경우에는, 도1c에 도시된 하부전극 매립공정이 필요없다.In other words, the method has better step coverage, such as physical vapor deposition (PVD), chemical vapor deposition (CVD), atomic layer deposition (ALD), and the like. In order to deposit the ferroelectric thin film, the lower electrode embedding process shown in FIG. 1C is not necessary.
또한, BLT 박막 등에 대한 후속 열처리 조건이 완하되면(low thermal budget), 캐패시터의 하부전극으로 이리듐막만을 단독으로 사용하게 되더라도, 캐패시터의 전기적인 특성확보가 가능해 진다. 즉, Pt/IrOx/Ir 와 같이 복잡한 적층구조의 하부전극을 사용하지 않더라도, 이리듐막 만으로도 전기적 특성확보가 가능해진다.In addition, when the subsequent thermal treatment conditions for the BLT thin film and the like are lowered (low thermal budget), even if only the iridium film is used as the lower electrode of the capacitor, it is possible to secure the electrical characteristics of the capacitor. That is, even if the lower electrode of a complicated laminated structure such as Pt / IrOx / Ir is not used, the electrical characteristics can be secured only by the iridium film.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 복잡한 구조의 하부전극을 간단한 구조로 대치하여, 간단하면서도 안정성이 뛰어난 강유전체 메모리 소자의 캐패시터 및 그 제조방법을 제공함을 그 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and an object thereof is to provide a capacitor and a method of manufacturing the ferroelectric memory device having a simple and excellent stability by replacing a lower electrode having a complicated structure with a simple structure.
도1a 내지 도1f는 종래기술에 따른 FeRAM의 캐패시터 제조방법을 도시한 단면도,1A to 1F are cross-sectional views showing a capacitor manufacturing method of a FeRAM according to the prior art;
도2a 내지 도2g는 본 발명의 일실시예에 따른 FeRAM의 캐패시터 제조방법을 도시한 단면도,2A to 2G are cross-sectional views illustrating a capacitor manufacturing method of FeRAM according to an embodiment of the present invention;
도3은 본 발명의 일실시예에 따라 형성된 FeRAM의 캐패시터의 평면도.Figure 3 is a plan view of a capacitor of FeRAM formed in accordance with one embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
30 : 기판 31 : 소자분리막30 substrate 31 device isolation film
32 : 접합영역 33 : 제 1 층간절연막32: junction region 33: first interlayer insulating film
34 : 제 2 층간절연막 35 : 티타늄막34: second interlayer insulating film 35: titanium film
36 : 제 1 티타늄 질화막 37 : 제 2 티타늄질화막36: first titanium nitride film 37: second titanium nitride film
38 : 텅스텐막 39 : 접착층38: tungsten film 39: adhesive layer
40 : 이리듐막 41 : 강유전체40: iridium film 41: ferroelectric
42 : 상부전극42: upper electrode
상기한 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 형성된 층간절연막을 관통하여 상기 기판표면을 노출시키는 캐패시터 콘택홀; 상기 콘택홀 내에 리세스되어 매립된 텅스텐 및 상기 텅스텐을 둘러싼 배리어막으로 이루어진 플러그 구조; 상기 층간절연막과 상기 리세스된 플러그 구조의 표면을 따라 증착된 접착층; 상기 접착층 상에 형성되되, 상기 리세스된 플러그 구조를 매립하며 형성된 이리듐 하부전극; 상기 이리듐 하부전극 상에 형성된 강유전체 박막; 및 상기 강유전체 박막 상에 형성된 상부전극을 포함하여 이루어진다.The present invention for achieving the above object is a capacitor contact hole through the interlayer insulating film formed on a semiconductor substrate to expose the substrate surface; A plug structure including tungsten recessed and buried in the contact hole and a barrier film surrounding the tungsten; An adhesive layer deposited along a surface of the interlayer insulating film and the recessed plug structure; An iridium lower electrode formed on the adhesive layer and filling the recessed plug structure; A ferroelectric thin film formed on the iridium lower electrode; And an upper electrode formed on the ferroelectric thin film.
또한, 본 발명은 반도체 기판 상에 층간절연막을 형성하고 이를 관통하여 상기 기판표면을 노출시키는 캐패시터 콘택홀을 형성하는 단계; 상기 층간절연막 및 상기 콘택홀의 표면을 따라 배리어막을 형성하는 단계; 상기 배리어막 상에 텅스텐을 증착하여 상기 콘택홀을 매립한 후, 상기 배리어막 및 상기 텅스텐을 상기 콘택홀 내부로 일정깊이 리세스 시킨 플러그 구조를 형성하는 단계; 상기 층간절연막과 상기 리세스된 플러그 구조의 표면을 따라 접착층을 형성하는 단계; 상기 리세스된 플러그 구조를 매립하여 평탄화된 표면을 갖는 이리듐 하부전극을 상기 접착층 상에 형성하는 단계; 상기 이리듐 하부전극을 분리하는 패터닝 공정을 수행하는 단계; 상기 패터닝된 이리듐 하부전극 상에 강유전체 박막을 형성하는 단계: 및 상기 강유전체 박막상에 상부전극을 형성하는 단계를 포함하여 이루어진다.In addition, the present invention includes forming a capacitor contact hole to form an interlayer insulating film on a semiconductor substrate and penetrate it to expose the substrate surface; Forming a barrier film along a surface of the interlayer insulating film and the contact hole; Depositing tungsten on the barrier film to fill the contact hole, and then forming a plug structure in which the barrier film and the tungsten are recessed to a predetermined depth in the contact hole; Forming an adhesive layer along a surface of the interlayer insulating film and the recessed plug structure; Embedding the recessed plug structure to form an iridium lower electrode having a planarized surface on the adhesive layer; Performing a patterning process of separating the iridium lower electrode; Forming a ferroelectric thin film on the patterned iridium lower electrode; and forming an upper electrode on the ferroelectric thin film.
본 발명의 일실시예에서는 캐패시터 하부전극 및 플러그 형성공정을 단순화하여 매우 안정적인 고밀도 FeRAM 소자의 캐패시터 및 이를 제조할 수 있는 제조방법을 제시한다.An embodiment of the present invention provides a capacitor of a highly stable high density FeRAM device and a manufacturing method capable of manufacturing the same by simplifying a capacitor lower electrode and a plug forming process.
즉, 본 발명의 일실시예에서는 열적 안정성이 떨어지는 제 3 TiN 막을 생략하고, 곧바로 Al2O3접착막과 하부전극으로 사용되는 Ir 막을 형성하여 제조공정의 마진(margin)을 크게 향상시켰다.That is, in one embodiment of the present invention, a third TiN film having poor thermal stability is omitted, and an Ir film used as an Al 2 O 3 adhesive film and a lower electrode is formed immediately to greatly improve the margin of the manufacturing process.
본 발명의 일실시예에서 사용되는 Al2O3접착막의 경우, 그 두께를 충분히 얇게 증착하여 텅스텐 플러그를 통해 전기가 충분히 잘 통하도록 하였으며 또한, Al2O3접착막 및 Ir 막은 CVD 법 또는 ALD 법으로 증착하여 플러그 내부에 빈공간이 생기지 않도록 형성하여 주었다.In the case of the Al 2 O 3 adhesive film used in one embodiment of the present invention, the thickness of the Al 2 O 3 adhesive film is sufficiently thin so that the electricity is well communicated through the tungsten plug, and the Al 2 O 3 adhesive film and the Ir film are CVD or ALD. It was formed by evaporation to prevent empty space inside the plug.
또한, Ir 막의 경우는 그 두께를 충분히 두껍게 형성함으로써, Ir 막 단독으로 고온공정의 산화방지막 및 하부전극의 역할을 겸하도록 하였다.In the case of the Ir film, the thickness of the Ir film is sufficiently thick, so that the Ir film alone serves as the antioxidant film and the lower electrode of the high temperature process.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.
도2a 내지 도2g는 본 발명의 일실시예에 따른 강유전체 메모리 소자의 캐패시터 제조공정을 도시한 단면도이고, 도3은 본 발명의 일실시예에 따른 강유전체 메모리 소자를 위에서 바라본 평면도이다.2A to 2G are cross-sectional views illustrating a capacitor manufacturing process of a ferroelectric memory device according to an embodiment of the present invention, and FIG. 3 is a plan view of the ferroelectric memory device according to an embodiment of the present invention as viewed from above.
먼저, 도2a 내지 도2b에 도시된 바와 같이 기판(30)에 활성영역과 필드영역을 정의하는 소자분리막(31)을 형성하고, 활성영역에 접합영역(32)을 형성한다. 도2a에는 워드라인과 비트라인으로 사용되는 게이트 전극은 도시되어 있지 않다.First, as shown in FIGS. 2A to 2B, an isolation layer 31 defining an active region and a field region is formed on the substrate 30, and a junction region 32 is formed in the active region. 2A does not show gate electrodes used as word lines and bit lines.
이후에 전체 구조상에 제 1 층간절연막(33) 및 제 2 층간절연막(34)을 적층하여 형성하고, 적절한 마스크공정 및 식각공정을 수행하여 소정의 기판표면이 노출되는 캐패시터 콘택홀을 형성한다. 이때, 노출되는 기판 표면은 임플란트가 진행된 실리콘 기판, 도핑된 다결정실리콘 또는 에피택시 방법으로 형성된 실리콘이 된다.Thereafter, the first interlayer insulating film 33 and the second interlayer insulating film 34 are laminated on the entire structure, and a suitable mask process and an etching process are performed to form a capacitor contact hole exposing a predetermined substrate surface. At this time, the exposed substrate surface is a silicon substrate implanted, doped polysilicon or silicon formed by an epitaxy method.
제 2 층간절연막(34)으로는 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, MTO(Medium Temperature deposition of Oxide)막, HTO(High Temperature deposition of Oxide)막, TEOS(Tetra Ethyl Ortho Silicate)막 등이 다양하게 적용될 수 있으며, 제 2 층간절연막(34)을 증착한 후에 평탄화를 목적으로 화학기계연마를 적용할 수도 있다,The second interlayer insulating film 34 may include an HDP (High Density Plasma) oxide film, a Boron Phosphorus Silicate Glass (BPSG) film, a Phosphorus Silicate Glass (PSG) film, a Medium Temperature deposition of Oxide (MTO) film, and a high temperature deposition of HTO. Oxide) film, TEOS (Tetra Ethyl Ortho Silicate) film, etc. may be variously applied, and after depositing the second interlayer insulating film 34, chemical mechanical polishing may be applied for the purpose of planarization.
또한, 제 2 층간절연막(34)을 증착한 후에 평탄화 및 치밀화를 목적으로 400 ∼ 800℃ 의 온도에서 N2, O2, Ar, He, Ne, Kr, 오존 분위기에서 1초 ∼ 2 시간 동안 열처리가 수행될 수도 있다.In addition, after the deposition of the second interlayer insulating film 34, heat treatment for 1 second to 2 hours in an atmosphere of N 2 , O 2 , Ar, He, Ne, Kr, and ozone at a temperature of 400 to 800 ° C. for the purpose of planarization and densification. May be performed.
다음으로, 캐패시터 콘택홀과 제 2 층간절연막(34)을 포함하는 전체구조 상에 Ti(35), 제 1 TiN 막(36)을 적층 형성한다. 이때, Ti(35) 막의 두께는 10 ∼ 500Å 정도로 하고, 제 1 TiN 막(36)의 두께는 50 ∼ 3000Å 정도로 함이 바람직하다, 그리고 Ti(35), 제 1 TiN 막(36)은 일반적인 PVD 법(IMP, collimator 등), CVD 법 또는 ALD 법 등을 적용하여 형성된다.Next, Ti 35 and the first TiN film 36 are laminated on the entire structure including the capacitor contact hole and the second interlayer insulating film 34. At this time, the thickness of the Ti 35 film is preferably about 10 to 500 kPa, and the thickness of the first TiN film 36 is about 50 to 3000 kPa, and the Ti 35 and the first TiN film 36 are generally PVD. It is formed by applying a method (IMP, collimator, etc.), CVD method or ALD method.
CVD 법을 이용하여 Ti(35), 제 1 TiN 막(36)을 형성하는 경우에는, 증착공정중에 티타늄실리사이드(TiSi2)가 형성되므로, 후술한 별도의 열처리가 필요없으며 또한 제 2 TiN 막(37) 증착공정도 생략할 수 있는 장점이 있다.In the case of forming the Ti 35 and the first TiN film 36 by the CVD method, since titanium silicide (TiSi 2 ) is formed during the deposition process, a separate heat treatment described later is not necessary and the second TiN film ( 37) There is an advantage that the deposition process can be omitted.
CVD 법 이외의 방법으로 Ti(35), 제 1 TiN 막(36)을 형성한 경우에는, 이후에 이를 열처리하여 반도체 기판의 실리콘 원자와 티타늄(Ti)의 반응을 유발시켜 오믹콘택(ohmic contact)의 역할을 하는 티타늄실리사이드(TiSi2)를 형성한다.In the case where the Ti 35 and the first TiN film 36 are formed by a method other than the CVD method, heat treatment is then performed to induce a reaction between the silicon atoms of the semiconductor substrate and the titanium (ohmic contact). Titanium silicide (TiSi 2 ) to form a role.
이러한, 티타늄실리사이드를 형성하기 위한 열처리는 N2, NH3, He, Ar, Ne, Kr 등의 불활성 분위기에서 수행되며, 열처리 온도는 600 ∼ 1000℃ 정도로 한다.The heat treatment for forming the titanium silicide is carried out in an inert atmosphere such as N 2 , NH 3 , He, Ar, Ne, Kr, and the like, and the heat treatment temperature is about 600 to 1000 ° C.
전술한 티타늄실리사이드를 형성하기 위한 열처리는 확산로(diffusion furnace)에서 수행되거나, 급속 열처리 공정(Rapid Thermal Process : RTP)을 이용할 수도 있는데, 확산로에서 수행되는 경우는 10분 내지 1시간 동안 수행되며, RTP 공정의 경우는 1초 내지 10분 정도 수행된다.The heat treatment for forming the above-mentioned titanium silicide may be performed in a diffusion furnace, or may use a rapid thermal process (RTP), which is performed for 10 minutes to 1 hour. , RTP process is performed for about 1 second to 10 minutes.
이와같이 티타늄 실리사이드를 형성한 후에, 티타늄 실리사이드의 형성을 안정화하기 위하여 100 ∼ 500Å 정도 두께의 제 2 TiN 막(37)을 제 1 TiN 막(36) 상에 추가로 형성한다. CVD 법으로 Ti(35), 제 1 TiN 막(36)을 형성한 경우에는 제 2 TiN 막(37) 형성공정이 생략됨은 전술한 바와같다.After the titanium silicide is formed in this manner, in order to stabilize the formation of the titanium silicide, a second TiN film 37 having a thickness of about 100 to 500 kPa is further formed on the first TiN film 36. As described above, when the Ti 35 and the first TiN film 36 are formed by the CVD method, the process of forming the second TiN film 37 is omitted.
본 발명의 일실시예에서는 실리사이드를 형성하기 위한 막으로 TiN/Ti 적층을 이용하였으나 이외에도, TaN/Ta, TiAlN/Ti, TaSiN/Ta, TiSiN/Ti, TaAlN/Ta, RuTiN/Ti, RuTaN/Ta 적층구조를 이용할 수도 있다.In an embodiment of the present invention, a TiN / Ti layer was used as a film for forming silicide, but in addition, TaN / Ta, TiAlN / Ti, TaSiN / Ta, TiSiN / Ti, TaAlN / Ta, RuTiN / Ti, RuTaN / Ta A laminated structure can also be used.
다음으로, 콘택홀을 완전히 채우면서 상기 제 2 TiN(37) 상에 플러그로 사용될 텅스텐(38)을 증착한다. 텅스텐 플러그를 사용하게 되면 폴리실리콘 플러그를 사용할 때와 같은 자연산화막이 형성되지 않으므로 플러그 특성이 향상된다.Next, tungsten 38 to be used as a plug is deposited on the second TiN 37 while completely filling the contact hole. When the tungsten plug is used, the natural oxide film is not formed as in the case of the polysilicon plug, thereby improving the plug characteristics.
증착되는 텅스텐의 두께는 플러그의 크기에 따라서 결정되는데, 플러그의 반경 0.30㎛인 경우라면 텅스텐을 약 3000Å 정도 증착하는 것이 바람직하며, 반경이 0.25㎛ 인 경우에는 1500 ∼ 3000Å 정도로 한다.The thickness of the tungsten to be deposited is determined according to the size of the plug. If the radius of the plug is 0.30 μm, the thickness of tungsten is preferably about 3,000 μm, and when the radius is 0.25 μm, the thickness is about 1500 to 3000 μm.
다음으로, 도2c에 도시된 바와같이 텅스텐(38), 제 2 TiN 막(37), 제 1 TiN 막(36) 및 Ti 막(35)에 대한 전면 에치벡 공정을 진행한다. 이러한 전면 에치벡 공정에 의해 텅스텐(38), 제 2 TiN 막(37), 제 1 TiN 막(36) 및 Ti 막(35)은 캐패시터 콘택홀 내부로 소정깊이 만큼 리세스되며 한편, 제 2 층간절연막(34) 상에 형성된 Ti(35), 제 1 TiN 막(36), 제 2 TiN 막(37) 및 텅스텐(38)은 제거된다.Next, as shown in FIG. 2C, the entire etch back process is performed on the tungsten 38, the second TiN film 37, the first TiN film 36, and the Ti film 35. By the front etch back process, the tungsten 38, the second TiN film 37, the first TiN film 36, and the Ti film 35 are recessed to a predetermined depth into the capacitor contact hole, while the second interlayer Ti 35, the first TiN film 36, the second TiN film 37, and tungsten 38 formed on the insulating film 34 are removed.
리세스 되는 깊이는 후속 공정을 고려하여 결정되는데, 500 ∼ 1500Å 정도면 적당하다.The depth to be recessed is determined in consideration of the subsequent process, about 500-1500 Å is suitable.
다음으로 도2d에 도시된 바와같이, 제 2 층간절연막 및 리세스된 플러그 구조상에 접착층(39)과 이리듐 막(40)을 적층하여 형성한다.Next, as shown in FIG. 2D, an adhesive layer 39 and an iridium film 40 are laminated on the second interlayer insulating film and the recessed plug structure.
접착층(39)으로는 Al2O3막이 사용되며, CVD 법 또는 ALD 법 을 이용하여 증착된다. 이러한 접착층(39)은 이리듐 막(40)에 대한 접착층의 역할과이리듐막(40)/텅스텐 플러그(38)간의 상호확산을 방지하는 역할을 동시에 수행한다.As the adhesive layer 39, an Al 2 O 3 film is used and is deposited using the CVD method or the ALD method. The adhesive layer 39 simultaneously serves as an adhesive layer to the iridium film 40 and prevents mutual diffusion between the iridium film 40 and the tungsten plug 38.
또한, 접착층은 5 ∼ 50Å 정도로 충분히 얇은 두께를 갖게하여 텅스텐 플러그(38)와의 전기적 연결이 이루어지도록 한다.In addition, the adhesive layer has a thickness sufficiently thin, such as 5 to 50 kPa, so that the electrical connection with the tungsten plug 38 is made.
상기 접착층은 부도체이나, 충분히 얇게 증착하면 텅스텐 플러그와 전기적 연결이 이루어 지는 것이 확인되고 있다. 이러한 동작에 대한 확실한 설명은 현재로서는 불가능하나, 대략적으로 2가지 관점에서 이러한 전기전도가 가능한 것으로 판단된다.The adhesive layer is an insulator, but when deposited thin enough, it is confirmed that an electrical connection is made with the tungsten plug. Although a clear explanation of this operation is not possible at present, it is judged that such electric conduction is possible in approximately two aspects.
첫 번째는, 접착층(Al2O3)을 충분히 얇게 (10Å 이하) 사용하는 경우, 터널링(tunneling) 현상에 의해 전기전도가 가능한 것으로 판단된다. 터널링 현상이란, 전기적 연결에 있어서는 energy barrier 가 있어서, 그 자체로는 전기적 연결이 불가능한 것처럼 보이나, 이러한 부도체를 충분히 얇게 사용하면 그 사이의 전계(electric field)가 상당히 커지기 때문에 상기 barrier를 관통하여 전기가 통한다는 이론이다.First, when the adhesive layer Al 2 O 3 is sufficiently thin (10 kPa or less), it is judged that electric conductivity is possible by the tunneling phenomenon. Tunneling phenomenon means that there is energy barrier in electrical connection, and it seems that electrical connection is impossible by itself. However, if the insulator is used thin enough, the electric field between them becomes considerably large. It is a theory that works.
두 번째 관점으로는, 접착층(Al2O3)이 충분히 얇기 때문에, 후속 열 공정에서 접착층에 미소 크랙(crack) 들이 다수개 발생하고, 이러한 미소 크랙들을 통하여 전기가 통하리라고 판단된다.In the second aspect, since the adhesive layer (Al 2 O 3 ) is sufficiently thin, it is determined that a large number of microcracks are generated in the adhesive layer in a subsequent thermal process, and electricity is passed through these microcracks.
현재, FeRAM 제조공정에서는 두 번째 관점에 기초하여 공정을 진행하고 있다. 즉, 접착층(Al2O3)을 얇게 증착한 후, 열 공정을 이용하여 접착층에 미세한 크랙을 유발시킨다.At present, the FeRAM manufacturing process is proceeding based on the second aspect. That is, after depositing the adhesive layer (Al 2 O 3 ) thin, a fine crack is caused to the adhesive layer using a thermal process.
이후에, 그 상부에 이리듐막을 증착하면 전기적 연결이 아주 잘 이루어 지고 있다. 또한, 이러한 열공정을 접착층 증착후 곧 바로 수행하지 않아도, 다른 후속 열공정에 의해서도 전기적 전도가 이루어지고 있다.Subsequently, depositing an iridium film on top of them ensures very good electrical connection. In addition, even if the thermal process is not performed immediately after the deposition of the adhesive layer, electrical conduction is performed by other subsequent thermal processes.
이와같은 점을 참조하여, 접착층을 증착한 후에 플러그와의 전기적 연결특성을 향상시키기 위하여 급속열처리를 수행한다.Referring to this point, after the deposition of the adhesive layer, rapid thermal treatment is performed to improve electrical connection characteristics with the plug.
이와같은 급속열처리는 N2, NH3, Ar 등의 비산화 분위기에서 수행되며, 공정온도는 600 ∼ 1000℃ 로 하고 공정시간은 1초 내지 5분으로 한다.Such rapid heat treatment is carried out in a non-oxidizing atmosphere such as N 2 , NH 3 , Ar, the process temperature is 600 ~ 1000 ℃ and the process time is 1 second to 5 minutes.
다음으로 접착층(39) 상에 하부전극 및 배리어막의 역할을 동시에 수행하는 이리듐막(40)을 증착한다. 이때, 이리듐막(40)은 두껍게 증착되는데, 이는 리세스된 플러그 구조를 완전히 매립하여 표면이 평탄화하고, 또한 산소에 대한 방지막의 역할도 수행할 수 있도록 하기 위해서이다.Next, an iridium film 40 which simultaneously serves as a lower electrode and a barrier film is deposited on the adhesive layer 39. At this time, the iridium film 40 is thickly deposited in order to completely fill the recessed plug structure so as to planarize the surface and also serve as a protective film against oxygen.
이리듐막의 두께는 500 ∼ 5000Å 정도로 두껍게 설정하며, 이리듐막의 증착방법으로는 단차피복성이 양호한 CVD법 또는 ALD 법을 적용한다.The thickness of the iridium film is set to a thickness of about 500 to 5000 kPa, and the CVD method or the ALD method with good step coverage is applied as the deposition method of the iridium film.
이와같이 두꺼운 이리듐 막(40)은 하부전극의 역할과, 후속 고온 산화분위기에서 수행되는 강유전체 박막에 대한 열처리 공정에서 산소의 침투를 방지하여 플러그의 산화를 방지하는 산소배리어막(oxygen barrier)의 역할도 동시에 수행한다.The thick iridium film 40 serves as a lower electrode, and also serves as an oxygen barrier to prevent oxidation of the plug by preventing oxygen from penetrating the heat treatment process for the ferroelectric thin film performed in a high temperature oxidation atmosphere. At the same time.
이와같이 이리듐막을 증착한 이후에, 도2e에 도시된 바와같이 적절한 패터닝 공정을 수행하여 이리듐 하부전극을 셀 단위로 1 bit 씩 분리한다.After depositing the iridium film in this manner, as shown in FIG. 2E, an appropriate patterning process is performed to separate the iridium lower electrode by 1 bit per cell.
이러한 패터닝 공정은 하드마스크 또는 포토레지스트를 이용하여 수행되며, 이러한 패터닝 공정 이후에 이리듐 막에 대한 열처리를 수행하여 막질을 개선할 수 도 있다.The patterning process may be performed using a hard mask or a photoresist, and after the patterning process, heat treatment may be performed on the iridium film to improve film quality.
이리듐 막의 막질을 개선하기 위한 열처리는 2 단계로 진행된다. 제 1 단계 열처리는 하부전극의 미세구조를 치밀화시키기 위한 목적으로 수행되며, 제 2 단계 열처리는 후속 열 공정에서 강유전체 박막/ 이리듐막 사이의 불균일 산화를 방지하기 위한 목적으로, 미리 이리듐막 표면에 얇은 이리듐산화막(IrOx)을 형성시키기 위해 수행된다.The heat treatment to improve the film quality of the iridium film proceeds in two steps. The first stage heat treatment is carried out for the purpose of densifying the microstructure of the lower electrode, and the second stage heat treatment is performed in advance in order to prevent non-uniform oxidation between the ferroelectric thin film / iridium film in a subsequent thermal process. It is performed to form an iridium oxide film (IrOx).
제 1 단계 열처리는 N2, NH3, Ar 등의 비산화 분위기에서 수행되며, 급속열처리, 확산로등을 이용할 수 있다. 이러한 열처리의 공정온도는 400 ∼ 600℃ 의 비교적 저온에서 1분 내지 2 시간 동안 수행된다.The first heat treatment is performed in a non-oxidizing atmosphere such as N 2 , NH 3 , Ar, and the like, and rapid heat treatment and a diffusion furnace may be used. The process temperature of this heat treatment is carried out for 1 minute to 2 hours at a relatively low temperature of 400 ~ 600 ℃.
제 2 단계 열처리는 O2, O3, N2O 등의 산화분위기에서 수행되며, 급속열처리, 확산로, 플라즈마 열처리 등을 이용할 수 있다. 제 2 단계 열처리의 공정온도는 400 ∼ 700℃ 의 온도에서 1초 내지 1 시간 동안 수행된다.The second step heat treatment is performed in an oxidizing atmosphere such as O 2 , O 3 , N 2 O, and the like, and rapid heat treatment, a diffusion furnace, and plasma heat treatment may be used. The process temperature of the second stage heat treatment is carried out for 1 second to 1 hour at a temperature of 400 ~ 700 ℃.
이와같이 하부전극(40)을 패터닝한 이후에 도2f에 도시된 바와같이, 하부전극(40) 상에 BLT 막 등의 강유전체 박막(41)과 상부전극(42)을 차례로 증착한다.After the lower electrode 40 is patterned in this manner, as shown in FIG. 2F, a ferroelectric thin film 41 such as a BLT film and the upper electrode 42 are sequentially deposited on the lower electrode 40.
본 발명의 일실시예에서 사용가능한 강유전체 박막으로는 BLT, SBT, SBTN, PZT 막 등이 적용가능하며, 강유전체 박막의 두께는 50 ∼ 2000Å 으로 한다. 또한, 강유전체 박막은 PVD 법, CVD 법, ALD 법 등을 이용하여 증착된다.As the ferroelectric thin film usable in one embodiment of the present invention, a BLT, SBT, SBTN, PZT film, or the like can be applied, and the thickness of the ferroelectric thin film is 50 to 2000 kPa. In addition, the ferroelectric thin film is deposited using a PVD method, a CVD method, an ALD method, or the like.
그리고, 강유전체 박막(41)에 대한 열처리는 상부전극 증착 전에 수행할 수도 있고 상부전극을 증착하고 나서 수행될 수도 있다.In addition, the heat treatment of the ferroelectric thin film 41 may be performed before deposition of the upper electrode or after deposition of the upper electrode.
강유전체 박막에 대한 열처리는 확산로 또는 급속열처리를 적용할 수 있으며, 또는 이 두가지 형태의 열처리 방법을 서로 혼합하여 여러 번 수행될 수도 있다.Heat treatment for the ferroelectric thin film may be performed by diffusion furnace or rapid heat treatment, or may be performed several times by mixing the two types of heat treatment methods with each other.
이러한, 강유전체 박막에 대한 열처리는 O2, N2, Ar, 오존, He, Ne, Ar 분위기에서 400 ∼ 800℃ 의 온도에서 10분 내지 5 시간 동안 수행된다.The heat treatment of the ferroelectric thin film is performed for 10 minutes to 5 hours at a temperature of 400 to 800 ° C. in an O 2 , N 2 , Ar, ozone, He, Ne, Ar atmosphere.
강유전체 박막(41) 상에 증착되는 상부전극(42)은 PVD 법, CVD 법, ALD 법 등으로 증착되며, 사용물질로는 백금이 주로 사용된다. 또는 백금 외에도 Pt/IrOx, IrOx, Ir/IrOx, Ru/RuOx, RuOx 등이 다양하게 사용될 수 있으며, 증착되는 상부전극의 두께는 100 ∼ 2000Å 으로 설정한다.The upper electrode 42 deposited on the ferroelectric thin film 41 is deposited by PVD, CVD, ALD, or the like, and platinum is mainly used as a material. Alternatively, in addition to platinum, Pt / IrOx, IrOx, Ir / IrOx, Ru / RuOx, RuOx, etc. may be used in various ways, and the thickness of the upper electrode to be deposited is set to 100 to 2000 μs.
본 발명의 일실시예에 따른 강유전체 캐패시터는 MTP(Merged Top-electrode and Plate-line) 구조를 사용하며, 따라서 도3에 도시된 바와같이 상부전극(42)이 라인 타입으로 패터닝되어 플레이트 라인 역할을 겸비하며, 플레이트 라인의 끝단에만 후속 금속배선과 연결되는 콘택(50)이 형성된다.The ferroelectric capacitor according to an embodiment of the present invention uses a merged top-electrode and plate-line (MTP) structure, and thus, as shown in FIG. 3, the upper electrode 42 is patterned into a line type to serve as a plate line. The contact 50 is formed at the end of the plate line and connects with the subsequent metallization.
전술한 바와같은 본 발명을 적용하여 MTP 구조의 강유전체 캐패시터를 제조하면, 하부전극 형성공정이 단순화 되므로, 공정마진이 크게 증가되어 열 안정성이 뛰어나고 전기적 특성이 우수한 고밀도 FeRAM 소자 제작이 가능해진다.When the ferroelectric capacitor of the MTP structure is manufactured by applying the present invention as described above, since the lower electrode forming process is simplified, the process margin is greatly increased, so that a high-density FeRAM device having excellent thermal stability and excellent electrical characteristics can be manufactured.
또한, 캐패시터의 전기적 특성 uniformity가 매우 뛰어나기 때문에 소자의 수율향상 및 원가절감에도 크게 기여할 것이라 예상된다.In addition, since the capacitor uniformity of electrical characteristics is very excellent, it is expected to contribute greatly to device yield improvement and cost reduction.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in Esau.
본 발명의 기술적 사상에 따라 하부전극 형성을 단순화한 강유전체 캐패시터를 적용하면, 고온의 산화분위기에서 열처리가 필수인 강유전체 메모리 소자 제조시 열 안정성과 전기적 특성이 우수한 고밀도 강유전체 소자의 제조가 가능해지며 또한, 캐패시터의 전기적 특성 uniformity가 매우 뛰어나기 때문에 소자의 수율향상 및 원가를 절감시키는 효과가 있다.According to the technical concept of the present invention, the application of a ferroelectric capacitor that simplifies the formation of a lower electrode enables the production of a high-density ferroelectric device having excellent thermal stability and electrical properties when manufacturing a ferroelectric memory device that requires heat treatment in a high temperature oxidation atmosphere. Capacitors have very good uniformity of electrical characteristics, which improves device yield and reduces cost.
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