KR20050011453A - Internal voltage generation circuit - Google Patents

Internal voltage generation circuit Download PDF

Info

Publication number
KR20050011453A
KR20050011453A KR1020030050566A KR20030050566A KR20050011453A KR 20050011453 A KR20050011453 A KR 20050011453A KR 1020030050566 A KR1020030050566 A KR 1020030050566A KR 20030050566 A KR20030050566 A KR 20030050566A KR 20050011453 A KR20050011453 A KR 20050011453A
Authority
KR
South Korea
Prior art keywords
voltage
reference voltage
signal
external
mode operation
Prior art date
Application number
KR1020030050566A
Other languages
Korean (ko)
Other versions
KR100545448B1 (en
Inventor
정원화
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020030050566A priority Critical patent/KR100545448B1/en
Publication of KR20050011453A publication Critical patent/KR20050011453A/en
Application granted granted Critical
Publication of KR100545448B1 publication Critical patent/KR100545448B1/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Dram (AREA)

Abstract

PURPOSE: An internal voltage generation circuit is provided to reduce layout area of a chip. CONSTITUTION: A reference voltage generation unit(300) generates a reference voltage by receiving an external voltage in order to use it as an internal voltage for normal mode operation. A sensor unit(320) senses a burn-in mode operation signal. And a controller unit(310) controls to use the external voltage as the internal voltage during a burn-in mode operation in response to a sensing signal being output from the sensor unit.

Description

내부전압 생성 회로{INTERNAL VOLTAGE GENERATION CIRCUIT}Internal Voltage Generating Circuit {INTERNAL VOLTAGE GENERATION CIRCUIT}

본 발명은 반도체 집적회로에 관한 것으로, 특히 전압 다운 컨버터(Voltage down converter)에 관한 것으로, 더욱 상세하게는 번-인 모드(Burn-in mode)를 위한 별도의 전압 발생 장치를 생략할 수 있는 내부전압 생성 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor integrated circuits, and more particularly to a voltage down converter, and more particularly to an internal circuit which can omit a separate voltage generator for burn-in mode. It relates to a voltage generating circuit.

일반적으로, 고밀도(High density) 메모리 분야에서는 외부 전원을 내부전압 다운 컨버터를 이용하여 필요한 내부 전원으로 만들어 사용하였다. 내부전압 다운 컨버터는 내부 회로의 전압원으로 사용된다.In general, in the field of high density memory, an external power source is used as an internal power source using an internal voltage down converter. The internal voltage down converter is used as the voltage source of the internal circuit.

내부전압 다운 컨버터를 사용함으로 인해 전력 소모를 줄일 수 있고, 고전압 스트레스로 인한 장치의 수명이 짧아지는 문제를 해결할 수 있으므로, 내부전압 다운 컨버터가 내부 회로의 전압원으로 사용되고 있다.The use of an internal voltage down converter reduces power consumption and solves a problem of shortening the life of a device due to high voltage stress. Therefore, the internal voltage down converter is used as a voltage source of an internal circuit.

도 1은 종래기술에 따른 내부 회로의 전압원으로 사용되는 전압 다운 컨버터를 도시한 회로도이다.1 is a circuit diagram showing a voltage down converter used as a voltage source of an internal circuit according to the prior art.

도 1을 참조하면, 종래의 전압 다운 컨버터는 제1기준전압(Vr1)을 생성하는 제1기준전압 생성부(100)와, 제1기준전압(Vr1)을 인가받아 제2기준전압(Vr2)을 생성하는 제2기준전압 생성부(110)와, 제2기준전압(Vr2)을 인가받아 기준전압(Vr)을 생성하는 기준전압 생성부(120)와, 외부전압(Vext)을 인가받아 번-인 모드 동작을 위한 고전압을 생성하는 번-인 전압 생성부(130)와, 기준전압(Vr) 또는 번-인 전압 생성부(130)의 출력을 구동하여 내부전압(VDC)을 출력하기 위한 구동부(140)를 구비하여 구성된다.Referring to FIG. 1, the conventional voltage down converter receives a first reference voltage generator 100 generating a first reference voltage Vr1 and a first reference voltage Vr1 to receive a second reference voltage Vr2. The second reference voltage generator 110 for generating a reference voltage, the reference voltage generator 120 for generating the reference voltage Vr by receiving the second reference voltage Vr2, and the external voltage Vext are applied. To output the internal voltage VDC by driving the output of the burn-in voltage generator 130 and the reference voltage Vr or the burn-in voltage generator 130 to generate a high voltage for the in-mode operation. It is configured to include a driving unit 140.

여기서, 기준전압(Vr)은 온도나 외부전압 변동에 대해 변동없이 안정하게 일정한 전압 레벨을 유지한다.Here, the reference voltage Vr maintains a constant voltage level stably without fluctuation with respect to temperature or external voltage fluctuations.

예컨대, 제1기준전압(Vr1)은 약 1.2V 정도의 값을 갖으며, 제2기준전압 생성부(110)는 연산 증폭기(Amp1)와, 연산 증폭기(Amp1)의 부입력을 통해 피드백 루프를 형성하는 저항(R1, R2)을 포함하는 비반전 증폭기를 구비한다. 따라서, 제2기준전압(Vr2)은 Vr1[1+(R2/R1)]의 이론적인 값을 가지며, 실제적으로 약 2.5V 정도의 값을 갖는다.For example, the first reference voltage Vr1 has a value of about 1.2V, and the second reference voltage generator 110 performs a feedback loop through the operational amplifier Amp1 and the negative input of the operational amplifier Amp1. A non-inverting amplifier including resistors R1 and R2 to be formed is provided. Therefore, the second reference voltage Vr2 has a theoretical value of Vr1 [1+ (R2 / R1)], and actually has a value of about 2.5V.

기준전압 생성부(120)는 연산 증폭기(Amp2)와, 연산 증폭기(Amp2)의 부입력을 통해 피드백 루프를 형성하는 저항(R3, R4)을 포함하는 비반전 증폭기를 구비한다. 따라서, 기준전압(Vr)은 Vr2[1+(R4/R3)]의 이론적인 값을 갖는다.The reference voltage generator 120 includes an operational amplifier Amp2 and a non-inverting amplifier including resistors R3 and R4 forming a feedback loop through a negative input of the operational amplifier Amp2. Therefore, the reference voltage Vr has a theoretical value of Vr2 [1+ (R4 / R3)].

번-인 전압 생성부(130)는 연산 증폭기(Amp3)와 저항(R5, R6)을 포함하며, 외부전압(Vext)가 6V 이상일 때 동작하여 내부전압(VDC)이 '2.5V + α'의 기울기를 갖도록 한다.The burn-in voltage generator 130 includes an operational amplifier Amp3 and resistors R5 and R6. The burn-in voltage generator 130 operates when the external voltage Vext is 6V or more, so that the internal voltage VDC is '2.5V + α'. Have a slope.

한편, 정상 모드 동작시에는 외부전압(Vext)이 2.5V ∼ 6V인 범위이며, 이 때의 내부전압(VDC)은 약 2.5V이다.On the other hand, in the normal mode operation, the external voltage Vext is in the range of 2.5V to 6V, and the internal voltage VDC at this time is about 2.5V.

구동부(140)는, 피드백 루프를 형성하는 저항(R7)과, 기준전압(Vr)을 정입력으로 하고 자신의 출력단에서 저항(R7)을 통해 피드백된 신호를 부입력으로 하는 연산 증폭기(Amp4)를 구비한다.The driving unit 140 includes a resistor R7 forming a feedback loop and a reference voltage Vr as positive inputs, and an operational amplifier Amp4 as a negative input signal fed back through the resistor R7 at its output terminal. It is provided.

도 2는 도 1의 전압 다운 컨버터의 동작을 설명하기 위한 타이밍도이다.FIG. 2 is a timing diagram for describing an operation of the voltage down converter of FIG. 1.

여기서, 가로축은 외부전압(Vext)을, 세로축은 내부전압(VDC)을 각각 나타낸다. 전압 다운 컨버터의 동작 영역은 외부전압(Vext)의 전압 레벨이 A와 B 사이에서 동작하는 정상 전압 동작 영역(a)과 외부전압(Vext)의 전압 레벨이 B 이상인 번-인 모드 등의 스트레스 전압 동작 영역(b)으로 구분되어 설계된다.Here, the horizontal axis represents the external voltage Vext, and the vertical axis represents the internal voltage VDC. The operation region of the voltage down converter is a stress voltage such as a burn-in mode in which the voltage level of the external voltage Vext is between A and B and the voltage level of the external voltage Vext is B or more. It is designed by dividing it into the operation area (b).

한편, 전술한 종래의 전압 다운 컨버터는 번-인 모드 동작을 위해서는 외부전압이 거의 10V 까지 올라가야 한다. 이로 인해 고전압에 내구성을 갖는 소자의 개발 및 이 소자의 특성을 향상시키기 위한 더욱 큰 사이즈의 칩 면적이 요구되는 문제점이 있다.On the other hand, the conventional voltage down converter described above requires the external voltage to rise to almost 10V for burn-in mode operation. Accordingly, there is a problem that a larger size chip area is required to develop a device having high voltage durability and to improve characteristics of the device.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로서, 고전압에 내구성을 갖는 소자의 개발을 생략할 수 있으며, 또한 칩의 레이아웃 면적을 줄일 수 있는 내부전압 생성 회로를 제공하는데 그 목적이 있다.The present invention has been proposed in order to solve the above problems of the prior art, it is possible to omit the development of a device having a high voltage durability, and to provide an internal voltage generation circuit that can reduce the layout area of the chip. There is this.

도 1은 종래기술에 따른 내부 회로의 전압원으로 사용되는 전압 다운 컨버터를 도시한 회로도.1 is a circuit diagram illustrating a voltage down converter used as a voltage source of an internal circuit according to the prior art.

도 2는 도 1의 전압 다운 컨버터의 동작을 설명하기 위한 타이밍도.FIG. 2 is a timing diagram for describing an operation of the voltage down converter of FIG. 1.

도 3은 본 발명의 일실시예에 따른 내부전압 생성 회로를 도시한 블럭도.3 is a block diagram illustrating an internal voltage generation circuit according to an embodiment of the present invention.

도 4는 도 3의 기준전압 발생부를 도시한 회로도.4 is a circuit diagram illustrating a reference voltage generator of FIG. 3.

도 5는 도 3의 감지부를 도시한 상세 회로도.5 is a detailed circuit diagram illustrating a sensing unit of FIG. 3.

도 6은 도 3 내지 도 5의 구성을 갖는 내부전압 생성 회로의 동작을 설명하기 위한 타이밍도.6 is a timing diagram for explaining the operation of the internal voltage generation circuit having the configuration of FIGS.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

300 : 기준전압 생성부 310 : 제어부300: reference voltage generation unit 310: control unit

320 : 감지부 311 : 스위칭부320: sensing unit 311: switching unit

312 : 레벨 쉬프트부312: level shift unit

상기 목적을 달성하기 위하여 본 발명은, 정상 모드 동작을 위한 내부전압으로 사용하기 위해 외부전압을 인가 받아 기준전압을 생성하는 기준전압 생성부; 번-인 모드 동작 신호를 감지하는 감지부; 및 상기 감지부에서 출력되는 감지신호에 응답하여 번-인 모드 동작시 상기 외부전압을 상기 내부전압으로 사용하도록 제어하는 제어부를 포함하는 내부전압 생성 회로를 제공한다.In order to achieve the above object, the present invention includes a reference voltage generator for generating a reference voltage by receiving an external voltage for use as an internal voltage for the normal mode operation; A detector configured to detect a burn-in mode operation signal; And a control unit controlling to use the external voltage as the internal voltage in the burn-in mode operation in response to the detection signal output from the detection unit.

본 발명은 외부 단자를 통해 번-인 모드 동작 신호가 인가되면, 이를 감지부를 통해 감지하여 래치하고, 스위칭 동작을 통해 정상 모드에서의 내부전압 동작을 차단한 다음, 번-인 모드에서 외부전압을 직접 내부전압으로 사용한다. 따라서, 고전압에 내구성을 갖는 소자의 개발을 생략할 수 있으며, 별도의 번-인 전압 발생 장치를 생략할 수 있어 칩의 레이아웃 면적을 줄일 수 있다.When the burn-in mode operation signal is applied through the external terminal, the present invention senses and latches the signal through the sensing unit, blocks the internal voltage operation in the normal mode through the switching operation, and then applies the external voltage in the burn-in mode. Use directly as internal voltage. Therefore, it is possible to omit the development of a device having high voltage durability, and to eliminate a separate burn-in voltage generator, thereby reducing the layout area of the chip.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 3은 본 발명의 일실시예에 따른 내부전압 생성 회로를 도시한 블럭도이다.3 is a block diagram illustrating an internal voltage generation circuit according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 내부전압 생성 회로는, 정상 모드 동작을 위한 내부전압(VDC)으로 사용하기 위해 외부전압(Vext)을 인가 받아 기준전압을 생성하는 기준전압 생성부(300)와, 외부 단자(I/O Pin)를 통해 번-인 모드 동작 신호를 감지하는 감지부(320)와, 감지부(320)에서 출력되는 감지신호(DISVDC)에 응답하여 번-인 모드 동작시 외부전압(Vext)을 내부전압(VDC)으로 사용하도록 제어하는 제어부(310)를 구비하여 구성된다.Referring to FIG. 3, the internal voltage generation circuit of the present invention includes a reference voltage generator 300 for generating a reference voltage by receiving an external voltage Vext for use as an internal voltage VDC for a normal mode operation. The sensor 320 detects the burn-in mode operation signal through an external terminal (I / O Pin), and the external device in the burn-in mode operation in response to the detection signal DISVDC output from the sensor 320. The controller 310 is configured to control the voltage Vext to be used as the internal voltage VDC.

구체적으로, 제어부(310)는, 감지 신호(DISVDC)의 전압 레벨을 상승시키기 위한 레벨 쉬프트부(312)와, 레벨 쉬프트부(320)에 의해 전압 레벨이 상승된 감지 신호(DISVDC)에 응답하여 내부전압 출력단(OUT)을 스위칭하기 위한 스위칭부(311)를 포함한다. 여기서, 기준전압 생성부(300)는 감지 신호(DISVDC)에 의해 직접 제어되어 선택적으로 온/오프될 수도 있는 바, 이 경우에는 기준전압 생성부에 별도의 스위칭부가 추가되는 것이 바람직하다. 한편, 스위칭부(311)는, 가장 간단한 형태로 레벨 쉬프트부(312)의 출력을 게이트 입력으로 하고, 소스-드레인 경로가 외부전압(Vext)과 내부전압 출력단(OUT) 사이에 형성되는 NMOS 트랜지스터(N0)를 포함한다.In detail, the control unit 310 may respond to the level shift unit 312 for raising the voltage level of the detection signal DISVDC and the detection signal DISVDC whose voltage level is increased by the level shift unit 320. And a switching unit 311 for switching the internal voltage output terminal OUT. In this case, the reference voltage generator 300 may be directly controlled by the sensing signal DISVDC to be selectively turned on / off. In this case, a separate switching unit may be added to the reference voltage generator. In the simplest form, the switching unit 311 uses the output of the level shift unit 312 as a gate input, and an NMOS transistor having a source-drain path formed between an external voltage Vext and an internal voltage output terminal OUT. (N0).

따라서, 도 3의 구성에서 외부 단자(I/O Pin)를 통해 번-인 모드 동작 신호가 인가되면, 감지부(320)에서는 이를 감지하여 감지 신호(DISVDC)를 출력한다. 감지 신호(DISVDC)는 통상 정상 모드에서 사용되는 2.5V 정도의 낮은 전압 레벨을 가지므로 이를 레벨 쉬프트부(312)를 통해 전압 레벨을 상승시킨다. 여기서, 레벨 쉬프트부(312)는 통상의 전압 레벨 쉬프터를 사용할 수 있는 바, 대한민국공개특허공보 1999-0057843호 등에 기재된 레벨 쉬프터를 사용할 수 있다.Therefore, when the burn-in mode operation signal is applied through the external terminal (I / O Pin) in the configuration of FIG. 3, the detection unit 320 detects this and outputs a detection signal DISVDC. Since the detection signal DISVDC has a low voltage level of about 2.5V, which is normally used in the normal mode, the detection signal DISVDC increases the voltage level through the level shift unit 312. Here, the level shift unit 312 may use a general voltage level shifter, and may use the level shifter described in Korean Laid-Open Patent Publication No. 1999-0057843.

레벨이 상승된 감지 신호(DISVDC)에 의해 스위칭부(311)를 이루는 NMOS 트랜지스터(N0)가 턴-온되어 번-인 모드에서 외부전압(Vext)를 내부전압(VDC)으로 직접 사용할 수 있다.The NMOS transistor N0 constituting the switching unit 311 is turned on by the sensing signal DISVDC having the increased level, so that the external voltage Vext may be directly used as the internal voltage VDC in the burn-in mode.

종래의 경우 번-인 전압 생성부를 별도로 구비하여, 외부전압(Vext)이 6V 이상일 때 동작하여 내부전압(VDC)이 '2.5V + α'의 기울기를 갖도록 하였으나, 본 발명에서는 감지부(320)를 통해 번-인 모드 유무를 판별하고 이 때, 외부전압(Vext)을 바로 번-인 모드 동작을 위한 내부전압(VDC)으로 사용한다.In the related art, the burn-in voltage generator is separately provided to operate when the external voltage Vext is 6 V or more, so that the internal voltage VDC has a slope of '2.5 V + α'. The presence or absence of burn-in mode is determined by using an external voltage (Vext) as an internal voltage (VDC) for burn-in mode operation.

한편, 정상 모드 동작시에는 외부전압(Vext)이 2.5V ∼ 6V이며,내부전압(VDC)은 약 2.5V이다.In the normal mode operation, the external voltage Vext is 2.5V to 6V, and the internal voltage VDC is about 2.5V.

도 4는 도 3의 기준전압 발생부를 도시한 회로도이다.4 is a circuit diagram illustrating the reference voltage generator of FIG. 3.

도 4를 참조하면, 기준 전압 발생부(300)는 외부전압(Vext)을 인가 받아 제1기준전압(Vr1)을 생성하는 제1기준전압 생성부(301)와, 제1기준전압(Vr1)을 인가받아 제2기준전압(Vr2)을 생성하는 제2기준전압 생성부(302)와, 제2기준전압(Vr2)을 인가받아 기준전압(Vr)을 생성하는 제3기준전압 생성부(303)와, 기준전압(Vr)을 구동하기 위한 구동부(304)를 포함한다.Referring to FIG. 4, the reference voltage generator 300 receives the external voltage Vext to generate a first reference voltage Vr1 and a first reference voltage Vr1. Is applied to generate a second reference voltage (Vr2) and the second reference voltage generator 302, the second reference voltage (Vr2) is applied to generate a reference voltage (Vr) third reference voltage generator (303) ) And a driver 304 for driving the reference voltage Vr.

여기서, 기준전압(Vr)은 온도나 외부전압 변동에 대해 변동없이 안정하게 일정한 전압 레벨을 유지한다.Here, the reference voltage Vr maintains a constant voltage level stably without fluctuation with respect to temperature or external voltage fluctuations.

예컨대, 제1기준전압(Vr1)은 약 1.2V 정도의 값을 갖으며, 제2기준전압 생성부(302)는 연산 증폭기(Amp41)와, 연산 증폭기(Amp41)의 부입력을 통해 피드백 루프를 형성하는 저항(R41, R42)을 포함하는 비반전 증폭기를 구비한다. 따라서, 제2기준전압(Vr2)은 Vr1[1+(R42/R41)]의 이론적인 값을 가지며, 실제적으로 약 2.5V 정도의 값을 갖는다.For example, the first reference voltage Vr1 has a value of about 1.2 V, and the second reference voltage generator 302 performs a feedback loop through the operational amplifier Amp41 and the negative input of the operational amplifier Amp41. A non-inverting amplifier including resistors R41 and R42 to be formed is provided. Accordingly, the second reference voltage Vr2 has a theoretical value of Vr1 [1+ (R42 / R41)] and has a value of about 2.5V in practice.

제3기준전압 생성부(303)는 연산 증폭기(Amp42)와, 연산 증폭기(Amp42)의 부입력을 통해 피드백 루프를 형성하는 저항(R43, R44)을 포함하는 비반전 증폭기를 구비한다. 따라서, 기준전압(Vr)은 Vr2[1+(R44/R43)]의 이론적인 값을 갖는다.The third reference voltage generator 303 includes a non-inverting amplifier including an operational amplifier Amp42 and resistors R43 and R44 that form a feedback loop through a negative input of the operational amplifier Amp42. Therefore, the reference voltage Vr has a theoretical value of Vr2 [1 + (R44 / R43)].

구동부(304)는 피드백 루프를 형성하는 저항(R45)과, 기준전압(Vr)을 정입력으로 하고 자신의 출력단(OUT)에서 저항(R45)을 통해 피드백된 신호를 부입력으로 하는 연산 증폭기(Amp43)를 구비한다.The driving unit 304 is an operational amplifier having a resistor R45 forming a feedback loop and a reference voltage Vr as a positive input and a signal fed back through the resistor R45 at its output terminal OUT as a negative input. Amp43).

도 5는 도 3의 감지부를 도시한 상세 회로도이다.FIG. 5 is a detailed circuit diagram illustrating the sensing unit of FIG. 3.

도 5를 참조하면, 감지부(320)는 감지 신호(DISVDC)를 출력하기 위한 출력단(D)과, 외부 단자(I/O Pin)를 통해 번-인 모드 동작 신호를 인가받는 입력부(321)와, 정상 모드 동작시에 리셋 동작을 통해 출력단(D)을 디스에이블시키며, 입력부(321)를 통해 번-인 모드 동작 신호가 인가되면 출력단(D)을 인에이블시키는 리셋 및 감지 신호 생성부(323)와, 출력단(D)의 감지 신호(DISVDC)를 래치하기 위한 래치부(322)를 구비한다.Referring to FIG. 5, the sensing unit 320 includes an output terminal D for outputting a sensing signal DISVDC and an input unit 321 receiving a burn-in mode operation signal through an external terminal (I / O Pin). And a reset and detection signal generation unit for disabling the output terminal D through a reset operation in a normal mode operation, and enabling the output terminal D when a burn-in mode operation signal is applied through the input unit 321. 323 and a latch unit 322 for latching the detection signal DISVDC of the output terminal D.

구체적으로, 입력부(321)는 외부 단자(I/O Pin)에 게이트와 드레인이 공통 접속된 NMOS 트랜지스터(N1)와, NMOS 트랜지스터(N1)의 소스에 게이트와 드레인이 공통 접속된 NMOS 트랜지스터(N2)와, NMOS 트랜지스터(N2)와 소스가 공통 접속되고 게이트를 통해 외부전압(Vext)을 인가받는 PMOS 트랜지스터(P1)를 포함하며, 래치부(322)는 인버터(INV1)와 인버터(INV2)를 구비하며, PMOS 트랜지스터(P1)의 드레인 즉, 노드 A에 그 일측이 접속된다.Specifically, the input unit 321 includes an NMOS transistor N1 having a common gate and a drain connected to an external terminal (I / O Pin), and an NMOS transistor N2 having a common gate and a drain connected to a source of the NMOS transistor N1. And a PMOS transistor P1 having a common connection between the NMOS transistor N2 and a source and receiving an external voltage Vext through the gate, and the latch unit 322 provides an inverter INV1 and an inverter INV2. And one side thereof is connected to the drain of the PMOS transistor P1, that is, the node A.

리셋 및 감지 신호 생성부(323)는 래치부(322) 및 PMOS 트랜지스터(P1)의 드레인 즉, 노드 B에 드레인이 접속되고 소스가 접지전압단(VSS)에 접속된 NMOS 트랜지스터(N3)와, 노드 B의 신호와 리셋 신호(RST)를 각각 다른 입력으로 하는 노아 게이트(NOR1)와, 노아 게이트(NOR1)의 출력을 반전시켜 NMOS 트랜지스터(N3)의 게이트 즉, 노드 C에 제공하는 인버터(INV4)와, 노드 B의 신호를 반전시켜 감지 신호(DISVDC)를 출력하는 인버터(INV3)를 구비한다.The reset and sense signal generator 323 includes an NMOS transistor N3 having a drain connected to the drain of the latch unit 322 and the PMOS transistor P1, that is, a node B, and a source connected to the ground voltage terminal VSS. Noah gate NOR1 having a signal of the node B and a reset signal RST as different inputs, and an inverter INV4 which inverts the output of the noah gate NOR1 and provides the gate of the NMOS transistor N3, that is, the node C. And an inverter INV3 for inverting the signal of the node B and outputting a detection signal DISVDC.

도 6은 도 3 내지 도 5의 구성을 갖는 내부전압 생성 회로의 동작을 설명하기 위한 타이밍도로서, 이를 참조하여 본 발명의 내부전압 생성 회로의 동작을 살펴 본다.FIG. 6 is a timing diagram illustrating an operation of an internal voltage generation circuit having the configuration of FIGS. 3 to 5. Referring to this, the operation of the internal voltage generation circuit of the present invention will be described.

초기에 리셋 신호(RST)가 인가되면 노아 게이트(NOR1)의 출력은 '로우 레벨'이 되므로 인버터(INV4)에 의해 반전된 노드 C는 'a'와 같이 '하이 레벨'이 된다. 따라서, NMOS 트랜지스터(N3)가 턴-온되어 노드 A는 'b'와 같이 '로우 레벨'이 되며, 노드 'B'는 'c'와 같이 '하이 레벨'이 된다. 따라서, 노드 'B'의 '하이 레벨' 신호가 인버터(INV3)에 의해 반전된 감지 신호(DISVDC)는 'd'와 같이 '로우 레벨'로 디스에이블된다.Initially, when the reset signal RST is applied, the output of the NOR gate NOR1 becomes 'low level', so that the node C inverted by the inverter INV4 becomes 'high level' like 'a'. Accordingly, the NMOS transistor N3 is turned on so that the node A becomes 'low level' such as 'b' and the node 'B' becomes 'high level' such as 'c'. Therefore, the detection signal DISVDC in which the 'high level' signal of the node 'B' is inverted by the inverter INV3 is disabled at the 'low level' like 'd'.

이 때, 외부 전압(Vext)은 통상 3V 정도를 유지하며, 내부전압(VDC)은 기준전압(Vr)의 전압 레벨인 약 2.5V 정도의 전압 레벨을 갖는다.At this time, the external voltage Vext normally maintains about 3V, and the internal voltage VDC has a voltage level of about 2.5V, which is a voltage level of the reference voltage Vr.

한편, 노드 'A', 노드 'B', 노드 'C'와 감지 신호(DISVDC)는 2.5V 정도의 전압 레벨을 갖는다.On the other hand, the node 'A', the node 'B', the node 'C' and the sensing signal DISVDC have a voltage level of about 2.5V.

외부 단자(I/O Pin)을 통해 통상 6V ∼ 7V의 전압 레벨을 갖는 번-인 모드 동작 신호가 인가되면, NMOS 트랜지스터(N1)과 NMOS 트랜지스터(N2)가 턴-온된다. 이 때, 외부전압(Vext)은 3V 정도의 전압 레벨을 가지며 외부 단자(I/O Pin)을 통해 인가되는 번-인 모드 동작 신호는 6V ∼ 7V의 전압 레벨을 가지므로 PMOS 트랜지스터(P1)가 턴-온된다. 따라서, 노드 'A'는 'e'와 같이 '하이 레벨'을 갖는다. 노드 'B'는 노드 'A'의 반전된 신호를 가지므로 'g'와 같이 '로우 레벨'을 갖는다. 노아 게이트(NOR1)의 두 입력이 모두 '로우 레벨'이므로 노아 게이트의 출력은 '하이 레벨'이 되고, 이로 인해 노드 'C'는 'f'와 같이 '로우 레벨'을 갖는다. 노드'C'가 '로우 레벨'이므로 NMOS 트랜지스터(N3)는 턴-오프된다. 노드 'B'의 '로우 레벨' 신호가 인버터(INV3)에 의해 반전된 감지 신호(DISVDC)는 'h'와 같이 '하이 레벨'로 인에이블된다.When a burn-in mode operation signal having a voltage level of 6 V to 7 V is applied through the external terminal I / O pin, the NMOS transistor N1 and the NMOS transistor N2 are turned on. At this time, since the external voltage Vext has a voltage level of about 3V and the burn-in mode operation signal applied through the external terminal I / O pin has a voltage level of 6V to 7V, the PMOS transistor P1 Is turned on. Thus, node 'A' has a 'high level' like 'e'. Node 'B' has an inverted signal of node 'A' and thus has a 'low level' like 'g'. Since both inputs of the NOR gate NOR1 are 'low level', the output of the NOR gate becomes 'high level', which causes the node 'C' to have a 'low level' like 'f'. Since the node 'C' is 'low level', the NMOS transistor N3 is turned off. The sensing signal DISVDC in which the 'low level' signal of the node 'B' is inverted by the inverter INV3 is enabled at the 'high level' like 'h'.

감지 신호(DISVDC)가 '하이 레벨'로 인에이블되고, 이는 다시 레벨 쉬프트부(312)에 의해 전압 레벨이 상승되며, 스위칭부(311)를 이루는 NMOS 트랜지스터(N0)가 턴-온된다. 따라서, 내부전압(VDC)은 'i' 및 'j'와 같이 외부전압(Vext)에서 NMOS 트랜지스터(N0)의 문턱전압(Vt)을 뺀 'Vext-Vt'의 전압 레벨을 갖게 되며, 번-인 모드로 동작하게 된다.The sensing signal DISVDC is enabled at the 'high level', which in turn increases the voltage level by the level shift unit 312, and the NMOS transistor N0 constituting the switching unit 311 is turned on. Accordingly, the internal voltage VDC has a voltage level of 'Vext-Vt' minus the threshold voltage Vt of the NMOS transistor N0 from the external voltage Vext, such as 'i' and 'j'. It will operate in in mode.

한편, 외부 단자(I/O Pin)으로 부터 인가되는 신호가 'k'와 같이 끊어지더라도 래치부(322)에 의해 노드 'A'의 전압이 저장되므로 번-인 모드 동작에는 아무런 영향을 끼치지 않는다.On the other hand, even though the signal applied from the external terminal (I / O Pin) is broken like 'k', the voltage of the node 'A' is stored by the latch unit 322, which has no effect on the burn-in mode operation. Don't.

전술한 바와 같이 이루어지는 본 발명은 외부 단자를 통해 번-인 모드 동작 신호가 인가되면, 이를 감지부를 통해 감지하여 래치하고, 스위칭 동작을 통해 정상 모드에서의 내부전압 동작을 차단한 다음, 번-인 모드에서 외부전압을 직접 내부전압으로 사용함으로써, 고전압에 내구성을 갖는 소자의 개발을 생략할 수 있으며, 별도의 번-인 전압 발생 장치를 생략할 수 있어 칩의 레이아웃 면적을 줄일 수 있음을 실시예를 통해 알아 보았다.According to the present invention made as described above, when the burn-in mode operation signal is applied through the external terminal, the sensing unit detects and latches the signal, and blocks the internal voltage operation in the normal mode through the switching operation, and then burn-in. By using an external voltage directly as an internal voltage in the mode, it is possible to omit the development of a device having high durability and to eliminate a separate burn-in voltage generator, thereby reducing the layout area of the chip. Learned through.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상기와 같이 본 발명은 번-인 모드 동작을 위한 별도의 전압 발생 장치를 생략할 수 있어 집적도를 높일 수 있는 효과가 있다.As described above, the present invention can omit a separate voltage generator for burn-in mode operation, thereby increasing the degree of integration.

또한, 고전압에 내구성을 갖는 소자를 별도를 개발할 필요가 없어 생산성을 높일 수 있는 효과가 있다.In addition, there is no need to develop a device having high durability at high voltage, there is an effect that can increase the productivity.

Claims (8)

정상 모드 동작을 위한 내부전압으로 사용하기 위해 외부전압을 인가 받아 기준전압을 생성하는 기준전압 생성 수단;Reference voltage generation means for generating a reference voltage by receiving an external voltage for use as an internal voltage for a normal mode operation; 번-인 모드 동작 신호를 감지하는 감지 수단; 및Sensing means for sensing a burn-in mode operation signal; And 상기 감지 수단에서 출력되는 감지신호에 응답하여 번-인 모드 동작시 상기 외부전압을 상기 내부전압으로 사용하도록 제어하는 제어 수단Control means for controlling the external voltage to be used as the internal voltage in a burn-in mode operation in response to a detection signal output from the sensing means 을 포함하는 내부전압 생성 회로.Internal voltage generation circuit comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제어 수단은,The control means, 상기 감지 신호의 전압 레벨을 상승시키기 위한 레벨 쉬프트부와, 전압 레벨이 상승된 상기 감지 신호에 응답하여 상기 내부전압 출력단을 스위칭하기 위한 스위칭부를 포함하는 것을 특징으로 하는 내부전압 생성 회로.And a level shifting unit for raising the voltage level of the sensing signal and a switching unit for switching the internal voltage output terminal in response to the sensing signal at which the voltage level is increased. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 기준전압 생성 수단은 상기 감지 신호에 의해 직접 제어되어 선택적으로 온/오프되는 것을 특징으로 하는 내부전압 생성 회로.And the reference voltage generating means is directly controlled by the sensing signal and selectively turned on / off. 제 2 항에 있어서,The method of claim 2, 상기 스위칭부는,The switching unit, 상기 레벨 쉬프트부의 출력을 게이트 입력으로 하고, 소스-드레인 경로가 상기 외부전압과 상기 내부전압 출력단 사이에 형성되는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 내부전압 생성 회로.And an NMOS transistor having a source-drain path formed between the external voltage and the internal voltage output terminal, using an output of the level shift unit as a gate input. 제 1 항에 있어서,The method of claim 1, 상기 감지 수단은,The sensing means, 상기 감지 신호를 출력하기 위한 출력단;An output stage for outputting the sensing signal; 외부 단자를 통해 상기 번-인 모드 동작 신호를 인가받는 입력부;An input unit receiving the burn-in mode operation signal through an external terminal; 상기 정상 모드 동작시에 리셋 동작을 통해 상기 출력단을 디스에이블시키며, 상기 입력부를 통해 상기 번-인 모드 동작 신호가 인가되면 상기 출력단을 인에이블시키는 리셋 및 감지 신호 생성부; 및A reset and detection signal generator configured to disable the output terminal through a reset operation during the normal mode operation, and to enable the output terminal when the burn-in mode operation signal is applied through the input unit; And 상기 출력단의 상기 감지 신호를 래치하기 위한 래치부A latch unit for latching the sensing signal of the output terminal 를 포함하는 것을 특징으로 하는 내부전압 생성 회로.Internal voltage generation circuit comprising a. 제 5 항에 있어서,The method of claim 5, wherein 상기 입력부는,The input unit, 상기 외부 단자에 게이트와 드레인이 공통 접속된 제1NMOS 트랜지스터와, 상기 제1NMOS 트랜지스터의 소스에 게이트와 드레인이 공통 접속된 제2NMOS 트랜지스터와, 상기 제2NMOS 트랜지스터와 소스가 공통 접속되고 게이트를 통해 상기 외부전압을 인가받는 제1PMOS 트랜지스터를 포함하는 것을 특징으로 하는 내부전압 생성 회로.A first NMOS transistor having a common gate and a drain connected to the external terminal, a second NMOS transistor having a common gate and a drain connected to a source of the first NMOS transistor, a common connection of the second NMOS transistor and a source, and an external connection through the gate And a first PMOS transistor receiving a voltage. 제 6 항에 있어서,The method of claim 6, 상기 래치부는 상기 제1PMOS 트랜지스터의 드레인에 그 일측이 접속되며,The latch portion is connected to one side of the drain of the first PMOS transistor, 상기 리셋 및 감지 신호 생성부는,The reset and detection signal generator, 상기 래치부 및 상기 제1PMOS 트랜지스터의 드레인에 드레인이 접속되고 소스가 접지전압단에 접속된 제3NMOS 트랜지스터와, 상기 래치부의 타측의 신호를 일입력으로 하고 리셋 신호를 타입력으로 하는 노아 게이트와, 상기 노아 게이트의 출력을 반전시켜 상기 제3NMOS 트랜지스터의 게이트에 제공하는 제1인버터와, 상기 래치부의 타측의 신호를 반전시켜 상기 감지 신호를 출력하는 제2인버터를 포함하는 것을 특징으로 하는 내부전압 생성 회로.A third NMOS transistor having a drain connected to a drain of the latch portion and the first PMOS transistor and a source connected to a ground voltage terminal, a NOR gate having a signal of the other side of the latch portion as one input and a reset signal as a type force; A first inverter for inverting the output of the NOR gate and providing the gate to the third NMOS transistor and a second inverter for inverting the signal of the other side of the latch unit and outputting the detection signal. Circuit. 제 1 항에 있어서,The method of claim 1, 상기 기준전압 생성 수단은,The reference voltage generating means, 상기 외부전압을 인가 받아 제1기준전압을 생성하는 제1기준전압 생성부와, 상기 제1기준전압을 인가받아 제2기준전압을 생성하는 제2기준전압 생성부와, 상기 제2기준전압을 인가받아 상기 기준전압을 생성하는 제3기준전압 생성부와, 상기 기준전압을 구동하기 위한 구동부를 포함하는 것을 특징으로 하는 내부전압 생성 회로.A first reference voltage generator for generating a first reference voltage by receiving the external voltage, a second reference voltage generator for generating a second reference voltage by receiving the first reference voltage, and a second reference voltage. And a third reference voltage generator configured to be applied to generate the reference voltage and a driver to drive the reference voltage.
KR1020030050566A 2003-07-23 2003-07-23 Internal voltage generation circuit KR100545448B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030050566A KR100545448B1 (en) 2003-07-23 2003-07-23 Internal voltage generation circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030050566A KR100545448B1 (en) 2003-07-23 2003-07-23 Internal voltage generation circuit

Publications (2)

Publication Number Publication Date
KR20050011453A true KR20050011453A (en) 2005-01-29
KR100545448B1 KR100545448B1 (en) 2006-01-24

Family

ID=37223507

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030050566A KR100545448B1 (en) 2003-07-23 2003-07-23 Internal voltage generation circuit

Country Status (1)

Country Link
KR (1) KR100545448B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100798804B1 (en) * 2006-06-29 2008-01-29 주식회사 하이닉스반도체 Semiconductor memory device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100798804B1 (en) * 2006-06-29 2008-01-29 주식회사 하이닉스반도체 Semiconductor memory device
US7539072B2 (en) 2006-06-29 2009-05-26 Hynix Semiconductor Inc. Semiconductor memory device

Also Published As

Publication number Publication date
KR100545448B1 (en) 2006-01-24

Similar Documents

Publication Publication Date Title
KR100583611B1 (en) Circuit and method for power-on reset
KR100399437B1 (en) Internal power voltage generating device
KR100735752B1 (en) Swing limiter
JP2007095282A (en) Voltage generator
KR100548558B1 (en) An internal voltage generator for a semiconductor device
KR100954110B1 (en) Power up signal generator and integrated circuit using the same
US8324877B2 (en) Voltage down converter
KR19990083520A (en) Level detecting circuit
KR100336840B1 (en) A sense amplifier for use in a semiconductor memory device
US6417716B1 (en) CMOS voltage shifter
US6940335B2 (en) Constant-voltage circuit
KR100545448B1 (en) Internal voltage generation circuit
US7583547B2 (en) Over-driving circuit in semiconductor memory device
KR100554840B1 (en) Circuit for generating a power up signal
KR0167261B1 (en) The control circuit for power supply
US6353560B1 (en) Semiconductor memory device
KR100464435B1 (en) Half Voltage generator of low power consumption
KR100860976B1 (en) Power-up signal generator
KR100670655B1 (en) Power-Up signal generating circuit
KR100680951B1 (en) High voltage generator for memory device
KR20090027378A (en) Internal voltage generating circuit
KR100263675B1 (en) Output buffer in semiconductor memory device
KR100197557B1 (en) Semiconductor device having wide-area voltage action property
KR20000002526A (en) Reference voltage generating circuit
JPH1174772A (en) Power supply voltage switching circuit

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121210

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131217

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141222

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20151217

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20161220

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20171218

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20181218

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20191217

Year of fee payment: 15